JP3408401B2 - 半導体記憶素子およびその製造方法 - Google Patents

半導体記憶素子およびその製造方法

Info

Publication number
JP3408401B2
JP3408401B2 JP14164397A JP14164397A JP3408401B2 JP 3408401 B2 JP3408401 B2 JP 3408401B2 JP 14164397 A JP14164397 A JP 14164397A JP 14164397 A JP14164397 A JP 14164397A JP 3408401 B2 JP3408401 B2 JP 3408401B2
Authority
JP
Japan
Prior art keywords
semiconductor memory
thin film
gas
manufacturing
memory element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP14164397A
Other languages
English (en)
Other versions
JPH10335496A (ja
Inventor
徹 上田
康守 福島
健太 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP14164397A priority Critical patent/JP3408401B2/ja
Priority to KR1019980019367A priority patent/KR100294310B1/ko
Priority to US09/085,020 priority patent/US6013922A/en
Publication of JPH10335496A publication Critical patent/JPH10335496A/ja
Application granted granted Critical
Publication of JP3408401B2 publication Critical patent/JP3408401B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7888—Transistors programmable by two single electrons
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Nanotechnology (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶素子
およびその製造方法に関する。
【０００２】
【従来の技術】電子機器の低消費電力化,小型化には、
集積度が高く、かつ低消費電力で不揮発性を有する半導
体記憶素子が必要とされている。これを実現するため
に、少ない素子数で、かつ少ない面積で構成可能な半導
体記憶素子が望まれている。従来より、集積度が最も高
い半導体記憶装置としては、１個のトランジスタと１個
のキャパシタでメモリセルを構成するＤＲＡＭ(ダイナ
ミック・ランダム・アクセス・メモリ)があるが、この
ＤＲＡＭを単純に縮小して、高集積化をさらに続けるに
は限界が生じてきている。その理由は、微細化を続ける
のが技術的に困難になってきており、仮に技術的に可能
としても、高度な技術を使用することにより製造コスト
が著しく増大するためである。また、もう１つの理由
は、情報記憶がキャパシタに電荷を蓄積することによっ
て行われ、確実に蓄積した電荷量を読み出すためには、
キャパシタにある程度の容量(数１０fＦ／１セル当た
り)が必要なため、より小さい面積にキャパシタを形成
することが困難なためである。
【０００３】そこで、少ない素子数で、かつ小さい面積
で情報記憶機能を有する半導体記憶素子が提案されてい
る(特開平７−１１１２９５号公報)。この半導体記憶素
子は、以下の(１),(２)の構成の半導体素子である。
【０００４】(１) ソース領域とドレイン領域を有し、
ソース領域はチャネル領域を介してドレイン領域と接続
し、チャネル領域はゲート絶縁膜を介してゲート電極と
接続すると共に、ソース領域とドレイン領域との間のチ
ャネル領域の電流経路の近傍に、少なくとも１個のキャ
リアを捕獲する準位が形成されてなり、ゲート電極とチ
ャネル領域との実効的な容量値Ｃgcが次の不等式を満足
する半導体素子。 １／Ｃgc＞kＴ／q2 ………………………… (式１) (k：ボルツマン定数、Ｔ：動作温度、q：電子の電荷量)
【０００５】(２) ソース領域とドレイン領域を有し、
ソース領域はチャネル領域を介してゲート電極と接続さ
れ、チャネル領域はゲート絶縁膜を介してゲート電極と
接続され、ソース領域とドレイン領域との間のチャネル
領域の電流経路の近傍に、少なくとも１つのキャリア閉
じ込め領域を有し、チャネル領域とキャリア閉じ込め領
域の間にポテンシャルバリアを有し、チャネル領域とキ
ャリア閉じ込め領域との間の容量値Ｃが、ゲート電極と
キャリア閉じ込め領域の間の容量値Ｃgcより大きく設定
され、キャリア閉じ込め領域の全容量値Ｃttが次の不等
式を満足する半導体記憶素子。 q2／(２Ｃtt)＞kＴ ………………………… (式２) (k：ボルツマン定数、Ｔ：動作温度、q：電子の電荷量)
【０００６】上記(１),(２)の半導体記憶素子は、図４
に示すように、ゲート電圧ＶgsをＶg0とＶg1との間で上
下に掃引すると、室温下でソース・ドレイン間のコンダ
クタンスがヒステリシスを示す。すなちわ、キャリアの
捕獲の有無を電流の大小として明確に検出できるのであ
る。このことから、この半導体記憶素子をデータ線とワ
ード線で制御することによって、半導体記憶装置を構成
することができる。
【０００７】上記特開平７−１１１２９５号公報には、
この半導体記憶素子として、上記(１),(２)の構成にそ
れぞれ対応して、図５,図６(A),(B)に示されている。 (１)の半導体記憶素子について 上記(１)の半導体記憶素子は、チャネル領域に多結晶シ
リコン薄膜を用いるもので、図５(A)〜(D)に示す構造を
しており、この半導体記憶素子は、以下の方法で製造さ
れる。
【０００８】はじめに、図示されてはいないが、Ｐ型Ｓ
i基板の表面にnチャネルＭＯＳとpチャネルMOS(すなわちＣ
ＭＯＳデバイス)を作製し、その上に絶縁膜を形成し、
さらに金属配線を作製する。この後、層間の絶縁膜を堆
積し、その絶縁膜の表面の凹凸を小さくする平坦化を行
う。次に、図５(C),(D)に示すように、半導体記憶素子の
ゲート１０４となる多結晶シリコン領域を作製する。こ
の多結晶シリコンには、ｎ型不純物を高濃度にドープし
て低抵抗化する。そして、ゲート絶縁膜１０５となる膜
厚５０nm程度のＳiＯ2膜をＣＶＤ法(化学気相堆積法)に
より堆積し、そのゲート絶縁膜１０５上にチャネル１０
３となる膜厚約１０nmのアモルファスシリコン膜を堆積
する。これをパターニング後、ソース１０１,ドレイン
１０２にアルゴン(Ａs),リン(Ｐ)等のｎ型不純物をイオ
ン注入し、およそ７５０℃でアニールして、チャネル１
０３を多結晶シリコンにする。そして、上記ソース１０
１に接続されたソースコンタクト部１０８を形成すると
共に、ドレイン１０２に接続されたドレインコンタクト
部１０９を形成する。上記ソース１０１,ドレイン１０
２およびチャネル１０３上にＳiＯ2の保護膜を形成して
完成する。
【０００９】上記７５０℃のアニールによる結晶化にお
いて、アモルファスシリコン中でシリコンの結晶粒が成
長してゆくが、結晶粒の大きさが膜厚に達すると、膜平
面に垂直方向にはそれ以上結晶成長を行うことができな
くなる。これと同時に膜平面と並行方向の結晶成長の速
度も遅くなる。このため横方向(膜平面と並行な方向)の
結晶粒の大きさは膜厚とほぼ等しくなる。この半導体記
憶素子の特徴は、図５(B)に示すように、極めて結晶粒
が小さいことにあり、このことは、ゲート・チャネル間
の容量Ｃgcを小さくすることに貢献している。すなわ
ち、しきい値近傍では電流は結晶粒を次々に渡り歩いて
流れるので、図５(A)に示す実際の電流経路１０６は、
チャネル１０３の一部であって極めて細い。また、結晶
粒の大きさが小さく、チャネル１０３の電流経路１０６
も狭くなるので、ゲート・チャネル間の実効的な容量Ｃ
gcを式１が満足するまでに小さくすることができる。
【００１０】なお、キャリア閉じ込め領域の図５(A),
(D)に示すトラップ準位(以下、捕獲準位という)１０７
の原因としては、高いバリアに囲まれたグレイン(多結
晶シリコンの結晶粒)自体による準位、グレインバウン
ダリ(結晶粒と結晶粒との間の高エネルギー領域)におけ
る準位等が考えられる。
【００１１】(２)の半導体記憶素子について 上記(２)の半導体記憶素子は、基板にＳＯＩ(Semicondu
ctor on Insulator)基板を用いるもので、図６(A),(B)
に示す構造をしており、この半導体記憶素子は、以下の
方法で製造される。
【００１２】はじめに、結晶基板２０１上に絶縁膜２０
２を形成した後、フォト・エッチング技術を用いて、絶
縁膜２０２上にソース２１９、ドレイン２２０、チャネ
ル２２１を形成する。上記チャネル２２１は細線状に加
工する。上記ソース２１９,ドレイン２２０には、ｎ型
不純物を高濃度にドープすると共に、チャネル２２１は
低不純物濃度のｎ型、またはｉ型、またはｐ型になるよ
うにドープする。次に、ＣＶＤ法(化学気相堆積法)でＳ
iＯ2からなる絶縁膜２２５を堆積して、さらにＣＶＤ法
でシリコン結晶粒２２４を形成する。その後、再びＣＶ
Ｄ法でＳiＯ2からなるゲート絶縁膜２２３を堆積し、金
属膜を蒸着した後にフォト・エッチング技術を用いてゲ
ート電極２２２を形成する。記憶領域(キャリア閉じ込
め領域)であるシリコン結晶粒２２４の半径を微細に形
成するためには、ＣＶＤ法による堆積物の形成の初期に
生じる核をシリコン結晶粒として利用する。上記半導体
記憶素子は、記憶領域であるシリコン結晶粒２２４の半
径が微細なため、記憶領域の全容量値Ｃttが極めて小さ
く、式２を満足させることができる。
【００１３】
【発明が解決しようとする課題】ところが、上記(１),
(２)の構成の半導体記憶素子には、以下のような問題点
がある。
【００１４】(１)の半導体記憶素子の問題点について 次の文献に問題点(a),(b)が述べられている。
【００１５】Ｋ．ＹＡＮＯ,et al．,「Ｓingle−Ｅlect
ron−Ｍemory ＩntegratedＣircuit for Ｇiga−to
−Ｔera Ｂit Ｓtorage」ＩＳＳＣＣ９６,ＤＩＧＥＳ
Ｔ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ,p２６６
(１９９６) (a) データ記憶時間が約１日と短く、不揮発性メモリ
として使用できない。チャネル領域の捕獲準位に捕獲さ
れた電子はそこに永久にとどまることはなく、捕獲後約
１日で開放されるためである。これは、捕獲準位と他の
領域の間のポテンシャルバリアが低いことに起因する。
【００１６】(b) 特性(しきい電圧等)のばらつきが大
きい。アモルファスシリコンを堆積した後に熱処理を施
して結晶化する方法では、結晶核の密度や位置を制御し
ているわけではないので、結晶粒径を均一に形成するこ
とができず、また、結晶粒および粒界の優れた結晶性が
得られないためである。
【００１７】(２)の半導体記憶素子の問題点について (c) キャリア閉じ込め領域である結晶粒は絶縁膜で覆
われており、キャリア閉じ込め領域へのキャリアの注入
は、絶縁膜を介して行われる。すなわち、絶縁膜に電流
が流れるため、書き換えに長時間を要すると共に、絶縁
膜の特性が劣化して、書き換え回数が有限となって用途
が制限される。
【００１８】(d) 結晶粒の形成をＣＶＤ法による堆積
物の形成の初期に生じる核を用いる方法は、結晶粒の大
きさや結晶粒の密度を制御することができず、データ記
憶特性や書き換え特性等の性能にばらつきを生じる。
【００１９】そこで、この発明の目的は、記憶データが
不揮発性で、特性のばらつきが少なく、高速で繰り返し
書き換えできる半導体記憶素子およびその製造方法を提
供することにある。
【００２０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の半導体記憶素子は、絶縁性基板上に半導
体材料で形成されたソース領域,ドレイン領域および上
記ソース領域と上記ドレイン領域とを接続するチャネル
領域と、上記チャネル領域内に電流経路以外の領域に形
成された少なくとも１つのキャリア閉じ込め領域と、上
記チャネル領域とゲート電極との間に形成された絶縁膜
とを有する半導体記憶素子において、上記チャネル領域
は、上記絶縁性基板上に２次元的に配列された球状の結
晶粒からなり、互いに隣接する上記結晶粒が導通状態に
なるように接続された結晶粒集合体であることを特徴と
している。
【００２１】上記請求項１の半導体記憶素子によれば、
上記チャネル領域の結晶粒が直方体ではなく球であるの
で、結晶粒の体積を一定とすると、球の方が直方体より
最低エネルギーが低くなる。すなわち、上記キャリア閉
じ込め領域のキャリアの捕獲準位が低くなるのである。
また、キャリア閉じ込め領域(以下、捕獲領域という)と
他の領域の間のポテンシャルバリアには、半導体薄膜と
絶縁膜の界面のポテンシャルバリアと結晶粒界のポテン
シャルバリアとがあり、例えば半導体薄膜Ｓi−絶縁膜
ＳiＯ2の界面のポテンシャルバリアは、約３eＶと大き
く、結晶粒界のポテンシャルバリアは、約１eＶと低
い。したがって、捕獲されたキャリアの安定性は、結晶
粒界のポテンシャルバリアで決まり、直方体に比べて球
状の結晶粒間の接触面積がより小さくなることによっ
て、結晶粒界を介したキャリアの移動確率を減じ、キャ
リア閉じ込め領域の捕獲準位に捕獲されたキャリアをよ
り安定に保つ。こうして、捕獲領域内の捕獲準位をより
低くすると共に、捕獲領域と他の領域の間のキャリアの
移動確率を低減することができるので、捕獲されたキャ
リアを十分長い時間保持できる。
【００２２】したがって、記憶データが不揮発性で、特
性のばらつきが少なく、高速で繰り返し書き換えできる
半導体記憶素子を実現することができる。また、この発
明の半導体記憶素子を複数個配置して、上記半導体記憶
素子をワード線とデータ線等によって制御することによ
って、データ保持特性に優れた不揮発性の半導体記憶装
置を実現できる。
【００２３】また、請求項２の半導体記憶素子は、請求
項１の半導体記憶素子において、上記結晶粒集合体の上
記結晶粒の半径が９nm以下であることを特徴としてい
る。
【００２４】上記請求項２の半導体記憶素子によれば、
上記結晶粒の半径を９nm以下にすることによって、球状
の結晶粒の最低エネルギーが室温におけるエネルギーの
ゆらぎより大きくなるので、熱的なゆらぎの影響を受け
ることなく、捕獲領域を有効に働かせることができる。
【００２５】また、請求項３の半導体記憶素子の製造方
法は、請求項１または２の半導体記憶素子を製造する半
導体記憶素子の製造方法において、絶縁性基板上に大気
圧以下の低圧下で非晶質半導体薄膜を堆積するステップ
と、上記非晶質半導体薄膜を堆積した後、１０Ｔorr以
下の真空中または１０Ｔorr以下の酸化性を有しないガ
スの雰囲気中で上記非晶質半導体薄膜の堆積温度以上の
温度で上記非晶質半導体薄膜に熱処理を施して、上記絶
縁性基板上に上記結晶粒集合体を形成するステップとを
有することを特徴としている。
【００２６】上記請求項３の半導体記憶素子の製造方法
によれば、絶縁性基板上に大気圧以下の低圧下で非晶質
半導体薄膜を堆積した後、１０Ｔorr以下の真空中また
は１０Ｔorr以下の酸化性を有しないガスの雰囲気中で
堆積温度以上の温度で、熱処理を施して堆積した非晶質
半導体薄膜すべてを結晶粒に変化させることによって、
球状の半導体結晶粒からなる結晶粒集合体を形成するこ
とができる。
【００２７】また、請求項４の半導体記憶素子の製造方
法は、請求項３の半導体記憶素子の製造方法において、
上記非晶質半導体薄膜を堆積した後、上記非晶質半導体
薄膜を大気にさらすことなく、上記結晶粒集合体を形成
することを特徴としている。
【００２８】上記請求項４の半導体記憶素子の製造方法
によれば、上記非晶質半導体薄膜を大気にさらさないで
酸化膜のない状態で結晶化すると、結晶化した半導体薄
膜の表面に結晶成長を阻害する酸化膜がないので、結晶
粒の表面の形状が容易に変化するので、最も安定な形状
である球状の結晶粒を形成できる。
【００２９】また、請求項５の半導体記憶素子の製造方
法は、請求項３の半導体記憶素子の製造方法において、
上記非晶質半導体薄膜を堆積した後、上記結晶粒集合体
を形成する前に上記非晶質半導体薄膜の表面の酸化膜を
除去するステップを有することを特徴としている。
【００３０】上記請求項５の半導体記憶素子の製造方法
によれば、上記非晶質半導体薄膜を堆積させた後、いっ
たん大気にさらして酸化膜が生成された場合、例えば、
Ａrプラズマで表面の酸化膜をスパッタリングで除去す
るか、または、高真空下のシランガス等の雰囲気中で酸
化膜を還元して除去する。そうした後、上記非晶質半導
体薄膜を酸化膜のない状態で結晶化すると、結晶化した
半導体薄膜の表面に結晶成長を阻害する酸化膜がなく、
表面の形状が容易に変化するので、最も安定な形状であ
る球状の結晶粒を形成できる。
【００３１】また、請求項６の半導体記憶素子の製造方
法は、請求項３の半導体記憶素子の製造方法において、
上記非晶質半導体薄膜を堆積した後、上記結晶粒集合体
を形成する前に大気圧以下の低圧下で上記非晶質半導体
薄膜の表面に結晶核を形成するステップを有することを
特徴としている。
【００３２】上記請求項６の半導体記憶素子の製造方法
によれば、上記非晶質半導体薄膜の表面に形成された結
晶核を種にして、結晶粒を形成させるので、半導体薄膜
の結晶粒の大きさ,形状や結晶性等の制御性が高まり、
特性のばらつきを低減できる。
【００３３】また、請求項７の半導体記憶素子は、請求
項３乃至６のいずれか１つの半導体記憶素子の製造方法
において、上記非晶質半導体薄膜の堆積膜厚ｔと、上記
結晶粒集合体の結晶粒の半径ｒ0は、ｔ≧(π／３)×ｒ0
の関係を満たすことを特徴としている。
【００３４】上記請求項７の半導体記憶素子の製造方法
によれば、上記非晶質半導体薄膜の堆積膜厚ｔと結晶粒
の半径ｒ0を、ｔ≧(π／３)×ｒ0の関係を満たすように
設定することによって、上記結晶粒集合体の結晶粒が互
いに接続されて、結晶粒間の電気的導通状態が保たれ
る。
【００３５】また、請求項８の半導体記憶素子の製造方
法は、請求項３乃至７の半導体記憶素子の製造方法にお
いて、上記非晶質半導体薄膜を形成するステップは、シ
ランガス,ジシランガスまたトリシランガスのうちの１
つを原料ガスとして、または、シランガス,ジシランガ
スまたはトリシランガスのうちの１つと酸化性を有しな
いガスとの混合ガスを原料ガスとして、アモルファスシ
リコン薄膜を堆積することを特徴としている。
【００３６】上記請求項８の半導体記憶素子の製造方法
によれば、シランガス,ジシランガスまたはトリシラン
ガスのうちの１つを原料ガスとして、または、シランガ
ス,ジシランガスまたはトリシランガスのうちの１つと
酸化性を有しないガス(例えばヘリウムガス,窒素ガス,
アルゴンガスまたは水素ガス)との混合ガスを原料ガス
として、大気圧以下の低圧下で例えばＣＶＤ装置を用い
て反応させて、絶縁性基板上にアモルファスシリコン薄
膜を堆積する。その後、圧力が１０Ｔorr以下の真空中
または１０Ｔorr以下のヘリウムガス,窒素ガス,アルゴ
ンガスおよび水素ガス等の酸化性を有しないガスの雰囲
気中で、アモルファスシリコン薄膜の堆積温度以上で熱
処理することによって、結晶粒の大きさ,形状が均一な
結晶粒集合体を制御性よく容易に形成できる。なお、上
記アモルファスシリコン薄膜の堆積時、または、上記結
晶粒集合体の形成時に、ヘリウムガス,窒素ガス,アルゴ
ンガスまたは水素ガス等の酸化性を有しないガスを希釈
ガスとして用いる場合、結晶粒の均一性をより容易に制
御できる。
【００３７】また、請求項９の半導体記憶素子の製造方
法は、請求項５の半導体記憶素子の製造方法において、
上記非晶質半導体薄膜の表面の酸化膜を除去するステッ
プは、上記非晶質半導体薄膜の堆積温度以下で行うこと
を特徴としている。
【００３８】上記請求項９の半導体記憶素子の製造方法
によれば、上記絶縁性基板上に非晶質半導体薄膜を堆積
させた後、非晶質半導体薄膜の堆積温度以下でその非晶
質半導体薄膜の表面の酸化膜を除去することによって、
酸化膜除去時に非晶質半導体薄膜が結晶化することがな
く、後の結晶粒集合体の形成に影響を与えない。
【００３９】また、請求項１０の半導体記憶素子の製造
方法は、請求項６の半導体記憶素子の製造方法におい
て、上記結晶核を形成するステップは、シランガス,ジ
シランガスまたはトリシランガスのうちのいずれか１つ
を含んだガスを原料ガスとして、０．０１Ｔorr以下の
真空中で行うことを特徴としている。
【００４０】上記請求項１０の半導体記憶素子の製造方
法によれば、上記非晶質半導体薄膜がアモルファス半導
体薄膜である場合、アモルファス半導体薄膜を堆積した
後、シランガス,ジシランガスまたはトリシランガスの
うちのいずれか１つを含んだガスを原料ガスとして加熱
処理することによって、シランガス,ジシランガスまた
はトリシランガスの分子または反応種をアモルファス半
導体薄膜の表面に吸着させて、結晶核を容易に形成する
ことができる。また、０．０１Ｔorr以下の真空中で加
熱処理することによって、島状のシリコン粒が形成され
るのを防止する。
【００４１】また、請求項１１の半導体記憶素子の製造
方法は、請求項６の半導体記憶素子の製造方法におい
て、上記結晶粒集合体を形成するステップは、上記結晶
核を形成するステップの後に、上記結晶核を大気にさら
すことなく、０．０１Ｔorr以下の真空中で、５５０℃
以上かつ上記結晶核の形成時の温度以上の温度で上記結
晶核を種にして結晶粒を成長させることを特徴としてい
る。
【００４２】上記請求項１１の半導体記憶素子の製造方
法によれば、上記結晶核を大気にさらすことなく、結晶
核が酸化しない状態で結晶成長させるので、結晶粒の表
面の形状が容易に変化すると共に、最も安定した形状で
ある球状の結晶粒を形成できると共に、５５０℃以上か
つ結晶核の形成温度以上の温度で、０．０１Ｔorr以下
の真空中で結晶核を種にして結晶粒を成長させることに
よって、結晶粒の大きさ,形状が均一な球状の結晶粒を
形成できる。
【００４３】
【発明の実施の形態】以下、この発明の半導体記憶素子
およびその製造方法を図示の実施の形態により詳細に説
明する。
【００４４】（第１実施形態）図１(A),(B),(C)はこの
発明の第１実施形態の半導体記憶素子の製造方法を示す
図である。
【００４５】はじめに、図１(A)に示すように、表面にn
チャネルＭＯＳ(図示せず)とpチャネルＭＯＳ(図示せ
ず)すなわちＣＭＯＳデバイスが作製されたＰ型シリコ
ン基板１上に絶縁膜２を形成し、その絶縁膜２の表面の
凹凸を小さくする平坦化処理を行う。そして、上記絶縁
膜２上にアモルファスシリコン薄膜３を形成する。
【００４６】次に、図１(B)に示すように、上記アモル
ファスシリコン薄膜３を熱処理して、シリコン基板１上
に２次元的に配列された球状の結晶粒からなる多結晶シ
リコンの結晶粒集合体４を形成する。
【００４７】次に、上記結晶粒集合体４が得られた後
は、図１(C)に示すように、活性領域となる領域以外は
除去して、結晶粒集合体２０を設ける。次に、ゲート絶
縁膜８となる３０nm程度のＳiＯ2膜をＣＶＤ法により堆
積した後、ゲート電極１１となる多結晶シリコン領域を
作製する。この多結晶シリコン領域には、ｎ型不純物を
高濃度にドープして低抵抗化する。上記多結晶シリコン
領域をパターニングした後、結晶粒集合体２０の両端部
分に砒素(Ａs)、リン(Ｐ)等のｎ型不純物をイオン注入
して、ソース領域５およびドレイン領域７を形成し、結
晶粒集合体２０の中央部分がチャネル領域６となる。さ
らに、上記ゲート絶縁膜８およびゲート電極１１上にＳ
iＯ2の層間絶縁膜１２を形成し、さらにコンタクトホー
ル９,１０を形成した後、各コンタクトホール９,１０に
ソース電極１３とドレイン電極１４を形成する。そうし
て、最後に保護膜(図示せず)を形成して完成する。
【００４８】以下、上記結晶粒集合体４を形成する方法
を説明する。
【００４９】まず、炉タイプのホットウォール型ＬＰ
(低圧)ＣＶＤ装置(図示せず)を使用して、その装置内で
膜厚８nmのアモルファスシリコン薄膜３の堆積工程と球
状結晶粒を形成するための熱処理工程を次の条件で、真
空を破ることなく、すなわち大気に基板をさらすことな
く連続的に行う。
【００５０】〔アモルファスシリコン薄膜の堆積工程〕 堆積温度：５００℃ 原料ガス：モノシラン２０sccm 希釈ガス：ヘリウム１００sccm 圧力 ：０．１Ｔorr 堆積速度：２Å／min. 〔熱処理工程〕 温度 ：７５０℃ 雰囲気ガス：ヘリウム 圧力 ：０．０１Ｔorr 上記条件で半径約８nmの球状の結晶粒集合体４が得られ
る。
【００５１】上述の〔アモルファスシリコン薄膜の堆積
工程〕の原料ガスは、モノシランのかわりにジシランガ
スやトリシランガスを用いてもよい。上記モノシランガ
ス，ジシランガスおよびトリシランガスは、モノシラン
ガス，ジシランガスおよびトリシランガスの順により低
い温度で分解するので、この順に堆積温度を下げること
ができ、各々５００〜５５０℃、４５０〜５００℃、４
００〜４５０℃の温度範囲でアモルファスシリコン薄膜
３を堆積することができる。一般的に、アモルファスシ
リコン薄膜は、膜厚１０nm以下に非常に薄くなると、堆
積直後は島状になりやすく、この半導体記憶素子に必要
とされる連続的な薄膜を得るには、より低温で堆積する
のが好ましい。
【００５２】また、希釈ガスとしてヘリウムを用いた
が、ヘリウムのかわりに窒素,水素およびアルゴン等の
酸化性を有しないガスを用いてもよい。また、上記希釈
ガスは必ずしも用いる必要はないが、用いた方が結晶粒
の均一性をより容易に制御することができる。
【００５３】また、〔熱処理工程〕の温度は、結晶化を
進行させるために、アモルファスシリコン膜厚３の堆積
温度５００℃以上とする必要がある。望ましくは、結晶
化が容易に進行する６００℃以上がよい。また、熱処理
の初期に生成する結晶核の密度は、一般的には高温ほど
高く、この第１実施形態では７５０℃とした。また、圧
力を０．０１Ｔorrとしたが、１０Ｔorr以上の圧力下で
は結晶粒が球状とならなかったり、結晶粒の大きさがバ
ラツクなどの不具合が生じたりするので好ましくない。
一般的には、所望の球状の結晶粒集合体を得るには、堆
積したアモルファスシリコン薄膜３の膜質に適した温度
に設定する必要がある。また、熱処理中に少量の酸化性
を有しないガスの雰囲気とすることで、基板全面でより
均一な結晶粒集合体４を得やすくなる。
【００５４】なお、真空中で基板をロードロック室を介
して搬送可能なＣＶＤ反応室とランプアニールまたは熱
処理炉とを備えた装置では、アモルファスシリコン薄膜
の堆積工程と熱処理工程とを別々の反応室で行ってもよ
い。
【００５５】また、上記アモルファスシリコン薄膜３を
堆積した後、いったん基板を大気にさらして、アモルフ
ァスシリコン薄膜３の表面に酸化膜が生成された場合
は、以下の方法で表面の酸化膜を除去した後、大気にさ
らさないで表面に酸化膜を生成することなく連続的に結
晶化のための熱処理することによって、この第１実施形
態と同等の結晶粒集合体が得られる。すなわち、真空中
で基板をロードロック室を介して搬送可能な酸化膜除去
用の反応室と熱処理装置とを有するいわゆるマルチチャ
ンバー型装置を使用して、連続的に処理する。上記酸化
膜の除去は、弗酸(ＨＦ)蒸気の雰囲気中でエッチングに
より行ってもよいし、アルゴン(Ａr)プラズマ中でスパ
ッタリングにより行ってもよい。
【００５６】図２は上記半導体記憶素子のチャネル領域
６の球状の結晶粒ＧBと従来の半導体薄膜の直方体形状
の結晶粒ＧRの概略図を示している。
【００５７】図２に示すように、従来の極めて薄い半導
体薄膜の結晶粒ＧRは、捕獲領域を横方向の一辺がa０,
厚さdの直方体とし、グレインバウンダリ(結晶粒と結晶
粒との間の高エネルギー領域)およびＳi−ＳiＯ2界面の
ポテンシャルバリアで囲まれた井戸型ポテンシャルと考
える。そして、その井戸型ポテンシャルの高さが無限大
であるとすると、その中の電子の最低エネルギーＥ１
は、一般的な量子力学に基づいて、 Ｅ１＝h2／(８m)×(１／a0 2＋１／a0 2＋１／d2) ……… (式３) (h：プランク定数、m：電子の有効質量)で表される。一
方、図２に示す半径ｒ0の球の結晶粒ＧBの最低エネルギ
ーＥ２は、 Ｅ２＝h2／(８m)×(１／ｒ0 2) ………………………… (式４) で表される。
【００５８】そして、上記直方体の一辺a0と球の直径
(２ｒ0)が等しく、かつ直方体と球の体積が等しいとす
ると、 a0＝２×ｒ0 a0 2×d＝(４／３)×π×ｒ０ ３ より、直方体の厚さｄは、 ｄ＝(π／３)×ｒ0 ………………………… (式５) で表される。次に、上記式５を式３,式４に代入して次
式を得る。
【００５９】 Ｅ１＝１.４１×h2／(８m)×(１／ｒ0 2)＝１.４１×Ｅ２＞Ｅ２ ………………………… (式６) 上記式６は、結晶粒ＧR,ＧBの体積が同じ場合は、直方
体よりも球の方が最低エネルギーが低いということを示
している。すなわち、球状結晶粒ＧBとすることによっ
て、直方体形状の結晶粒ＧRに比べて、いったん捕獲し
たキャリアを捕獲準位から逃げにくくするのである。
【００６０】また、上記半導体記憶素子では、捕獲領域
と他の領域の間のポテンシャルバリアの高さは無限とし
て考えたが、実際は有限であって、「半導体薄膜と絶縁
膜界面のポテンシャルバリア」と「結晶粒界のポテンシ
ャルバリア」とが存在する。上記「半導体薄膜と絶縁膜
界面のポテンシャルバリア」としての半導体薄膜Ｓi−
絶縁膜ＳiＯ2の界面のポテンシャルバリアは約３eＶと
大きく、「結晶粒界のポテンシャルバリア」は約１eＶ
と低い。したがって、捕獲されたキャリアの安定性は、
「結晶粒界のポテンシャルバリア」で決まり、直方体に
比べて球状の結晶粒間の電気的に導通可能な接触部分Ｃ
(図２では「×」で示す)の面積がより小さくなることに
よって、結晶粒界を介したキャリアの移動確率を減じ、
捕獲されたキャリアをより安定に保つ。
【００６１】また、結晶粒を球状とする場合、熱的なゆ
らぎの影響を受けることなく、キャリアの捕獲領域が有
効に働くためには、結晶粒の最低エネルギーＥ２がエネ
ルギーのゆらぎ(kＴ)より大きい必要がある。このため
には、以下の式７を満足する必要がある。
【００６２】 Ｅ２＝h2／(８m)×(１／ｒ0 2)＞kＴ …………………… (式７) したがって、室温で有効となるためには、結晶粒の半径
ｒ0は、 ｒ0≦h／[８mkＴ]1/2 ……………………………………… (式８) を満足する必要がある。上式８を室温で満足させるため
には、結晶粒の半径ｒ0は、 ｒ0≦９nm …………………………………………………… (式９) となり、この第１実施形態では、結晶粒の半径を８nmと
している。
【００６３】このように、上記半導体記憶素子は、シリ
コン基板１上に２次元的に配列された球状の結晶粒から
なるチャネル領域６を有し、そのチャネル領域６が互い
に隣接する結晶粒が導通状態になるように接続された結
晶粒集合体２０の一部であるので、キャリアを閉じ込め
る捕獲領域内の捕獲準位をより低くすると共に、捕獲領
域と他の領域の間のキャリアの移動確率を低減すること
ができるので、捕獲されたキャリアを十分長い時間保持
することができる。したがって、記憶データが不揮発性
で、特性のばらつきが少なく、高速で繰り返し書き換え
できる半導体記憶素子を実現することができる。また、
この発明の半導体記憶素子を用いて、データ保持特性に
優れた不揮発性の半導体記憶装置を実現することができ
る。
【００６４】例えば、図３に示す半導体記憶装置は、こ
の発明の半導体記憶素子ＭＰ1〜ＭＰ4が配列されたセル
群３０を基板上に形成して、各半導体記憶素子ＭＰ1〜
ＭＰ4のゲートにワード線ＷＬを接続し、ドレインにデ
ータ線ＤＬを接続し、ソースをグランドに接続してい
る。上記セル群３０の下側に、データ線駆動回路３１,
ワード線駆動回路３２,センスアンプ３３,出力回路３４
および制御回路３５を形成している。そうして、上記制
御回路３５の制御により、ワード線駆動回路３２でワー
ド線ＷＬを駆動すると共に、データ線駆動回路３１でデ
ータ線ＤＬを駆動することによって、半導体記憶素子Ｍ
Ｐ1〜ＭＰ4に記憶されたデータをセンスアンプ３３,出
力回路３４により読み出す。
【００６５】また、上記球状の結晶粒の半径を９nm以下
(この第1実施形態では８nm)にすることによって、結晶
粒の最低エネルギーが室温におけるエネルギーのゆらぎ
より大きくなるので、熱的なゆらぎの影響を受けること
なく、捕獲領域を有効に働かせることができる。
【００６６】また、上記アモルファスシリコン薄膜３を
堆積した後、アモルファスシリコン薄膜３を大気にさら
すことなく、連続して結晶粒集合体４を形成することに
よって、結晶化したシリコン薄膜の表面に結晶成長を阻
害する酸化膜がないので、結晶粒の表面の形状が容易に
変化するので、最も安定な形状である球状の結晶粒を形
成することができる。
【００６７】また、上記アモルファスシリコン薄膜３の
堆積膜厚ｔと結晶粒の半径ｒ0を、ｔ≧(π／３)×ｒ0の
関係を満たすように設定することによって、結晶粒集合
体４の結晶粒が互いに接続されて、結晶粒間の電気的導
通状態が保たれ、チャネル領域に良好な電流通路を確保
することができる。
【００６８】また、シランガスと酸化性を有しないヘリ
ウムガスとの混合ガスを原料ガスとして、大気圧以下の
低圧下で反応させて、シリコン基板１上にアモルファス
シリコン薄膜を堆積した後、０．０１Ｔorrの酸化性を
有しないヘリウムガスの雰囲気中で、アモルファスシリ
コン薄膜の堆積温度以上で熱処理することによって、結
晶粒の大きさ,形状が均一な結晶粒集合体を制御性よく
容易に形成することができる。なお、上記アモルファス
シリコン薄膜の堆積時、または、上記結晶粒集合体の形
成時に、酸化性を有しないヘリウムガスを希釈ガスとし
て用いる場合、結晶粒の均一性をより容易に制御するこ
とができる。
【００６９】また、上記アモルファスシリコン薄膜３を
堆積させた後、いったん大気にさらした後でも、アルゴ
ン(Ａr)プラズマで表面の酸化膜をスパッタリングで除
去するか、または、高真空下のシランガス等の雰囲気中
で酸化膜を還元して除去することによって、アモルファ
スシリコン薄膜３を酸化膜のない状態で結晶化すると、
結晶化したシリコン薄膜の表面に結晶成長を阻害する酸
化膜がなく、表面の形状が容易に変化するので、最も安
定な形状である球状の結晶粒を形成することができる。
【００７０】また、上記シリコン基板１上にアモルファ
スシリコン薄膜３を堆積させた後、アモルファスシリコ
ン薄膜３の堆積温度以下でそのアモルファスシリコン薄
膜３の表面の酸化膜を除去することによって、酸化膜除
去時にアモルファスシリコン薄膜３が結晶化することが
なく、後の結晶粒集合体４の形成に影響を与えることが
ない。
【００７１】（第２実施形態）次に、この発明の第２実
施形態の半導体記憶素子の製造方法を説明する。
【００７２】まず、第１実施形態と同様の方法で膜厚８
nmのアモルファスシリコン薄膜を堆積する。次に、以下
の工程で、アモルファスシリコン薄膜表面を弗酸(ＨＦ)
で前処理し、第１実施形態と同一装置内でアモルファス
シリコン薄膜表面に結晶核を形成した後、大気にさらす
ことなく連続的に結晶化のための熱処理を施して、球状
の結晶粒集合体を形成する。
【００７３】〔前処理工程〕 弗酸(ＨＦ)：１％ 時間 ：１分間 〔結晶核の形成工程〕 一旦、１×１０-9Ｔorrまで真空引きした後、 温度 ：５９０℃ 圧力 ：１×１０-5Ｔorr ジシランガス：１０sccm 時間 ：１２分間 〔熱処理工程〕 温度：７４０℃ 圧力：１×１０-9Ｔorr 時間：６０秒間 上記条件で式５,式９を満足する半径約８nmの球状の結
晶粒集合体が得られ、第１実施形態と同様にして、図１
に示す半導体記憶素子を形成する。
【００７４】上記結晶核の形成中(ジシランガス照射中)
は、結晶成長は起こらず、結晶核の密度は、温度が高く
ジシランガス照射時間が長い程大きくなる。また、結晶
化のための熱処理時間が長いほど結晶粒は大きくなる。
すなわち、ジシランガスの照射温度と照射時間および熱
処理時間を適正化することによって、所望の球状の結晶
粒集合体の形成が可能である。
【００７５】上記結晶核の形成の制御性を考えると、４
５０〜６２０℃の温度範囲の温度範囲が望ましい。ジシ
ランガスの代わりにモノシランまたはトリシランガスを
照射して、結晶核を形成してもよい。なお、０．０１Ｔ
orr以上の圧力下では、島状のシリコン粒の形成が起こ
るので適切ではない。
【００７６】また、上記結晶化のための〔熱処理工程〕
温度は５５０℃以上で、結晶核の形成温度と同一または
それ以上の温度であればよい。上記第２実施形態では、
７４０℃とした。なお、５５０℃以下では、結晶化が起
こらない。
【００７７】上記半導体記憶素子は、第１実施形態の半
導体記憶素子と同様の作用,効果を有すると共に、上記
アモルファスシリコン薄膜の表面に形成された結晶核を
種にして、結晶粒を形成させるので、結晶粒の大きさ,
形状や結晶性等の制御性が高まり、特性のばらつきを低
減することができる。
【００７８】また、上記アモルファス半導体薄膜を堆積
した後、ジシランガスを原料ガスとして加熱処理するこ
とによって、ジシランガスの分子または反応種をアモル
ファス半導体薄膜の表面に吸着させて、容易に結晶核を
形成することができる。また、１×１０-5Ｔorrの真空
中で加熱処理することによって、島状のシリコン粒の形
成されるのを防止することができる。
【００７９】また、上記結晶核を大気にさらすことな
く、結晶核が酸化しない状態で結晶成長させるので、結
晶粒の表面の形状が容易に変化すると共に、最も安定し
た形状である球状の結晶粒を形成できると共に、７４０
℃の温度で、１×１０-9Ｔorrの真空中で結晶核を種に
して結晶粒を成長させることによって、結晶粒の大き
さ,形状が均一な球状の結晶粒を形成することができ
る。
【００８０】上記第１,第２実施形態では、非晶質半導
体薄膜としてアモルファスシリコン薄膜を用いた半導体
記憶素子およびその製造方法について説明したが、非晶
質半導体薄膜は、これに限らないのは勿論である。
【００８１】また、上記第１,第２実施形態では、ソー
ス領域５,ドレイン領域６およびチャネル領域６が結晶
粒集合体２０である半導体記憶素子について説明した
が、チャネル領域のみが球状の結晶粒からなる結晶粒集
合体でもよい。
【００８２】
【発明の効果】以上より明らかなように、請求項１の発
明の半導体記憶素子は、絶縁性基板上に半導体材料で形
成されたソース領域,ドレイン領域およびそのソース領
域とドレイン領域とを接続するチャネル領域と、上記チ
ャネル領域内に電流経路以外の領域に形成された少なく
とも１つのキャリア閉じ込め領域と、上記チャネル領域
とゲート電極との間に形成された絶縁膜とを有する半導
体記憶素子において、上記チャネル領域は、上記絶縁性
基板上に２次元的に配列された球状の結晶粒からなり、
互いに隣接する上記結晶粒が導通状態になるように接続
された結晶粒集合体であるものである。
【００８３】したがって、請求項１の発明の半導体記憶
素子によれば、捕獲領域内の捕獲準位をより低くすると
共に、捕獲領域と他の領域の間のポテンシャルバリアを
より高くして、捕獲されたキャリアを十分長い時間保持
できるので、記憶データが不揮発性で、特性のばらつき
が少なく、高速で繰り返し書き換えを室温で可能な半導
体記憶素子を実現することができる。また、この発明の
半導体記憶素子を用いることによって、少ない素子数、
少ない面積で情報記憶装置(メモリ)を構成することがで
きる。
【００８４】また、請求項２の発明の半導体記憶素子
は、請求項１の半導体記憶素子において、上記結晶粒集
合体の上記結晶粒の半径が９nm以下であるので、球状の
結晶粒の最低エネルギーが室温におけるエネルギーのゆ
らぎより大きくなるので、極低温への冷却を必要とせ
ず、室温で熱的なゆらぎの影響を受けることなく、捕獲
領域を有効に働かせることができる。
【００８５】また、請求項３の発明の半導体記憶素子の
製造方法は、請求項１または２の半導体記憶素子を製造
する半導体記憶素子の製造方法において、絶縁性基板上
に大気圧以下の低圧下で非晶質半導体薄膜を堆積した
後、１０Ｔorr以下の真空中または１０Ｔorr以下の酸化
性を有しないガスの雰囲気中で上記非晶質半導体薄膜の
堆積温度以上の温度で上記非晶質半導体薄膜に熱処理を
施して、上記絶縁性基板上に上記結晶粒集合体を形成す
るものである。
【００８６】したがって、請求項３の発明の半導体記憶
素子の製造方法によれば、絶縁性基板上に大気圧以下の
低圧下で非晶質半導体薄膜を堆積した後、１０Ｔorr以
下の真空中または１０Ｔorr以下の酸化性を有しないガ
スの雰囲気中で堆積温度以上の温度で、熱処理を施して
堆積した非晶質半導体薄膜すべてを結晶粒に変化させる
ことによって、球状の半導体結晶粒からなる結晶粒集合
体を形成することができる。
【００８７】また、請求項４の発明の半導体記憶素子の
製造方法は、請求項３の半導体記憶素子の製造方法にお
いて、上記非晶質半導体薄膜を堆積した後、その非晶質
半導体薄膜を大気にさらすことなく、上記結晶粒集合体
を形成するので、非晶質半導体薄膜を酸化膜のない状態
で結晶化でき、結晶化した半導体薄膜の表面に結晶成長
を阻害する酸化膜がないため、結晶粒の表面の形状が容
易に変化して、最も安定な形状である球状の結晶粒を形
成することができる。
【００８８】また、請求項５の発明の半導体記憶素子の
製造方法は、請求項３の半導体記憶素子の製造方法にお
いて、上記非晶質半導体薄膜を堆積した後、その結晶粒
集合体を形成する前に非晶質半導体薄膜の表面の酸化膜
を除去するので、非晶質半導体薄膜を酸化膜のない状態
で結晶化でき、結晶化した半導体薄膜の表面に結晶成長
を阻害する酸化膜がないため、表面の形状が容易に変化
して、最も安定な形状である球状の結晶粒を形成するこ
とができる。
【００８９】また、請求項６の発明の半導体記憶素子の
製造方法は、請求項３の半導体記憶素子の製造方法にお
いて、上記非晶質半導体薄膜を堆積した後、その結晶粒
集合体を形成する前に大気圧以下の低圧下で非晶質半導
体薄膜の表面に結晶核を形成するので、その結晶核を種
にして結晶粒を形成し、半導体薄膜の結晶粒の大きさ,
形状や結晶性等の制御性が高まり、特性のばらつきを低
減することができる。
【００９０】また、請求項７の発明の半導体記憶素子の
製造方法は、請求項３乃至６のいずれか１つに記載の半
導体記憶素子の製造方法において、上記非晶質半導体薄
膜の堆積膜厚ｔと、上記結晶粒集合体の結晶粒の半径ｒ
0を、ｔ≧(π／３)×ｒ0の関係を満たすように設定する
ことによって、上記結晶粒集合体の結晶粒が互いに接続
されて、結晶粒間の電気的導通状態が保たれ、チャネル
領域に良好な電流通路ができる。
【００９１】また、請求項８の発明の半導体記憶素子の
製造方法は、請求項３乃至７の半導体記憶素子の製造方
法において、上記非晶質半導体薄膜を形成するステップ
は、シランガス,ジシランガスまたトリシランガスのう
ちの１つを原料ガスとして、または、シランガス,ジシ
ランガスまたはトリシランガスのうちの１つと酸化性を
有しないガスとの混合ガスを原料ガスとして、アモルフ
ァスシリコン薄膜を堆積すると共に、上記結晶粒集合体
を形成するステップは、１０Ｔorr以下の真空中または
１０Ｔorr以下の酸化性を有しないガスの雰囲気中で結
晶粒を成長させので、結晶粒の大きさ,形状が均一な結
晶粒集合体を制御性よく容易に形成することができる。
また、上記アモルファスシリコン薄膜の堆積時、また
は、上記結晶粒集合体の形成時に、ヘリウムガス,窒素
ガス,アルゴンガスまたは水素ガス等の酸化性を有しな
いガスを希釈ガスとして用いる場合、結晶粒の均一性を
より容易に制御することができる。
【００９２】また、請求項９の発明の半導体記憶素子の
製造方法は、請求項５の半導体記憶素子の製造方法にお
いて、上記非晶質半導体薄膜の表面の酸化膜をその非晶
質半導体薄膜の堆積温度以下で除去するので、酸化膜除
去時に非晶質半導体薄膜が結晶化することがなく、後の
結晶粒集合体の形成に影響を与えることがない。
【００９３】また、請求項１０の発明の半導体記憶素子
の製造方法は、請求項６の半導体記憶素子の製造方法に
おいて、シランガス,ジシランガスまたはトリシランガ
スのうちのいずれか１つを含んだガスを原料ガスとして
上記結晶核を形成するので、上記非晶質半導体薄膜がア
モルファス半導体薄膜である場合、アモルファス半導体
薄膜を堆積した後、０．０１Ｔorr以下の真空中で加熱
処理することによって、シランガス,ジシランガスまた
はトリシランガスの分子または反応種をアモルファス半
導体薄膜の表面に吸着させて、容易に結晶核を形成する
ことができる。また、０．０１Ｔorr以下の真空中で上
記結晶核を形成するので、島状のシリコン粒が形成され
るのを防止することができる。
【００９４】また、請求項１１の発明の半導体記憶素子
の製造方法は、請求項６の半導体記憶素子の製造方法に
おいて、上記結晶粒集合体を形成するステップは、上記
結晶核を形成するステップの後に、上記結晶核を大気に
さらすことなく、０．０１Ｔorr以下の真空中で、５５
０℃以上かつ上記結晶核の形成時の温度以上の温度で上
記結晶核を種にして結晶粒を成長させるので、結晶粒の
大きさ,形状が均一な球状の結晶粒を形成することがで
きる。
【図面の簡単な説明】
【図１】 図１(A),(B),(C)はこの発明の第１実施形態
の半導体記憶素子の製造方法を示す断面図である。
【図２】 図２は上記半導体記憶素子の球状の結晶粒と
従来の半導体素子の直方体形状の結晶粒の模式図であ
る。
【図３】 図３は第１実施形態の半導体記憶素子を用い
た記憶装置の構成を示す図である。
【図４】 図４は従来の半導体記憶素子のドレイン電流
のゲート・ソース間の電圧依存性を示す図である。
【図５】 図５(A)は従来の半導体記憶素子のチャネル
の電流経路とトラップ準位を示す概略図であり、図５
(B)は上記チャネルの拡大図であり、図５(C)は上記半導
体記憶素子の斜視図であり、図５(D)は図５(C)のD−D線
から見た断面図である。
【図６】 図６(A)は従来の他の半導体記憶素子の断面
図であり、図６(B)は図６(A)のB−B線から見た断面図で
ある。
【符号の説明】
１…Ｐ型シリコン基板、２…絶縁膜、３…アモルファス
シリコン薄膜、４,２０…結晶粒集合体、５…ソース領
域、６…チャネル領域、７…ドレイン領域、８…ゲート
絶縁膜、９,１０…コンタクトホール、１１…ゲート電
極、１２…層間絶縁膜、１３…ソース電極、１４…ドレ
イン電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (56)参考文献 特開 平７−111295（ＪＰ，Ａ) 特開 平８−167662（ＪＰ，Ａ) 特開 平６−302824（ＪＰ，Ａ) 特開 平７−263741（ＪＰ，Ａ) 特開 平11−40809（ＪＰ，Ａ) 特開 平７−147411（ＪＰ，Ａ) 特開 平９−8314（ＪＰ，Ａ) 米国特許6013922（ＵＳ，Ａ) 1996 ＩＥＥＥ Ｉｎｔｅｒｎａｔｉ ｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ ｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃ ｅ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉ ｃａｌ Ｐａｐｅｒｓ，1996年，ｐｐ. 266−267 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/10 H01L 29/66 H01L 29/786 H01L 29/788 H01L 29/792 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 絶縁性基板上に半導体材料で形成された
    ソース領域,ドレイン領域および上記ソース領域と上記
    ドレイン領域とを接続するチャネル領域と、上記チャネ
    ル領域内に電流経路以外の領域に形成された少なくとも
    １つのキャリア閉じ込め領域と、上記チャネル領域とゲ
    ート電極との間に形成された絶縁膜とを有する半導体記
    憶素子において、 上記チャネル領域は、上記絶縁性基板上に２次元的に配
    列された球状の結晶粒からなり、互いに隣接する上記結
    晶粒が導通状態になるように接続された結晶粒集合体で
    あることを特徴とする半導体記憶素子。
  2. 【請求項２】 請求項１に記載の半導体記憶素子におい
    て、 上記結晶粒集合体の上記結晶粒の半径が９nm以下である
    ことを特徴とする半導体記憶素子。
  3. 【請求項３】 請求項１または２に記載の半導体記憶素
    子を製造する半導体記憶素子の製造方法において、 絶縁性基板上に大気圧以下の低圧下で非晶質半導体薄膜
    を堆積するステップと、 上記非晶質半導体薄膜を堆積した後、１０Ｔorr以下の
    真空中または１０Ｔorr以下の酸化性を有しないガスの
    雰囲気中で上記非晶質半導体薄膜の堆積温度以上の温度
    で上記非晶質半導体薄膜に熱処理を施して、上記絶縁性
    基板上に上記結晶粒集合体を形成するステップとを有す
    ることを特徴とする半導体記憶素子の製造方法。
  4. 【請求項４】 請求項３に記載の半導体記憶素子の製造
    方法において、 上記非晶質半導体薄膜を堆積した後、上記非晶質半導体
    薄膜を大気にさらすことなく、上記結晶粒集合体を形成
    することを特徴とする半導体記憶素子の製造方法。
  5. 【請求項５】 請求項３に記載の半導体記憶素子の製造
    方法において、 上記非晶質半導体薄膜を堆積した後、上記結晶粒集合体
    を形成する前に上記非晶質半導体薄膜の表面の酸化膜を
    除去するステップを有することを特徴とする半導体記憶
    素子の製造方法。
  6. 【請求項６】 請求項３に記載の半導体記憶素子の製造
    方法において、 上記非晶質半導体薄膜を堆積した後、上記結晶粒集合体
    を形成する前に大気圧以下の低圧下で上記非晶質半導体
    薄膜の表面に結晶核を形成するステップを有することを
    特徴とする半導体記憶素子の製造方法。
  7. 【請求項７】 請求項３乃至６のいずれか１つに記載の
    半導体記憶素子の製造方法において、 上記非晶質半導体薄膜の堆積膜厚ｔと、上記結晶粒集合
    体の結晶粒の半径ｒ0は、ｔ≧(π／３)×ｒ0の関係を満
    たすことを特徴とする半導体記憶素子の製造方法。
  8. 【請求項８】 請求項３乃至７に記載の半導体記憶素子
    の製造方法において、 上記非晶質半導体薄膜を形成するステップは、シランガ
    ス,ジシランガスまたトリシランガスのうちの１つを原
    料ガスとして、または、シランガス,ジシランガスまた
    はトリシランガスのうちの１つと酸化性を有しないガス
    との混合ガスを原料ガスとして、アモルファスシリコン
    薄膜を堆積することを特徴とする半導体記憶素子の製造
    方法。
  9. 【請求項９】 請求項５に記載の半導体記憶素子の製造
    方法において、 上記非晶質半導体薄膜の表面の酸化膜を除去するステッ
    プは、上記非晶質半導体薄膜の堆積温度以下で行うこと
    を特徴とする半導体記憶素子の製造方法。
  10. 【請求項１０】 請求項６に記載の半導体記憶素子の製
    造方法において、 上記結晶核を形成するステップは、シランガス,ジシラ
    ンガスまたはトリシランガスのうちのいずれか１つを含
    んだガスを原料ガスとして、０．０１Ｔorr以下の真空
    中で行うことを特徴とする半導体記憶素子の製造方法。
  11. 【請求項１１】 請求項６に記載の半導体記憶素子の製
    造方法において、 上記結晶粒集合体を形成するステップは、上記結晶核を
    形成するステップの後に、上記結晶核を大気にさらすこ
    となく、０．０１Ｔorr以下の真空中で、５５０℃以上
    かつ上記結晶核の形成時の温度以上の温度で上記結晶核
    を種にして結晶粒を成長させることを特徴とする半導体
    記憶素子の製造方法。
JP14164397A 1997-05-30 1997-05-30 半導体記憶素子およびその製造方法 Expired - Fee Related JP3408401B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP14164397A JP3408401B2 (ja) 1997-05-30 1997-05-30 半導体記憶素子およびその製造方法
KR1019980019367A KR100294310B1 (ko) 1997-05-30 1998-05-28 반도체기억소자및그제조방법
US09/085,020 US6013922A (en) 1997-05-30 1998-05-28 Semiconductor storage element having a channel region formed of an aggregate of spherical grains and a method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14164397A JP3408401B2 (ja) 1997-05-30 1997-05-30 半導体記憶素子およびその製造方法

Publications (2)

Publication Number Publication Date
JPH10335496A JPH10335496A (ja) 1998-12-18
JP3408401B2 true JP3408401B2 (ja) 2003-05-19

Family

ID=37499706

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14164397A Expired - Fee Related JP3408401B2 (ja) 1997-05-30 1997-05-30 半導体記憶素子およびその製造方法

Country Status (3)

Country Link
US (1) US6013922A (ja)
JP (1) JP3408401B2 (ja)
KR (1) KR100294310B1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025220A (en) * 1996-06-18 2000-02-15 Micron Technology, Inc. Method of forming a polysilicon diode and devices incorporating such diode
US6657225B1 (en) * 1998-03-25 2003-12-02 Seiko Epson Corporation Semiconductor component, active matrix substrate for a liquid crystal display, and methods of manufacturing such component and substrate
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
JP2002076358A (ja) * 2000-09-01 2002-03-15 Japan Science & Technology Corp 短チャネルスイッチング素子及びその製造方法
KR101027485B1 (ko) * 2001-02-12 2011-04-06 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
US7186630B2 (en) * 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
CN101320754A (zh) * 2004-09-17 2008-12-10 日本电气株式会社 半导体器件
TW200737309A (en) * 2005-12-28 2007-10-01 Hitachi Int Electric Inc Fabrication method of semiconductor device and substrate processing device
JP5168824B2 (ja) * 2006-06-23 2013-03-27 ソニー株式会社 負性抵抗素子の製造方法、単電子トンネル素子の製造方法、光センサの製造方法および機能素子の製造方法
TWI382530B (zh) * 2009-04-03 2013-01-11 Acer Inc A method and device for utilizing thin film transistor as nonvolatile memory
US9123768B2 (en) * 2010-11-03 2015-09-01 L. Pierre de Rochemont Semiconductor chip carriers with monolithically integrated quantum dot devices and method of manufacture thereof
US9583187B2 (en) * 2015-03-28 2017-02-28 Intel Corporation Multistage set procedure for phase change memory

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4107724A (en) * 1974-12-17 1978-08-15 U.S. Philips Corporation Surface controlled field effect solid state device
JP3322440B2 (ja) * 1993-06-24 2002-09-09 三洋電機株式会社 薄膜多結晶シリコンの製造方法
JPH0878669A (ja) * 1994-09-02 1996-03-22 Hitachi Ltd 半導体装置および半導体装置の製造方法
JP3581733B2 (ja) * 1994-12-15 2004-10-27 株式会社ルネサステクノロジ 半導体記憶装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
１９９６ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，１９９６年，ｐｐ．２６６−２６７

Also Published As

Publication number Publication date
KR19980087426A (ko) 1998-12-05
KR100294310B1 (ko) 2001-07-12
JPH10335496A (ja) 1998-12-18
US6013922A (en) 2000-01-11

Similar Documents

Publication Publication Date Title
JP3727449B2 (ja) 半導体ナノ結晶の製造方法
US6455372B1 (en) Nucleation for improved flash erase characteristics
US6310376B1 (en) Semiconductor storage device capable of improving controllability of density and size of floating gate
JP3408401B2 (ja) 半導体記憶素子およびその製造方法
EP0801427A2 (en) Field effect transistor, semiconductor storage device, method of manufacturing the same and method of driving semiconductor storage device
JPH08264669A (ja) 強誘電体メモリ装置及びその製造方法
KR19980064621A (ko) 불휘발성 기억소자를 가지는 반도체 장치 및 그 제조 방법
US6458636B1 (en) Method for forming polycrystalline silicon layer and method for fabricating thin film transistor
US6043124A (en) Method for forming high density nonvolatile memories with high capacitive-coupling ratio
JP2004048062A (ja) 半導体ナノ結晶の製造方法およびその半導体ナノ結晶を用いた半導体記憶素子
CN110858538A (zh) 形成结晶半导体材料的方法及形成晶体管的方法
US4735919A (en) Method of making a floating gate memory cell
US20050059172A1 (en) Fabrication method and structure for ferroelectric nonvolatile memory field effect transistor
JP3149910B2 (ja) 半導体装置の製造方法
US6461917B2 (en) Memory device, manufacturing method thereof and integrated circuit thereof
US7670916B2 (en) Semiconductor device doped with Sb, Ga, or Bi and method of manufacturing the same
JPH0614549B2 (ja) 薄膜トランジスタ
JPH07153956A (ja) 薄膜トランジスタおよびその製造方法
KR100350588B1 (ko) Ｈｓｇ 하부 전극 구조, 이를 이용한 커패시터 및 그 제조 방법
JP3673538B2 (ja) 不揮発性半導体記憶装置の形成方法
US7449402B2 (en) Method of fabricating semiconductor device
KR19980055759A (ko) 폴리실리콘층 형성 방법
JPH01268047A (ja) ポリシリコン抵抗の形成方法
JPH065860A (ja) 薄膜トランジスタ及びその製造方法
JP3610172B2 (ja) 半導体記憶素子の製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080314

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090314

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100314

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100314

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120314

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120314

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130314

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130314

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140314

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees