JP3946835B2 - クラック防止パターンを有する半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、クラック防止パターンを有する半導体素子の製造方法に係り、特にプロセスモニタ用の大型コンタクトホールのエッジ部分で発生するクラックを防止するためのクラック防止パターンを有する半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
一般に、ウェハ上における工程は高い正確度が必要であり、規格値からずれたり、又は収率の低い工程進行中のウェハは、直ちに抜き出すべきである。従って、ウェハは、各工程を経るごとに、様々なテストと評価を受けるようになる。そのテストと評価の方法として、ウェハのチップ(chip)間のスクライブレーン(scribe lane)にテストパターンを作って工程完了後に評価するか、又はウェハホルダーに含まれている空きウェハやウェハ片を用いたテストウェハ(test wafer)を使用して主要工程に従う評価を行った。テストと評価に応ずる工程はウェハの整列(alignment)と関係がある。ウェハの整列は、先行工程と後続工程とをつなぐのにおいて非常に大切な工程であり、もしもウェハの整列がまちがっている状態で後続工程が進むと、不良を誘発してウェハの収率が低下する。したがって、正確な整列のために、ウェハのチップ間のスクライブレーン(scribe lane)にプロセスモニタ用パターン及びフォトキー(photo key)などを形成して先行工程と後続工程間の整列精密度(alignment accuracy)を向上させるための研究が続いている。
以下、添付図面に基づき一般的な半導体素子の１つのフレーム上におけるプロセスモニタ用パターン及びフォトキーなどを説明する。
図１は、一般的なウェハ１上におけるチップ２とスクライブレーン３とで構成された１つのフレーム(frame)を示す平面図である。まず、ウェハ１の構成を説明すると、半導体素子が形成されたチップ２と、ウェハ１をそれぞれのチップ２に分けるために、チップ２間に形成されたスクライブレーン３とで構成されている。他に、工程中の品質管理のためのテスト素子の技術試験ダイ(engineering test die)と、ウェハ１の縁部に形成される未完成ダイ(die)のエッジダイ(edge die)と、ウェハの結晶構造を知らせるウェハ１のフラット(wafer flats)などでウェハ１が構成されている。また、チップ２を囲む形状のスクライブレーン３には、先行工程の成功的な行いの可否を評価するためのプロセスモニタ用テストパターン４と、マスクとウェハ１の整列工程などのプロセスをモニタするための複数の形態のフォトキー(photo key)５とを備えている。そして、フォトキー５は、フォトキー５を形成する装備に応じてその形状が異なるが、一般的には四角(rectangle)形状に形成される。
【０００４】
以下で、この１つのフレーム(FRAME)において、スクライブレーンに形成されるフォトキー中のプロセスモニタ用コンタクトホール及びその形成方法を添付図面に基づき説明する。
図２は、従来の半導体素子の１つのフレーム中のスクライブレーン上におけるプロセスモニタ用コンタクトホールを示す平面図であり、図３ａ〜図３ｃは図２のＡ−Ａ線上の製造工程を示す断面図である。
まず、図２に示すように、スクライブレーン領域の半導体基板１０の所定領域上に下部層パターン１１が形成される。次に、下部層パターン１１を保護、絶縁、平坦化させるなどの目的で下部層パターン１１に絶縁膜１３が形成される。次に、絶縁膜１３の所定領域が選択的に除去されてプロセスモニタ用コンタクトホール１４が形成される。この際、プロセスモニタ用コンタクトホール１４は、ほぼ四角(rectangle)形状に形成される。
【０００５】
以下、添付図面に基づき従来の半導体素子の１つのフレームにおいてプロセスモニタ用コンタクトホールの製造工程を説明する。
まず、図３ａに示すように、チップ領域（図示せず）とスクライブレーン領域が定義されている半導体基板１０上に下部層を形成した後、選択的にパターニング（写真石版工程＋蝕刻工程）して下部層パターン１１を形成する。この際、下部層パターン１１は、半導体基板１０上のチップ領域においては、所望のサイズすなわち形成しようとするチップのサイズに形成され、半導体基板１０のスクライブレーン領域においては、プロセスモニタするのに適したサイズに形成される。そして、上述した下部層パターン１１を形成する工程は、スクライブレーン領域で実行される。
【０００６】
図３ｂに示すように、下部層パターン１１を含む半導体基板１０の全面に第１絶縁膜１２と第２絶縁膜１３を順次に形成する。この際、第１絶縁膜１２は下部層パターン１１を絶縁したり、保護するために形成するもので、酸化膜又は窒化膜を使用して形成する。そして、第２絶縁膜１３はＢＰＳＧ(Boron Phosphorus Silicate Glass)を含んだＩＬＤ(Inter Layer Dielectric)層である。
【０００７】
図３ｃに示すように、第２絶縁膜１３及び第１絶縁膜１２を選択的にパターニングして、下部層パターン１１に達するモニタ用コンタクトホール１４を形成する。この際、モニタ用コンタクトホール１４はフォトキー(photo key)である。そして、図示しないが、ＢＰＳＧを含んだＩＬＤ層である第２絶縁膜１３の形成後に、半導体基板１０の平坦化のために熱処理を行う。
【０００８】
【発明が解決しようとする課題】
従来の半導体素子のプロセスモニタ用コンタクトホールの形成方法においては、チップ領域及びスクライブレーン領域に分けられた半導体基板の全面上にＢＰＳＧを含んだＩＬＤ層を形成し、選択的に蝕刻してプロセスモニタ用コンタクトホールを形成した後、チップ領域上における平坦化のための熱処理を行っている。この際、１つのフレーム内のフォトキーの中で大型コンタクトホールをプロセスモニタ用フォトキーに形成する場合、コンタクトホールでの引張ストレス(tensile stress)と、下部層パターンとＩＬＤ層との圧縮ストレス(compressive stress)により不規則的にクラックが発生する。特に、四角形に形成するコンタクトホールのエッジ部分が集中的なストレスを受けてそのエッジ部にクラックが発生する。これにより、信頼度あるプロセスモニタ用コンタクトホールを形成することができないため、結果的には半導体素子の収率及び信頼度において問題点を発生させていた。
【０００９】
本発明は、上記のような従来の半導体素子のプロセスモニタ用コンタクトホールの形成方法の問題点を解決するためのもので、その目的は、プロセスモニタ用の大型コンタクトホールの外側にコンタクトホールを囲む形状の垣ホール(fence hole)を形成して、コンタクトホールのエッジ部分などで発生するクラックを防止したクラック防止パターンを有する半導体素子の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明のクラック防止パターンを有する半導体素子の製造方法は、スクライブレーン領域及びチップ領域に分けられる半導体基板上のスクライブレーン領域上に下部層パターンを形成する工程と、前記下部層パターンを含む前記半導体基板の全面に絶縁膜を形成する工程と、前記下部層パターンの上側の絶縁膜を所定部分除去してコンタクトホールを形成するとともに、前記コンタクトホールの外郭の前記絶縁膜を選択的に除去して前記コンタクトホールを囲む垣ホールを形成する工程とを備える。
【００１１】
【発明の実施の形態】
以下、本発明のクラック防止パターンを有する半導体素子の製造方法を添付図面に基づき説明する。
図４は、本発明の半導体素子の１つのフレーム中のスクライブレーン上におけるプロセスモニタ用コンタクトホールのクラック防止パターンを示す平面図であり、図５ａ〜図５ｃは、図４のＢ−Ｂ線上の製造工程を示す断面図である。
まず、図４に示すように、本発明のクラック防止パターンを有する半導体素子は、半導体基板２０の所定領域上に下部層パターン２１が形成される。次に、下部層パターン２１を保護、絶縁、平坦化させるなどの目的で、下部層パターン２１の上層面に部分的に絶縁膜２３が形成される。次に、絶縁膜２３の所定領域が選択的に除去されてプロセスモニタ用コンタクトホール２４が形成される。次に、プロセスモニタ用コンタクトホール２４の外郭にはモニタ用コンタクトホール２４を囲む形状の垣ホール２５が形成される。この際、プロセスモニタ用コンタクトホール２４は横断面がほぼ四角型(rectangle )に形成され、垣ホール２５は横断面が四角いリング状に形成される。そして、プロセスモニタ用コンタクトホール２４を囲む形状の垣ホール２５のエッジ部分はクラックの発生を防止するためにラウンド(round)化された形状を有する。
【００１２】
まず、図５ａに示すように、チップ領域（図示せず）とスクライブレーン領域に分けられた半導体基板２０の全面に下部層を形成した後、選択的にパターニング（写真石版工程＋蝕刻工程）して半導体基板２０の所定領域に下部層パターン２１を形成する。この際、下部層パターン２１は、半導体基板２０のチップ領域においては所望のサイズに形成され、半導体基板２０のスクライブレーン領域においてはプロセスモニタするに適したサイズに形成される。そして、上述した下部層パターン２１を形成する工程は、スクライブレーン領域で行われる。
【００１３】
図５ｂに示すように、下部層パターン２１を含む半導体基板２０の全面に第１絶縁膜２２と第２絶縁膜２３を順次に形成する。第１絶縁膜２２は、下部層パターン２１を絶縁したり保護するために、酸化膜又は窒化膜を使用して形成される。そして、第２絶縁膜２３は、半導体基板２０での平坦化のためのもので、ＢＰＳＧ(Boron Phosphorus Silicate Glass)を含んだＩＬＤ(Inter Layer Dielectric)層である。
【００１４】
図５ｃに示すように、第２絶縁膜２３及び第１絶縁膜２２を選択的にパターニング（写真石版工程＋蝕刻工程）してモニタ用コンタクトホール２４と垣ホール２５を形成する。モニタ用コンタクトホール２４は下部層パターン２１に達し、垣ホール２５は半導体基板２０に達する。この際、モニタ用コンタクトホール２４はフォトキー(photo key)である。そして、垣ホール２５はモニタ用コンタクトホールの外郭の所定領域にモニタ用コンタクトホール２４を囲む形状に形成される。また、垣ホール２５のエッジ部分はクラック発生防止用にラウンド(round)化された形状を有し、垣ホール２５は１．０μｍ以下に形成される。この際、図示しないが、第２絶縁膜２３の形成後に、チップ領域の平坦化のために半導体基板２０の全面に熱処理を実施する。
【００１５】
【発明の効果】
本発明のクラック防止パターンを有する半導体素子の製造方法においては、先行工程と後続工程間の整列精密度を高めるためのフォトキーとしてＢＰＳＧを含んだＩＬＤ層を選択的に除去してプロセスモニタ用コンタクトホールを形成するとき、プロセスモニタを容易にするためにコンタクトホールを大型に形成する場合、下部層との圧縮力や耐引張強度などの問題によりクラックが発生することを防止するためにコンタクトホールを囲む形状の垣ホールを形成して圧縮力や引張力などのストレスを減少させる。さらに、ＩＬＤ層のエッジ部分をラウンド化することにより、コンタクトホールのエッジ部分で発生することがあるクラックの発生を最大限で抑制して、信頼度あるクラック防止パターンを有する半導体素子を製造できるという効果を有する。
【図面の簡単な説明】
【図１】一般的なウェハ上における１つのフレームを示す平面図。
【図２】従来の半導体素子の１つのフレーム中のスクライブレーン上におけるプロセスモニタ用コンタクトホールを示す平面図。
【図３】３ａ〜３ｃは、図２のＡ−Ａ線上の製造工程を示す断面図。
【図４】本発明の半導体素子の１つのフレーム中のスクライブレーン上におけるプロセスモニタ用コンタクトホールのクラック防止パターンを示す平面図。
【図５】５ａ〜５ｃは、図４のＢ−Ｂ線上の製造工程を示す断面図。
【符号の説明】
２０ 半導体基板
２１ 下部層パターン
２２ 第１絶縁膜
２３ 第２絶縁膜
２４ モニタ用コンタクトホール
２５ 垣ホール
【発明の属する技術分野】
本発明は、クラック防止パターンを有する半導体素子の製造方法に係り、特にプロセスモニタ用の大型コンタクトホールのエッジ部分で発生するクラックを防止するためのクラック防止パターンを有する半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
一般に、ウェハ上における工程は高い正確度が必要であり、規格値からずれたり、又は収率の低い工程進行中のウェハは、直ちに抜き出すべきである。従って、ウェハは、各工程を経るごとに、様々なテストと評価を受けるようになる。そのテストと評価の方法として、ウェハのチップ(chip)間のスクライブレーン(scribe lane)にテストパターンを作って工程完了後に評価するか、又はウェハホルダーに含まれている空きウェハやウェハ片を用いたテストウェハ(test wafer)を使用して主要工程に従う評価を行った。テストと評価に応ずる工程はウェハの整列(alignment)と関係がある。ウェハの整列は、先行工程と後続工程とをつなぐのにおいて非常に大切な工程であり、もしもウェハの整列がまちがっている状態で後続工程が進むと、不良を誘発してウェハの収率が低下する。したがって、正確な整列のために、ウェハのチップ間のスクライブレーン(scribe lane)にプロセスモニタ用パターン及びフォトキー(photo key)などを形成して先行工程と後続工程間の整列精密度(alignment accuracy)を向上させるための研究が続いている。
以下、添付図面に基づき一般的な半導体素子の１つのフレーム上におけるプロセスモニタ用パターン及びフォトキーなどを説明する。
図１は、一般的なウェハ１上におけるチップ２とスクライブレーン３とで構成された１つのフレーム(frame)を示す平面図である。まず、ウェハ１の構成を説明すると、半導体素子が形成されたチップ２と、ウェハ１をそれぞれのチップ２に分けるために、チップ２間に形成されたスクライブレーン３とで構成されている。他に、工程中の品質管理のためのテスト素子の技術試験ダイ(engineering test die)と、ウェハ１の縁部に形成される未完成ダイ(die)のエッジダイ(edge die)と、ウェハの結晶構造を知らせるウェハ１のフラット(wafer flats)などでウェハ１が構成されている。また、チップ２を囲む形状のスクライブレーン３には、先行工程の成功的な行いの可否を評価するためのプロセスモニタ用テストパターン４と、マスクとウェハ１の整列工程などのプロセスをモニタするための複数の形態のフォトキー(photo key)５とを備えている。そして、フォトキー５は、フォトキー５を形成する装備に応じてその形状が異なるが、一般的には四角(rectangle)形状に形成される。
【０００４】
以下で、この１つのフレーム(FRAME)において、スクライブレーンに形成されるフォトキー中のプロセスモニタ用コンタクトホール及びその形成方法を添付図面に基づき説明する。
図２は、従来の半導体素子の１つのフレーム中のスクライブレーン上におけるプロセスモニタ用コンタクトホールを示す平面図であり、図３ａ〜図３ｃは図２のＡ−Ａ線上の製造工程を示す断面図である。
まず、図２に示すように、スクライブレーン領域の半導体基板１０の所定領域上に下部層パターン１１が形成される。次に、下部層パターン１１を保護、絶縁、平坦化させるなどの目的で下部層パターン１１に絶縁膜１３が形成される。次に、絶縁膜１３の所定領域が選択的に除去されてプロセスモニタ用コンタクトホール１４が形成される。この際、プロセスモニタ用コンタクトホール１４は、ほぼ四角(rectangle)形状に形成される。
【０００５】
以下、添付図面に基づき従来の半導体素子の１つのフレームにおいてプロセスモニタ用コンタクトホールの製造工程を説明する。
まず、図３ａに示すように、チップ領域（図示せず）とスクライブレーン領域が定義されている半導体基板１０上に下部層を形成した後、選択的にパターニング（写真石版工程＋蝕刻工程）して下部層パターン１１を形成する。この際、下部層パターン１１は、半導体基板１０上のチップ領域においては、所望のサイズすなわち形成しようとするチップのサイズに形成され、半導体基板１０のスクライブレーン領域においては、プロセスモニタするのに適したサイズに形成される。そして、上述した下部層パターン１１を形成する工程は、スクライブレーン領域で実行される。
【０００６】
図３ｂに示すように、下部層パターン１１を含む半導体基板１０の全面に第１絶縁膜１２と第２絶縁膜１３を順次に形成する。この際、第１絶縁膜１２は下部層パターン１１を絶縁したり、保護するために形成するもので、酸化膜又は窒化膜を使用して形成する。そして、第２絶縁膜１３はＢＰＳＧ(Boron Phosphorus Silicate Glass)を含んだＩＬＤ(Inter Layer Dielectric)層である。
【０００７】
図３ｃに示すように、第２絶縁膜１３及び第１絶縁膜１２を選択的にパターニングして、下部層パターン１１に達するモニタ用コンタクトホール１４を形成する。この際、モニタ用コンタクトホール１４はフォトキー(photo key)である。そして、図示しないが、ＢＰＳＧを含んだＩＬＤ層である第２絶縁膜１３の形成後に、半導体基板１０の平坦化のために熱処理を行う。
【０００８】
【発明が解決しようとする課題】
従来の半導体素子のプロセスモニタ用コンタクトホールの形成方法においては、チップ領域及びスクライブレーン領域に分けられた半導体基板の全面上にＢＰＳＧを含んだＩＬＤ層を形成し、選択的に蝕刻してプロセスモニタ用コンタクトホールを形成した後、チップ領域上における平坦化のための熱処理を行っている。この際、１つのフレーム内のフォトキーの中で大型コンタクトホールをプロセスモニタ用フォトキーに形成する場合、コンタクトホールでの引張ストレス(tensile stress)と、下部層パターンとＩＬＤ層との圧縮ストレス(compressive stress)により不規則的にクラックが発生する。特に、四角形に形成するコンタクトホールのエッジ部分が集中的なストレスを受けてそのエッジ部にクラックが発生する。これにより、信頼度あるプロセスモニタ用コンタクトホールを形成することができないため、結果的には半導体素子の収率及び信頼度において問題点を発生させていた。
【０００９】
本発明は、上記のような従来の半導体素子のプロセスモニタ用コンタクトホールの形成方法の問題点を解決するためのもので、その目的は、プロセスモニタ用の大型コンタクトホールの外側にコンタクトホールを囲む形状の垣ホール(fence hole)を形成して、コンタクトホールのエッジ部分などで発生するクラックを防止したクラック防止パターンを有する半導体素子の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明のクラック防止パターンを有する半導体素子の製造方法は、スクライブレーン領域及びチップ領域に分けられる半導体基板上のスクライブレーン領域上に下部層パターンを形成する工程と、前記下部層パターンを含む前記半導体基板の全面に絶縁膜を形成する工程と、前記下部層パターンの上側の絶縁膜を所定部分除去してコンタクトホールを形成するとともに、前記コンタクトホールの外郭の前記絶縁膜を選択的に除去して前記コンタクトホールを囲む垣ホールを形成する工程とを備える。
【００１１】
【発明の実施の形態】
以下、本発明のクラック防止パターンを有する半導体素子の製造方法を添付図面に基づき説明する。
図４は、本発明の半導体素子の１つのフレーム中のスクライブレーン上におけるプロセスモニタ用コンタクトホールのクラック防止パターンを示す平面図であり、図５ａ〜図５ｃは、図４のＢ−Ｂ線上の製造工程を示す断面図である。
まず、図４に示すように、本発明のクラック防止パターンを有する半導体素子は、半導体基板２０の所定領域上に下部層パターン２１が形成される。次に、下部層パターン２１を保護、絶縁、平坦化させるなどの目的で、下部層パターン２１の上層面に部分的に絶縁膜２３が形成される。次に、絶縁膜２３の所定領域が選択的に除去されてプロセスモニタ用コンタクトホール２４が形成される。次に、プロセスモニタ用コンタクトホール２４の外郭にはモニタ用コンタクトホール２４を囲む形状の垣ホール２５が形成される。この際、プロセスモニタ用コンタクトホール２４は横断面がほぼ四角型(rectangle )に形成され、垣ホール２５は横断面が四角いリング状に形成される。そして、プロセスモニタ用コンタクトホール２４を囲む形状の垣ホール２５のエッジ部分はクラックの発生を防止するためにラウンド(round)化された形状を有する。
【００１２】
まず、図５ａに示すように、チップ領域（図示せず）とスクライブレーン領域に分けられた半導体基板２０の全面に下部層を形成した後、選択的にパターニング（写真石版工程＋蝕刻工程）して半導体基板２０の所定領域に下部層パターン２１を形成する。この際、下部層パターン２１は、半導体基板２０のチップ領域においては所望のサイズに形成され、半導体基板２０のスクライブレーン領域においてはプロセスモニタするに適したサイズに形成される。そして、上述した下部層パターン２１を形成する工程は、スクライブレーン領域で行われる。
【００１３】
図５ｂに示すように、下部層パターン２１を含む半導体基板２０の全面に第１絶縁膜２２と第２絶縁膜２３を順次に形成する。第１絶縁膜２２は、下部層パターン２１を絶縁したり保護するために、酸化膜又は窒化膜を使用して形成される。そして、第２絶縁膜２３は、半導体基板２０での平坦化のためのもので、ＢＰＳＧ(Boron Phosphorus Silicate Glass)を含んだＩＬＤ(Inter Layer Dielectric)層である。
【００１４】
図５ｃに示すように、第２絶縁膜２３及び第１絶縁膜２２を選択的にパターニング（写真石版工程＋蝕刻工程）してモニタ用コンタクトホール２４と垣ホール２５を形成する。モニタ用コンタクトホール２４は下部層パターン２１に達し、垣ホール２５は半導体基板２０に達する。この際、モニタ用コンタクトホール２４はフォトキー(photo key)である。そして、垣ホール２５はモニタ用コンタクトホールの外郭の所定領域にモニタ用コンタクトホール２４を囲む形状に形成される。また、垣ホール２５のエッジ部分はクラック発生防止用にラウンド(round)化された形状を有し、垣ホール２５は１．０μｍ以下に形成される。この際、図示しないが、第２絶縁膜２３の形成後に、チップ領域の平坦化のために半導体基板２０の全面に熱処理を実施する。
【００１５】
【発明の効果】
本発明のクラック防止パターンを有する半導体素子の製造方法においては、先行工程と後続工程間の整列精密度を高めるためのフォトキーとしてＢＰＳＧを含んだＩＬＤ層を選択的に除去してプロセスモニタ用コンタクトホールを形成するとき、プロセスモニタを容易にするためにコンタクトホールを大型に形成する場合、下部層との圧縮力や耐引張強度などの問題によりクラックが発生することを防止するためにコンタクトホールを囲む形状の垣ホールを形成して圧縮力や引張力などのストレスを減少させる。さらに、ＩＬＤ層のエッジ部分をラウンド化することにより、コンタクトホールのエッジ部分で発生することがあるクラックの発生を最大限で抑制して、信頼度あるクラック防止パターンを有する半導体素子を製造できるという効果を有する。
【図面の簡単な説明】
【図１】一般的なウェハ上における１つのフレームを示す平面図。
【図２】従来の半導体素子の１つのフレーム中のスクライブレーン上におけるプロセスモニタ用コンタクトホールを示す平面図。
【図３】３ａ〜３ｃは、図２のＡ−Ａ線上の製造工程を示す断面図。
【図４】本発明の半導体素子の１つのフレーム中のスクライブレーン上におけるプロセスモニタ用コンタクトホールのクラック防止パターンを示す平面図。
【図５】５ａ〜５ｃは、図４のＢ−Ｂ線上の製造工程を示す断面図。
【符号の説明】
２０ 半導体基板
２１ 下部層パターン
２２ 第１絶縁膜
２３ 第２絶縁膜
２４ モニタ用コンタクトホール
２５ 垣ホール
Claims (6)
- スクライブレーン領域及びチップ領域に分けられる半導体基板のスクライブレーン領域上に下部層パターンを形成する工程と、前記下部層パターンを含む前記半導体基板の全面に絶縁膜を形成する工程と、前記下部層パターンの上層の絶縁膜を所定部分除去してコンタクトホールを形成するとともに、前記コンタクトホールの外郭の前記絶縁膜を選択的に除去して前記コンタクトホールを囲む垣ホールを形成する工程とを備えることを特徴とするクラック防止パターンを有する半導体素子の製造方法。
- 前記絶縁膜はＢＰＳＧを含んだＩＬＤ層であることを特徴とする請求項１に記載のクラック防止パターンを有する半導体素子の製造方法。
- 前記コンタクトホールは横断面がほぼ四角形状に形成され、前記垣ホールは横断面が四角いリング状に形成されることを特徴とする請求項１に記載のクラック防止パターンを有する半導体素子の製造方法。
- 前記垣ホールのエッジ部分はラウンド化して形成することを特徴とする請求項１に記載のクラック防止パターンを有する半導体素子の製造方法。
- 前記下部層パターンは、チップ領域では形成しようとするチップのサイズに形成され、スクライブレーン上ではモニタに適するサイズに形成されることを特徴とする請求項１に記載のクラック防止パターンを有する半導体素子の製造方法。
- 前記垣ホールは前記スクライブレーン領域に形成されることを特徴とする請求項１に記載のクラック防止パターンを有する半導体素子の製造方法。
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