JPH07201823A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07201823A JPH07201823A JP34964693A JP34964693A JPH07201823A JP H07201823 A JPH07201823 A JP H07201823A JP 34964693 A JP34964693 A JP 34964693A JP 34964693 A JP34964693 A JP 34964693A JP H07201823 A JPH07201823 A JP H07201823A
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- JP
- Japan
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- film
- pattern
- monitor
- semiconductor device
- monitor pattern
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Abstract
(57)【要約】
【目的】 半導体基板上に塗布された表面平坦化用の膜
をエッチバックするときに、作業者の熟練度や主観など
によって左右されることなく、その残り膜厚を定量的に
モニターする。 【構成】 段階的に幅が変化している複数の溝状のパタ
ーンから成るモニターパターン６を金属膜５の表面にあ
らかじめ形成しておき、その上に表面平坦化用のレジス
ト膜７を塗布する。この後、レジスト膜７をエッチバッ
クする。このエッチバック工程において、モニターパタ
ーン６上のどの領域に干渉色が発生しているかを観察す
ることにより、レジスト膜７の残り膜厚をモニターす
る。
をエッチバックするときに、作業者の熟練度や主観など
によって左右されることなく、その残り膜厚を定量的に
モニターする。 【構成】 段階的に幅が変化している複数の溝状のパタ
ーンから成るモニターパターン６を金属膜５の表面にあ
らかじめ形成しておき、その上に表面平坦化用のレジス
ト膜７を塗布する。この後、レジスト膜７をエッチバッ
クする。このエッチバック工程において、モニターパタ
ーン６上のどの領域に干渉色が発生しているかを観察す
ることにより、レジスト膜７の残り膜厚をモニターす
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、半導体基板上に形成された表面平坦化
用の膜をエッチバックする工程を有する半導体装置の製
造に適用して好適なものである。
法に関し、特に、半導体基板上に形成された表面平坦化
用の膜をエッチバックする工程を有する半導体装置の製
造に適用して好適なものである。
【０００２】
【従来の技術】半導体装置の製造においては、配線が微
細化されてくると、配線交差部などの段差形状が生じる
部分において、上層の配線の短絡や断線などの問題が生
じ、半導体装置の製造歩留まりに重大な影響を及ぼす。
そこで、この問題を解決するために、下層の配線上に形
成される層間絶縁膜の表面を平坦化した後、その平坦化
された表面上に上層の配線を形成する技術が用いられて
いる。
細化されてくると、配線交差部などの段差形状が生じる
部分において、上層の配線の短絡や断線などの問題が生
じ、半導体装置の製造歩留まりに重大な影響を及ぼす。
そこで、この問題を解決するために、下層の配線上に形
成される層間絶縁膜の表面を平坦化した後、その平坦化
された表面上に上層の配線を形成する技術が用いられて
いる。
【０００３】すなわち、図７Ａに示すように、半導体基
板１０１上に図示省略した層間絶縁膜を介して下層の配
線１０２、１０３を形成した後、これらの配線１０２、
１０３を覆うように層間絶縁膜１０４を形成する。この
とき、配線１０２、１０３による段差に起因してこの層
間絶縁膜１０４の表面に段差が生じる。次に、この層間
絶縁膜１０４の表面に流動性物質、例えばレジスト膜１
０５を塗布して表面の平坦化を行う。次に、異方性エッ
チング法、例えば反応性イオンエッチング（ＲＩＥ）法
により、レジスト膜１０５の表面からエッチバックを行
う。これによって、図７Ｂに示すように、層間絶縁膜１
０４の表面が平坦化される。すなわち、レジスト膜１０
５の表面の平坦性が下層の層間絶縁膜１０４に転写され
る。この後、このようにして平坦化された層間絶縁膜１
０４の表面上に上層の配線（図示せず）を形成する。
板１０１上に図示省略した層間絶縁膜を介して下層の配
線１０２、１０３を形成した後、これらの配線１０２、
１０３を覆うように層間絶縁膜１０４を形成する。この
とき、配線１０２、１０３による段差に起因してこの層
間絶縁膜１０４の表面に段差が生じる。次に、この層間
絶縁膜１０４の表面に流動性物質、例えばレジスト膜１
０５を塗布して表面の平坦化を行う。次に、異方性エッ
チング法、例えば反応性イオンエッチング（ＲＩＥ）法
により、レジスト膜１０５の表面からエッチバックを行
う。これによって、図７Ｂに示すように、層間絶縁膜１
０４の表面が平坦化される。すなわち、レジスト膜１０
５の表面の平坦性が下層の層間絶縁膜１０４に転写され
る。この後、このようにして平坦化された層間絶縁膜１
０４の表面上に上層の配線（図示せず）を形成する。
【０００４】上述のレジスト膜１０５のような表面平坦
化用の流動性物質のエッチバックを行う場合には、エッ
チバック量を制御する上で、この流動性物質の残り膜厚
をモニターすることが重要である。従来、この残り膜厚
のモニターは、配線などによる凹凸の生じていない平坦
な表面を有するダミー基板上に同一の流動性物質を同一
条件で塗布したものを、実際に半導体装置を製造するた
めの半導体基板とともにエッチング装置内に入れてエッ
チバックを行い、エッチバックの進行に伴うダミー基板
上の流動性物質の残り膜厚の変化による干渉色の変化を
作業者が観察することにより行っていた。
化用の流動性物質のエッチバックを行う場合には、エッ
チバック量を制御する上で、この流動性物質の残り膜厚
をモニターすることが重要である。従来、この残り膜厚
のモニターは、配線などによる凹凸の生じていない平坦
な表面を有するダミー基板上に同一の流動性物質を同一
条件で塗布したものを、実際に半導体装置を製造するた
めの半導体基板とともにエッチング装置内に入れてエッ
チバックを行い、エッチバックの進行に伴うダミー基板
上の流動性物質の残り膜厚の変化による干渉色の変化を
作業者が観察することにより行っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ように干渉色の変化から流動性物質の残り膜厚を判断す
る場合、その精度は、その判断を行う作業者の熟練度や
主観などによって大きく左右されてしまう。この問題
は、この残り膜厚を定量化することができれば解決可能
であるが、そのためには分光器などの付加設備が必要と
なり、工程も複雑化するという新たな問題が生じてしま
う。
ように干渉色の変化から流動性物質の残り膜厚を判断す
る場合、その精度は、その判断を行う作業者の熟練度や
主観などによって大きく左右されてしまう。この問題
は、この残り膜厚を定量化することができれば解決可能
であるが、そのためには分光器などの付加設備が必要と
なり、工程も複雑化するという新たな問題が生じてしま
う。
【０００６】従って、この発明の目的は、半導体基板上
に形成された流動性物質、すなわち表面平坦化用の膜を
エッチバックするときに、その残り膜厚を、作業者の熟
練度や主観などによって左右されることなく、さらに分
光器などの付加設備を用いたり工程を複雑化したりする
こともなく、定量的にモニターすることができ、所望の
深さ位置に表面平坦化用の膜の表面の平坦性を転写する
ことができる半導体装置の製造方法を提供することにあ
る。
に形成された流動性物質、すなわち表面平坦化用の膜を
エッチバックするときに、その残り膜厚を、作業者の熟
練度や主観などによって左右されることなく、さらに分
光器などの付加設備を用いたり工程を複雑化したりする
こともなく、定量的にモニターすることができ、所望の
深さ位置に表面平坦化用の膜の表面の平坦性を転写する
ことができる半導体装置の製造方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、半導体基板（１）上に形成された表面
平坦化用の膜（７）をエッチバックする工程を有する半
導体装置の製造方法において、段階的に幅が変化してい
る複数の溝状のパターンから成るモニターパターン
（６）を表面平坦化用の膜（７）の下地表面、または、
半導体基板（１）とは別の半導体基板上に形成された表
面平坦化用の膜の下地表面にあらかじめ形成しておき、
表面平坦化用の膜（７）をエッチバックする工程におい
て、モニターパターン（６）上における干渉色が発生す
る領域の位置により表面平坦化用の膜（７）の残り膜厚
をモニターするようにしたことを特徴とするものであ
る。
に、この発明は、半導体基板（１）上に形成された表面
平坦化用の膜（７）をエッチバックする工程を有する半
導体装置の製造方法において、段階的に幅が変化してい
る複数の溝状のパターンから成るモニターパターン
（６）を表面平坦化用の膜（７）の下地表面、または、
半導体基板（１）とは別の半導体基板上に形成された表
面平坦化用の膜の下地表面にあらかじめ形成しておき、
表面平坦化用の膜（７）をエッチバックする工程におい
て、モニターパターン（６）上における干渉色が発生す
る領域の位置により表面平坦化用の膜（７）の残り膜厚
をモニターするようにしたことを特徴とするものであ
る。
【０００８】ここで、表面平坦化用の膜としては、例え
ばレジスト膜のような流動性物質が用いられる。
ばレジスト膜のような流動性物質が用いられる。
【０００９】この発明による半導体装置の製造方法の好
適な一実施形態においては、モニターパターンは、同一
群内で互いに幅が同一の複数の溝状のパターンが等間隔
に配置された複数のパターン群から成り、複数のパター
ン群のそれぞれのパターン群内のパターンの幅が複数の
パターン群間で段階的に変化しているモニターパターン
である。
適な一実施形態においては、モニターパターンは、同一
群内で互いに幅が同一の複数の溝状のパターンが等間隔
に配置された複数のパターン群から成り、複数のパター
ン群のそれぞれのパターン群内のパターンの幅が複数の
パターン群間で段階的に変化しているモニターパターン
である。
【００１０】この発明による半導体装置の製造方法の好
適な一実施形態においては、表面平坦化用の膜の下地は
ゲート電極形成用の金属膜であり、この金属膜の表面に
モニターパターンを形成する。
適な一実施形態においては、表面平坦化用の膜の下地は
ゲート電極形成用の金属膜であり、この金属膜の表面に
モニターパターンを形成する。
【００１１】この発明による半導体装置の製造方法の他
の一実施形態においては、表面平坦化用の膜の下地は層
間絶縁膜であり、この層間絶縁膜の表面にモニターパタ
ーンを形成する。
の一実施形態においては、表面平坦化用の膜の下地は層
間絶縁膜であり、この層間絶縁膜の表面にモニターパタ
ーンを形成する。
【００１２】
【作用】上述のように構成されたこの発明による半導体
装置の製造方法によれば、段階的に幅が変化している複
数の溝状のパターンから成るモニターパターン（６）を
例えば半導体基板（１）上にあらかじめ形成しておき、
その上に流動性物質から成る表面平坦化用の膜（７）を
形成すると、この表面平坦化用の膜（７）は、その粘性
により、モニターパターン（６）のうちの幅が狭い溝状
のパターン上ではほぼ平坦に形成されるが、モニターパ
ターン（６）のうちの幅が広い溝状のパターン上ではす
り鉢状にへこんだ形状に形成される。
装置の製造方法によれば、段階的に幅が変化している複
数の溝状のパターンから成るモニターパターン（６）を
例えば半導体基板（１）上にあらかじめ形成しておき、
その上に流動性物質から成る表面平坦化用の膜（７）を
形成すると、この表面平坦化用の膜（７）は、その粘性
により、モニターパターン（６）のうちの幅が狭い溝状
のパターン上ではほぼ平坦に形成されるが、モニターパ
ターン（６）のうちの幅が広い溝状のパターン上ではす
り鉢状にへこんだ形状に形成される。
【００１３】このため、エッチバックが進行すると、こ
のすり鉢状に形成された膜厚が小さい領域から先に表面
平坦化用の膜（７）が除去され、その領域だけに干渉色
が発生する。そして、このすり鉢状の領域における表面
平坦化用の膜（７）の膜厚はパターンの幅が広いほど小
さくなるため、エッチバックの進行に伴い、干渉色が発
生する領域は、パターンの幅が広い領域上からパターン
の幅が狭い領域上へと徐々に移動していく。従って、モ
ニターパターン（６）上のどの領域に干渉色が発生して
いるかを顕微鏡などで観察することにより、表面平坦化
用の膜（７）の残り膜厚を定量的にモニターすることが
でき、その残り膜厚が適正値に達したかどうかを判断す
ることができる。これは、作業者の熟練度や主観などに
よって左右されることなく、容易に行うことができる。
また、この場合、分光器などの付加設備を必要とするこ
とも、工程が複雑化することもない。
のすり鉢状に形成された膜厚が小さい領域から先に表面
平坦化用の膜（７）が除去され、その領域だけに干渉色
が発生する。そして、このすり鉢状の領域における表面
平坦化用の膜（７）の膜厚はパターンの幅が広いほど小
さくなるため、エッチバックの進行に伴い、干渉色が発
生する領域は、パターンの幅が広い領域上からパターン
の幅が狭い領域上へと徐々に移動していく。従って、モ
ニターパターン（６）上のどの領域に干渉色が発生して
いるかを顕微鏡などで観察することにより、表面平坦化
用の膜（７）の残り膜厚を定量的にモニターすることが
でき、その残り膜厚が適正値に達したかどうかを判断す
ることができる。これは、作業者の熟練度や主観などに
よって左右されることなく、容易に行うことができる。
また、この場合、分光器などの付加設備を必要とするこ
とも、工程が複雑化することもない。
【００１４】
【実施例】以下、この発明の実施例について図面を参照
しながら説明する。図１〜図５はこの発明を埋め込みゲ
ート電極構造を有する接合型ＦＥＴ（ＪＦＥＴ）ＩＣの
製造に適用した一実施例を示す断面図である。
しながら説明する。図１〜図５はこの発明を埋め込みゲ
ート電極構造を有する接合型ＦＥＴ（ＪＦＥＴ）ＩＣの
製造に適用した一実施例を示す断面図である。
【００１５】この一実施例においては、まず、図１に示
すように、半絶縁性ＧａＡｓ基板１中にｎ型不純物を選
択的にイオン注入し、その後必要に応じて注入不純物の
電気的活性化のためのアニールを行うことにより、ＪＦ
ＥＴ形成領域にｎ型のチャネル領域２を形成する。次
に、この半絶縁性ＧａＡｓ基板１上にＣＶＤ法により例
えば窒化シリコン（ＳｉＮ）膜３を堆積した後、このＳ
ｉＮ膜３上にレジスト膜４を塗布する。ここで、ＳｉＮ
膜３の膜厚は例えば４５０ｎｍとする。また、レジスト
膜４としては、例えば粘度が３０ＣＰ（センチポワズ）
のものを用いる。次に、形成すべきゲート電極およびモ
ニターパターンに対応する形状のマスクパターンを有す
るフォトマスク（またはレティクル）を用いてレジスト
膜４の露光を行った後、このレジスト膜４の現像を行
う。これによって、形成すべきゲート電極およびモニタ
ーパターンに対応する形状にレジスト膜４がパターニン
グされる。
すように、半絶縁性ＧａＡｓ基板１中にｎ型不純物を選
択的にイオン注入し、その後必要に応じて注入不純物の
電気的活性化のためのアニールを行うことにより、ＪＦ
ＥＴ形成領域にｎ型のチャネル領域２を形成する。次
に、この半絶縁性ＧａＡｓ基板１上にＣＶＤ法により例
えば窒化シリコン（ＳｉＮ）膜３を堆積した後、このＳ
ｉＮ膜３上にレジスト膜４を塗布する。ここで、ＳｉＮ
膜３の膜厚は例えば４５０ｎｍとする。また、レジスト
膜４としては、例えば粘度が３０ＣＰ（センチポワズ）
のものを用いる。次に、形成すべきゲート電極およびモ
ニターパターンに対応する形状のマスクパターンを有す
るフォトマスク（またはレティクル）を用いてレジスト
膜４の露光を行った後、このレジスト膜４の現像を行
う。これによって、形成すべきゲート電極およびモニタ
ーパターンに対応する形状にレジスト膜４がパターニン
グされる。
【００１６】次に、このようにしてパターニングされた
レジスト膜４をマスクとして用いてＳｉＮ膜３を異方性
エッチング法、例えばＲＩＥ法によりエッチングする。
これによって、図２に示すように、ゲート電極形成領域
のＳｉＮ膜３に開口３ａが形成されるとともに、モニタ
ーパターン形成領域のＳｉＮ膜３がモニターパターンに
対応する形状にパターニングされる。
レジスト膜４をマスクとして用いてＳｉＮ膜３を異方性
エッチング法、例えばＲＩＥ法によりエッチングする。
これによって、図２に示すように、ゲート電極形成領域
のＳｉＮ膜３に開口３ａが形成されるとともに、モニタ
ーパターン形成領域のＳｉＮ膜３がモニターパターンに
対応する形状にパターニングされる。
【００１７】次に、レジスト膜４を有機溶剤またはＯ2
プラズマを用いて除去した後、図３に示すように、真空
蒸着法やスパッタリング法などにより、ゲート電極形成
用の金属膜５を全面に堆積する。この金属膜５の膜厚は
例えば０．２μｍ（２００ｎｍ）とする。この場合、モ
ニターパターン形成領域における、モニターパターンに
対応する形状にパターニングされたＳｉＮ膜３を覆う金
属膜５の表面に、このモニターパターンに対応する形状
を有するＳｉＮ膜３の段差形状が転写される結果、この
金属膜５の表面にモニターパターン６が形成される。次
に、この金属膜５上に表面平坦化用のレジスト膜７を塗
布した後、このレジスト膜７のベーキングを行う。この
レジスト膜７としては、例えば膜厚が１．２μｍで粘度
が３０ＣＰのものを用いる。
プラズマを用いて除去した後、図３に示すように、真空
蒸着法やスパッタリング法などにより、ゲート電極形成
用の金属膜５を全面に堆積する。この金属膜５の膜厚は
例えば０．２μｍ（２００ｎｍ）とする。この場合、モ
ニターパターン形成領域における、モニターパターンに
対応する形状にパターニングされたＳｉＮ膜３を覆う金
属膜５の表面に、このモニターパターンに対応する形状
を有するＳｉＮ膜３の段差形状が転写される結果、この
金属膜５の表面にモニターパターン６が形成される。次
に、この金属膜５上に表面平坦化用のレジスト膜７を塗
布した後、このレジスト膜７のベーキングを行う。この
レジスト膜７としては、例えば膜厚が１．２μｍで粘度
が３０ＣＰのものを用いる。
【００１８】図６はモニターパターン６の一例を示す平
面図である。図６に示すように、このモニターパターン
６は、それぞれ複数の溝状のパターンを有し、それらの
パターンの幅が群間で段階的に変化している合計１０個
のパターン群Ｐ1 〜Ｐ10から成る。それぞれのパターン
群におけるパターンの間隔は等しく、すべて１μｍであ
る。また、パターンの長さは３００μｍである。この場
合、これらのパターン群Ｐ1 〜Ｐ10におけるパターンの
幅は、形成すべき埋め込みゲート電極の幅の例えば１／
１０〜１０倍の幅に設定される。具体的には、これらの
パターン群Ｐ1〜Ｐ10におけるパターンの幅は、パター
ン群Ｐ1 からパターン群Ｐ10に順番に、０．４μｍ、
０．６μｍ、０．８μｍ、１μｍ、２μｍ、３μｍ、４
μｍ、６μｍ、８μｍ、１０μｍに設定されている。こ
れらのパターンの深さは、金属膜５の膜厚程度、例えば
３００ｎｍ程度であればよい。このモニターパターン６
が設けられる場所は、例えば、ウェハー状の半絶縁性Ｇ
ａＡｓ基板１における実際に半導体装置となるチップ領
域以外の領域に設けられるダミーのチップ領域上であ
る。
面図である。図６に示すように、このモニターパターン
６は、それぞれ複数の溝状のパターンを有し、それらの
パターンの幅が群間で段階的に変化している合計１０個
のパターン群Ｐ1 〜Ｐ10から成る。それぞれのパターン
群におけるパターンの間隔は等しく、すべて１μｍであ
る。また、パターンの長さは３００μｍである。この場
合、これらのパターン群Ｐ1 〜Ｐ10におけるパターンの
幅は、形成すべき埋め込みゲート電極の幅の例えば１／
１０〜１０倍の幅に設定される。具体的には、これらの
パターン群Ｐ1〜Ｐ10におけるパターンの幅は、パター
ン群Ｐ1 からパターン群Ｐ10に順番に、０．４μｍ、
０．６μｍ、０．８μｍ、１μｍ、２μｍ、３μｍ、４
μｍ、６μｍ、８μｍ、１０μｍに設定されている。こ
れらのパターンの深さは、金属膜５の膜厚程度、例えば
３００ｎｍ程度であればよい。このモニターパターン６
が設けられる場所は、例えば、ウェハー状の半絶縁性Ｇ
ａＡｓ基板１における実際に半導体装置となるチップ領
域以外の領域に設けられるダミーのチップ領域上であ
る。
【００１９】次に、このレジスト膜７を例えばＲＩＥ法
により基板表面と垂直方向にエッチバックする。このＲ
ＩＥは、例えば、反応ガスとしてＯ2 を用い、その流量
が１０ｓｃｃｍ、圧力が１０Ｐａ、電力が１００Ｗの条
件で行う。このＲＩＥ法によるエッチバックは、あらか
じめ調べたエッチング速度をもとに、レジスト膜７の直
下の金属膜５の表面が露出する程度まで行うが、このレ
ジスト膜７の残り膜厚の制御を、上述のモニターパター
ン６を用いて以下のように行う。
により基板表面と垂直方向にエッチバックする。このＲ
ＩＥは、例えば、反応ガスとしてＯ2 を用い、その流量
が１０ｓｃｃｍ、圧力が１０Ｐａ、電力が１００Ｗの条
件で行う。このＲＩＥ法によるエッチバックは、あらか
じめ調べたエッチング速度をもとに、レジスト膜７の直
下の金属膜５の表面が露出する程度まで行うが、このレ
ジスト膜７の残り膜厚の制御を、上述のモニターパター
ン６を用いて以下のように行う。
【００２０】すなわち、金属膜５に形成されたモニター
パターン６上のパターンの幅が広い領域においては、す
り鉢状にレジスト膜７が塗布されるため（図３参照）、
エッチバック終了間際には、最終の干渉色である茶色の
干渉色が発生する（茶色の干渉色が発生するときのレジ
スト膜７の残り膜厚は３０〜５０ｎｍ程度である）。そ
して、この茶色の干渉色の発生領域は、エッチバックの
進行に伴い、モニターパターン６上を、幅が広いパター
ンから幅が狭いパターンに向かって徐々に移動してい
く。そこで、エッチバックを一定時間行った後、エッチ
バックを一旦中断してモニターパターン６を顕微鏡など
で観察し、このモニターパターン６のどの領域上にこの
茶色の干渉色が発生しているかを確認する。これによっ
て、その時点での埋め込みゲート電極形成領域上のレジ
スト膜７の残り膜厚を、作業者の熟練度や主観などによ
って左右されることなく、容易に定量的にモニターする
ことができる。そして、エッチバックが不十分でエッチ
バックを追加して行うべき場合は、その追加のエッチバ
ックの時間を容易に判断することができる。
パターン６上のパターンの幅が広い領域においては、す
り鉢状にレジスト膜７が塗布されるため（図３参照）、
エッチバック終了間際には、最終の干渉色である茶色の
干渉色が発生する（茶色の干渉色が発生するときのレジ
スト膜７の残り膜厚は３０〜５０ｎｍ程度である）。そ
して、この茶色の干渉色の発生領域は、エッチバックの
進行に伴い、モニターパターン６上を、幅が広いパター
ンから幅が狭いパターンに向かって徐々に移動してい
く。そこで、エッチバックを一定時間行った後、エッチ
バックを一旦中断してモニターパターン６を顕微鏡など
で観察し、このモニターパターン６のどの領域上にこの
茶色の干渉色が発生しているかを確認する。これによっ
て、その時点での埋め込みゲート電極形成領域上のレジ
スト膜７の残り膜厚を、作業者の熟練度や主観などによ
って左右されることなく、容易に定量的にモニターする
ことができる。そして、エッチバックが不十分でエッチ
バックを追加して行うべき場合は、その追加のエッチバ
ックの時間を容易に判断することができる。
【００２１】以上のようにしてエッチバックを適正に行
うことができることにより、エッチバック終了後には、
図４に示すように、埋め込みゲート電極形成領域上にレ
ジスト膜７が残される。
うことができることにより、エッチバック終了後には、
図４に示すように、埋め込みゲート電極形成領域上にレ
ジスト膜７が残される。
【００２２】そこで、次に、この残されたレジスト膜７
をマスクとして金属膜５を例えばイオンミリング法によ
りドライ加工する。この後、このレジスト膜７を有機溶
剤またはＯ2 プラズマを用いて除去する。これによっ
て、図５に示すように、ゲート電極８が、ＳｉＮ膜３の
開口３ａ内に埋め込まれて形成される。
をマスクとして金属膜５を例えばイオンミリング法によ
りドライ加工する。この後、このレジスト膜７を有機溶
剤またはＯ2 プラズマを用いて除去する。これによっ
て、図５に示すように、ゲート電極８が、ＳｉＮ膜３の
開口３ａ内に埋め込まれて形成される。
【００２３】この後、図示は省略するが、ＳｉＮ膜３へ
のソース電極およびドレイン電極のコンタクト用の開口
の形成、ソース電極およびドレイン電極の形成、配線の
形成などの工程を経て、目的とするＪＦＥＴ ＩＣを完
成させる。
のソース電極およびドレイン電極のコンタクト用の開口
の形成、ソース電極およびドレイン電極の形成、配線の
形成などの工程を経て、目的とするＪＦＥＴ ＩＣを完
成させる。
【００２４】以上のように、この一実施例によれば、ゲ
ート電極形成用の金属膜５上に塗布された表面平坦化用
のレジスト膜７をエッチバックする工程において、ＪＦ
ＥＴ形成領域以外の領域の金属膜５にあらかじめ形成さ
れたモニターパターン６上のどの領域に干渉色が発生し
ているかを観察するようにしているので、レジスト膜７
の残り膜厚を、作業者の熟練度や主観などによって左右
されることなく、さらに分光器などの付加設備を必要と
することも、工程を複雑化することもなく、定量的かつ
高精度でしかも容易にモニターすることができ、これに
よってレジスト膜７の残り膜厚を適正値に設定すること
ができる。そして、このレジスト膜７をマスクとして用
いて金属膜５を加工することにより、ＳｉＮ膜３の開口
３ａ内にゲート電極８を最適寸法でしかもほぼ平坦に埋
め込むことができる。この一実施例によれば、従来の方
法を用いた場合のように、レジスト膜７の残り膜厚が正
確に制御されないことによりレジスト膜７が余分な部分
に残ってしまうことからＳｉＮ膜３上に金属膜５が残
り、その結果、開口３ａ内にゲート電極８が平坦に埋め
込まれなかったり、あるいは、これとは逆に、レジスト
膜７が必要以上にエッチバックされてしまうことにより
金属膜５が過剰に除去されてしまったりすることはな
い。これによって、ＪＦＥＴ ＩＣの製造歩留まりの向
上を図ることができる。
ート電極形成用の金属膜５上に塗布された表面平坦化用
のレジスト膜７をエッチバックする工程において、ＪＦ
ＥＴ形成領域以外の領域の金属膜５にあらかじめ形成さ
れたモニターパターン６上のどの領域に干渉色が発生し
ているかを観察するようにしているので、レジスト膜７
の残り膜厚を、作業者の熟練度や主観などによって左右
されることなく、さらに分光器などの付加設備を必要と
することも、工程を複雑化することもなく、定量的かつ
高精度でしかも容易にモニターすることができ、これに
よってレジスト膜７の残り膜厚を適正値に設定すること
ができる。そして、このレジスト膜７をマスクとして用
いて金属膜５を加工することにより、ＳｉＮ膜３の開口
３ａ内にゲート電極８を最適寸法でしかもほぼ平坦に埋
め込むことができる。この一実施例によれば、従来の方
法を用いた場合のように、レジスト膜７の残り膜厚が正
確に制御されないことによりレジスト膜７が余分な部分
に残ってしまうことからＳｉＮ膜３上に金属膜５が残
り、その結果、開口３ａ内にゲート電極８が平坦に埋め
込まれなかったり、あるいは、これとは逆に、レジスト
膜７が必要以上にエッチバックされてしまうことにより
金属膜５が過剰に除去されてしまったりすることはな
い。これによって、ＪＦＥＴ ＩＣの製造歩留まりの向
上を図ることができる。
【００２５】次に、この発明の他の実施例について説明
する。この他の実施例においては、まず、図７Ａに示す
ように、半導体基板１０１上に図示省略した層間絶縁膜
を介して例えば膜厚が０．５μｍのＡｕ膜のような金属
膜を形成した後、この金属膜をエッチングによりパター
ニングして、配線形成領域に下層の配線１０２、１０３
を形成するとともに、モニターパターン形成領域にモニ
ターパターンに対応する形状のパターン（図示せず）を
形成する。この後、ＣＶＤ法により、これらの上に層間
絶縁膜１０４を形成する。ここで、この層間絶縁膜１０
４の膜厚は例えば０．８μｍとする。このとき、配線１
０２、１０３による段差に起因して層間絶縁膜１０４の
表面に段差が生じるとともに、モニターパターン形成領
域の層間絶縁膜１０４の表面に例えば図６に示すと同様
な平面形状を有するモニターパターン（図示せず）が形
成される。
する。この他の実施例においては、まず、図７Ａに示す
ように、半導体基板１０１上に図示省略した層間絶縁膜
を介して例えば膜厚が０．５μｍのＡｕ膜のような金属
膜を形成した後、この金属膜をエッチングによりパター
ニングして、配線形成領域に下層の配線１０２、１０３
を形成するとともに、モニターパターン形成領域にモニ
ターパターンに対応する形状のパターン（図示せず）を
形成する。この後、ＣＶＤ法により、これらの上に層間
絶縁膜１０４を形成する。ここで、この層間絶縁膜１０
４の膜厚は例えば０．８μｍとする。このとき、配線１
０２、１０３による段差に起因して層間絶縁膜１０４の
表面に段差が生じるとともに、モニターパターン形成領
域の層間絶縁膜１０４の表面に例えば図６に示すと同様
な平面形状を有するモニターパターン（図示せず）が形
成される。
【００２６】次に、この層間絶縁膜１０４の表面にレジ
スト膜１０５を塗布して表面の平坦化を行う。このレジ
スト膜１０５としては、例えば粘度が３０ＣＰのものを
用いる。次に、例えば反応ガスとしてＯ2 を用いたＲＩ
Ｅ法により、レジスト膜１０５の表面からエッチバック
を行う。このとき、先に層間絶縁膜１０４の表面に形成
されたモニターパターン上のどの領域で干渉色が発生し
ているかを確認することにより、レジスト膜１０５の残
り膜厚を正確にモニターすることができる。
スト膜１０５を塗布して表面の平坦化を行う。このレジ
スト膜１０５としては、例えば粘度が３０ＣＰのものを
用いる。次に、例えば反応ガスとしてＯ2 を用いたＲＩ
Ｅ法により、レジスト膜１０５の表面からエッチバック
を行う。このとき、先に層間絶縁膜１０４の表面に形成
されたモニターパターン上のどの領域で干渉色が発生し
ているかを確認することにより、レジスト膜１０５の残
り膜厚を正確にモニターすることができる。
【００２７】このようにしてエッチバックを適正に行う
ことにより、図７Ｂに示すように、層間絶縁膜１０４の
表面を平坦化し、かつその膜厚を所望の膜厚に設定する
ことができる。この後、このようにして平坦化された層
間絶縁膜１０４の表面上に上層の配線（図示せず）を形
成する。
ことにより、図７Ｂに示すように、層間絶縁膜１０４の
表面を平坦化し、かつその膜厚を所望の膜厚に設定する
ことができる。この後、このようにして平坦化された層
間絶縁膜１０４の表面上に上層の配線（図示せず）を形
成する。
【００２８】この他の実施例によれば、上述の一実施例
と同様に、レジスト膜１０５をエッチバックする工程に
おいて、その残り膜厚を、作業者の熟練度や主観などに
よって左右されることなく、さらに分光器などの付加設
備を必要とすることも、工程を複雑化することもなく、
定量的かつ高精度でしかも容易にモニターすることがで
きることにより、レジスト膜１０５の表面の平坦性を層
間絶縁膜１０４に転写することができる。そして、この
層間絶縁膜１０４の平坦な表面上に上層の配線を形成す
ることにより、その短絡や断線などを防止することがで
き、これによって半導体装置の製造歩留まりの向上を図
ることができる。
と同様に、レジスト膜１０５をエッチバックする工程に
おいて、その残り膜厚を、作業者の熟練度や主観などに
よって左右されることなく、さらに分光器などの付加設
備を必要とすることも、工程を複雑化することもなく、
定量的かつ高精度でしかも容易にモニターすることがで
きることにより、レジスト膜１０５の表面の平坦性を層
間絶縁膜１０４に転写することができる。そして、この
層間絶縁膜１０４の平坦な表面上に上層の配線を形成す
ることにより、その短絡や断線などを防止することがで
き、これによって半導体装置の製造歩留まりの向上を図
ることができる。
【００２９】以上、この発明の実施例につき具体的に説
明したが、この発明は、上述の実施例に限定されるもの
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。
明したが、この発明は、上述の実施例に限定されるもの
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。
【００３０】例えば、上述の二つの実施例においては、
半導体装置を実際に製造する半導体基板上にモニターパ
ターンを形成しているが、このモニターパターンは、半
導体装置を実際に製造する半導体基板とは別の半導体基
板上に形成し、これらの半導体基板をエッチング装置内
に同時に入れ、これらの半導体基板を同時にエッチバッ
クするようにしてもよい。この場合、表面平坦化用のレ
ジスト膜の塗布は、これらの半導体基板上に同一条件で
同時に行ってもよいし、異なる条件で別々に行ってもよ
い。後者の場合には、これらの半導体基板上のレジスト
膜の残り膜厚の対応関係をあらかじめ求めておく。
半導体装置を実際に製造する半導体基板上にモニターパ
ターンを形成しているが、このモニターパターンは、半
導体装置を実際に製造する半導体基板とは別の半導体基
板上に形成し、これらの半導体基板をエッチング装置内
に同時に入れ、これらの半導体基板を同時にエッチバッ
クするようにしてもよい。この場合、表面平坦化用のレ
ジスト膜の塗布は、これらの半導体基板上に同一条件で
同時に行ってもよいし、異なる条件で別々に行ってもよ
い。後者の場合には、これらの半導体基板上のレジスト
膜の残り膜厚の対応関係をあらかじめ求めておく。
【００３１】また、図６に示すモニターパターンにおけ
るパターン群Ｐ1 〜Ｐ10の配置は、必要に応じて変更し
てもよい。
るパターン群Ｐ1 〜Ｐ10の配置は、必要に応じて変更し
てもよい。
【００３２】
【発明の効果】以上説明したように、この発明によれ
ば、半導体基板上に形成された流動性物質、すなわち表
面平坦化用の膜をエッチバックするときに、その残り膜
厚を、作業者の熟練度や主観などによって左右されるこ
となく、さらに分光器などの付加設備を用いたり工程を
複雑化したりすることもなく、定量的にモニターするこ
とができ、所望の深さ位置に表面平坦化用の膜の表面の
平坦性を転写することができる。
ば、半導体基板上に形成された流動性物質、すなわち表
面平坦化用の膜をエッチバックするときに、その残り膜
厚を、作業者の熟練度や主観などによって左右されるこ
となく、さらに分光器などの付加設備を用いたり工程を
複雑化したりすることもなく、定量的にモニターするこ
とができ、所望の深さ位置に表面平坦化用の膜の表面の
平坦性を転写することができる。
【図１】この発明の一実施例によるＪＦＥＴ ＩＣの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図２】この発明の一実施例によるＪＦＥＴ ＩＣの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図３】この発明の一実施例によるＪＦＥＴ ＩＣの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図４】この発明の一実施例によるＪＦＥＴ ＩＣの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図５】この発明の一実施例によるＪＦＥＴ ＩＣの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図６】この発明の一実施例によるＪＦＥＴ ＩＣの製
造方法において用いられるモニターパターンを示す平面
図である。
造方法において用いられるモニターパターンを示す平面
図である。
【図７】従来の層間絶縁膜の表面平坦化法を説明するた
めの断面図である。
めの断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ チャネル領域 ３ ＳｉＮ膜 ３ａ 開口 ４、７ レジスト膜 ５ 金属膜 ６ モニターパターン ８ ゲート電極 Ｐ1 〜Ｐ10 パターン群
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/808 21/338 29/812 Ｈ０１Ｌ 21/88 Ｋ 9171−4Ｍ 29/80 Ｃ 9171−4Ｍ Ｆ
Claims (5)
- 【請求項１】 半導体基板上に形成された表面平坦化用
の膜をエッチバックする工程を有する半導体装置の製造
方法において、 段階的に幅が変化している複数の溝状のパターンから成
るモニターパターンを上記表面平坦化用の膜の下地表
面、または、上記半導体基板とは別の半導体基板上に形
成された表面平坦化用の膜の下地表面にあらかじめ形成
しておき、 上記表面平坦化用の膜をエッチバックする工程におい
て、上記モニターパターン上における干渉色が発生する
領域の位置により上記表面平坦化用の膜の残り膜厚をモ
ニターするようにしたことを特徴とする半導体装置の製
造方法。 - 【請求項２】 上記モニターパターンは、同一群内で互
いに幅が同一の複数の溝状のパターンが等間隔に配置さ
れた複数のパターン群から成り、上記複数のパターン群
のそれぞれのパターン群内の上記パターンの幅が上記複
数のパターン群間で段階的に変化しているモニターパタ
ーンであることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項３】 上記表面平坦化用の膜はレジスト膜であ
ることを特徴とする請求項１または２記載の半導体装置
の製造方法。 - 【請求項４】 上記表面平坦化用の膜の下地はゲート電
極形成用の金属膜であり、上記金属膜の表面に上記モニ
ターパターンを形成するようにしたことを特徴とする請
求項１、２または３記載の半導体装置の製造方法。 - 【請求項５】 上記表面平坦化用の膜の下地は層間絶縁
膜であり、上記層間絶縁膜の表面に上記モニターパター
ンを形成するようにしたことを特徴とする請求項１、２
または３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34964693A JPH07201823A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34964693A JPH07201823A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201823A true JPH07201823A (ja) | 1995-08-04 |
Family
ID=18405149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34964693A Pending JPH07201823A (ja) | 1993-12-28 | 1993-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201823A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5792673A (en) * | 1995-01-31 | 1998-08-11 | Yamaha Corporation | Monitoring of eching |
| WO2018146981A1 (ja) * | 2017-02-07 | 2018-08-16 | 東京エレクトロン株式会社 | 成膜システム、成膜方法及びコンピュータ記憶媒体 |
-
1993
- 1993-12-28 JP JP34964693A patent/JPH07201823A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5792673A (en) * | 1995-01-31 | 1998-08-11 | Yamaha Corporation | Monitoring of eching |
| WO2018146981A1 (ja) * | 2017-02-07 | 2018-08-16 | 東京エレクトロン株式会社 | 成膜システム、成膜方法及びコンピュータ記憶媒体 |
| CN110268509A (zh) * | 2017-02-07 | 2019-09-20 | 东京毅力科创株式会社 | 成膜***、成膜方法和计算机存储介质 |
| JPWO2018146981A1 (ja) * | 2017-02-07 | 2019-12-12 | 東京エレクトロン株式会社 | 成膜システム、成膜方法及びコンピュータ記憶媒体 |
| US10964606B2 (en) | 2017-02-07 | 2021-03-30 | Tokyo Electron Limited | Film forming system, film forming method, and computer storage medium |
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