JP3938128B2 - SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD, CIRCUIT BOARD, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC DEVICE - Google Patents
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Description
本発明は、半導体装置とその製造方法、回路基板、電気光学装置、及び電子機器に関す。 The present invention relates to a semiconductor device and a manufacturing method thereof, a circuit board, an electro-optical device, and an electronic apparatus.
従来、ドライバーIC等の半導体装置の実装には、いわゆるAuバンプが多く用いられている。このAuバンプの形成時には、半導体素子上に、TiW/Auなどのシード層をスパッタし、レジストをパターニングした後に、高さ20μm程度の電解Auメッキを施している。ところが、前記のドライバーICの電極が狭ピッチ化するのに伴い、高アスペクトのレジスト形成、あるいはシード層のエッチングなど、安定したバンプ形成が困難になることが予測される。 Conventionally, so-called Au bumps are often used for mounting semiconductor devices such as driver ICs. When this Au bump is formed, a seed layer such as TiW / Au is sputtered on the semiconductor element, the resist is patterned, and then electrolytic Au plating having a height of about 20 μm is applied. However, as the pitch of the electrodes of the driver IC is reduced, it is predicted that stable bump formation such as high aspect resist formation or seed layer etching becomes difficult.
また、近年では、液晶表示装置などの表示装置の高精細化が求められるなか、そこに搭載される駆動用IC(ドライバーIC)については高密度実装が求められている。高密度実装を可能にする技術の一つとして、近年では、ウエハレベルで製造する、いわゆるウエハレベルCSPが注目されている。このウエハレベルCSPでは、樹脂層を有し配線を施された複数の半導体素子をウエハ単位で形成し、その後、各半導体素子毎に切断することで、半導体装置を形成している。 In recent years, high definition of a display device such as a liquid crystal display device is required, and high-density mounting is required for a driver IC (driver IC) mounted thereon. In recent years, so-called wafer level CSP, which is manufactured at the wafer level, has attracted attention as one of the technologies that enable high-density mounting. In this wafer level CSP, a semiconductor device is formed by forming a plurality of semiconductor elements having a resin layer and wiring in units of wafers and then cutting each semiconductor element.
しかしながら、このようなウエハレベルCSPの技術も含め、高密度実装を実現するためには、前述したような電極の狭ピッチ化が強く求められている。
狭ピッチ化の要求に対応するための技術としては、例えば安価な無電解Niバンプの開発も進められているが、このバンプはAuバンプに比べて硬いため、特に表示体パネル上に直接ドライバーICを実装するCOG(Chip On Glass)には、接続信頼性の観点から対応しづらい場合がある。
However, in order to realize high-density mounting including the wafer level CSP technology, it is strongly required to reduce the pitch of the electrodes as described above.
For example, inexpensive electroless Ni bumps are being developed as a technology to meet the demand for narrow pitches. However, since these bumps are harder than Au bumps, driver ICs are directly mounted on the display panel. In some cases, COG (Chip On Glass) mounting is difficult to handle from the viewpoint of connection reliability.
そこで、特許文献1には、電極と離れた位置に樹脂製の突起部を設け、突起部の表面を覆って電極に接続する接続パターンを導電層として設けることで、突起電極を形成する技術が開示されている。この技術によれば、小径の突起電極形成が容易で半導体チップサイズの縮小化に寄与するとともに、樹脂製突起の弾性により実装時のストレスを吸収して、実装品質の安定化に寄与することができる。
ところが、前記の技術では、突起電極を形成する場合に、半導体素子上に樹脂をコーティングした後にこれをパターニングして突起部を形成し、次いで、スパッタリング等によって導電層を形成し、さらにこの導電層をパターニングする必要がある。したがって、狭ピッチ化を可能にするような微細なパターニングが最低2回必要となることから、工程が煩雑化し、製造コストの高騰を招いてしまうといった問題があった。 However, in the above technique, when forming the protruding electrode, after coating the resin on the semiconductor element, this is patterned to form the protruding portion, and then the conductive layer is formed by sputtering or the like. Need to be patterned. Therefore, since fine patterning that enables a narrow pitch is required at least twice, there is a problem that the process becomes complicated and the manufacturing cost increases.
本発明は前記事情に鑑みてなされたもので、その目的とするところは、狭ピッチ化を可能にし、しかも接続信頼性の高い突起電極の製造を、その工程を簡略化して行えるようにした半導体装置の製造方法と、これによって得られる半導体装置、及び回路基板、電気光学装置、電子機器を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to enable a narrow pitch and to manufacture a protruding electrode with high connection reliability by simplifying the process. An object of the present invention is to provide a device manufacturing method, a semiconductor device obtained by the method, a circuit board, an electro-optical device, and an electronic apparatus.
前記の目的を達成するために本発明の半導体装置の製造方法は、電極と、前記電極よりも突出し、かつ樹脂により所定のパターンで形成される突起体と、前記電極に電気的に接続し、かつ前記突起体の上面に至る導電層と、を有する半導体装置の製造方法であって、前記半導体装置に前記電極を避けて前記樹脂の層を形成する工程と、前記電極上及び前記樹脂の層上に第1の導電層を形成する工程と、前記第1の導電層上に第2の導電層を、前記突起体の前記所定パターンに対応したパターンに形成する工程と、加熱処理を行って前記第2の導電層に覆われていない部分の前記樹脂の層を収縮させ、前記第2の導電層に覆われた部分を相対的に突出させてこれを前記突起体とする工程と、前記加熱処理後、前記第2の導電層に覆われていない部分の前記第1の導電層を除去する工程と、を有することを特徴としている。 In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes an electrode, a protrusion protruding from the electrode and formed in a predetermined pattern with a resin, and electrically connected to the electrode. And a conductive layer reaching the upper surface of the protrusion, wherein the resin layer is formed on the semiconductor device while avoiding the electrode, and on the electrode and the resin layer. Forming a first conductive layer on the first conductive layer; forming a second conductive layer on the first conductive layer in a pattern corresponding to the predetermined pattern of the protrusion; and performing a heat treatment. Shrinking a portion of the resin layer that is not covered by the second conductive layer, relatively projecting a portion covered by the second conductive layer, and using this as the protrusion, After the heat treatment, it is not covered with the second conductive layer It is characterized by having a step of removing the minute the first conductive layer, a.
この半導体装置の製造方法によれば、突起体のパターンに対応して第2の導電層を形成した後、単に加熱処理を行うことにより、前記樹脂を選択的に収縮させて突起体を形成するようにしたので、樹脂の層のパターニングが不要になり、したがってこのパターニングに用いるフォトマスクが不要になるなど製造工程の簡略化が可能となり、製造コストの低減化を図ることができる。 According to this method for manufacturing a semiconductor device, after the second conductive layer is formed corresponding to the pattern of the protrusions, the resin is selectively contracted by simply performing a heat treatment to form the protrusions. As a result, the patterning of the resin layer becomes unnecessary, and therefore the photomask used for this patterning becomes unnecessary, so that the manufacturing process can be simplified and the manufacturing cost can be reduced.
また、前記半導体装置の製造方法においては、前記加熱処理を、前記樹脂のガラス転移温度以上の温度で行うのが好ましい。
このようにすれば、加熱処理による樹脂の収縮をより良好になさせることが可能になり、したがって、得られる突起体の形状がより良好となる。
In the method for manufacturing a semiconductor device, the heat treatment is preferably performed at a temperature equal to or higher than the glass transition temperature of the resin.
In this way, it becomes possible to make the resin shrink better due to the heat treatment, and hence the shape of the obtained protrusions becomes better.
また、前記半導体装置の製造方法においては、前記加熱処理を行う工程の前に、前記第1の導電層上に酸化防止剤を塗布する工程を有するのが好ましい。
このようにすれば、加熱処理時に第1の導電層が酸化されてしまうのが防止されることから、加熱処理後の、第2の導電層に覆われていない部分の第1の導電層のエッチングによる除去が容易になる。
The method for manufacturing a semiconductor device preferably includes a step of applying an antioxidant on the first conductive layer before the step of performing the heat treatment.
In this way, since the first conductive layer is prevented from being oxidized during the heat treatment, the portion of the first conductive layer that is not covered with the second conductive layer after the heat treatment is removed. Removal by etching becomes easy.
また、前記半導体装置の製造方法においては、前記の第1の導電層を除去する工程の後、前記半導体装置上に第2の樹脂の層を形成し、この第2の樹脂の層を、前記突起体上の第2の導電層の所定箇所を露出させる開口を有した形状にパターニングする工程と、前記第2の樹脂の層からなるパターン上の、前記第2の導電層が露出した開口内に外部接続端子を設ける工程と、を有するのが好ましい。
このようにすれば、第2の樹脂の層からなるパターンの開口内に外部接続端子を設けるので、この開口内に露出する第2の導電層に外部接続端子がより良好に接続し、したがって接続信頼性が向上する。また、特に前記の突起電極の技術を、ウエハレベルCSPに適用することが可能となる。
In the method for manufacturing a semiconductor device, after the step of removing the first conductive layer, a second resin layer is formed on the semiconductor device, and the second resin layer is formed on the semiconductor device. Patterning a shape having an opening exposing a predetermined portion of the second conductive layer on the protrusion, and in the opening where the second conductive layer is exposed on the pattern made of the second resin layer And providing an external connection terminal.
In this way, since the external connection terminal is provided in the opening of the pattern made of the second resin layer, the external connection terminal is connected more favorably to the second conductive layer exposed in the opening, and therefore connected. Reliability is improved. In particular, the technique of the protruding electrode can be applied to the wafer level CSP.
なお、この半導体装置の製造方法では、前記突起体を形成する樹脂を、前記第2の樹脂より弾性率が高いものとするのが好ましい。
このようにすれば、前記第2の樹脂からなるパターンが前記突起体より弾性変形し易いことから、この突起体上の外部接続端子が実装時に他の端子と接続した際、該突起体がその弾性によって良好な応力緩和性を発揮し、これにより接続不良等が防止されて接続信頼性が向上する。
In this method of manufacturing a semiconductor device, it is preferable that the resin forming the protrusions has a higher elastic modulus than the second resin.
In this way, since the pattern made of the second resin is more elastically deformed than the protrusion, when the external connection terminal on the protrusion is connected to another terminal during mounting, the protrusion The elasticity exerts good stress relaxation properties, thereby preventing connection failure and improving connection reliability.
また、この半導体装置の製造方法では、前記外部接続端子を形成する工程の後、該外部接続端子の少なくとも上部を露出させた状態で該外部接続端子と前記第2の樹脂の層との間を第3の樹脂の層で覆う工程を有しているのが好ましい。
このようにすれば、第2の樹脂の層からなるパターンの開口内への外部接続端子の接続を、第3の樹脂の層で補強することができ、したがって外部接続端子の接続信頼性が向上する。
In this method of manufacturing a semiconductor device, after the step of forming the external connection terminal, the external connection terminal and the second resin layer are exposed with at least an upper portion of the external connection terminal exposed. It is preferable to have a step of covering with a third resin layer.
In this way, the connection of the external connection terminal into the opening of the pattern made of the second resin layer can be reinforced by the third resin layer, and therefore the connection reliability of the external connection terminal is improved. To do.
なお、この半導体装置の製造方法では、前記第2の樹脂を、前記第3の樹脂より弾性率が高いものとするのが好ましい。
このようにすれば、前記第3の樹脂が前記第2の樹脂より弾性変形し易いことから、外部接続端子が実装時に他の端子と接続した際、該第2の樹脂がその弾性によって良好な応力緩和性を発揮し、これにより接続不良等が防止されて接続信頼性が向上する。
In this method of manufacturing a semiconductor device, it is preferable that the second resin has a higher elastic modulus than the third resin.
In this case, since the third resin is more elastically deformed than the second resin, when the external connection terminal is connected to another terminal at the time of mounting, the second resin is good due to its elasticity. It exhibits stress relaxation properties, thereby preventing connection failure and improving connection reliability.
本発明の半導体装置は、前記の製造方法を用いて製造されたことを特徴としている。
この半導体装置によれば、前述したようにその製造工程が簡略化されているので、製造コストの低減化が図られたものとなる。
The semiconductor device of the present invention is manufactured using the above manufacturing method.
According to this semiconductor device, since the manufacturing process is simplified as described above, the manufacturing cost is reduced.
本発明の回路基板は、前記半導体装置が実装されたことを特徴としている。
この回路基板によれば、製造コストの低減化が図られた半導体装置を実装しているので、この回路基板自体も製造コストの低減化が図られたものとなる。
The circuit board of the present invention is characterized in that the semiconductor device is mounted.
According to this circuit board, since the semiconductor device whose manufacturing cost is reduced is mounted, this circuit board itself is also reduced in manufacturing cost.
本発明の電気光学装置は、前記の半導体装置、又は前記の回路基板が実装されたことを特徴としている。
この電気光学装置によれば、製造コストの低減化が図られた半導体装置又は回路基板を実装しているので、この電気光学装置自体も製造コストの低減化が図られたものとなる。
The electro-optical device of the present invention is characterized in that the semiconductor device or the circuit board is mounted.
According to this electro-optical device, since the semiconductor device or the circuit board whose manufacturing cost is reduced is mounted, the electro-optical device itself is also reduced in manufacturing cost.
本発明の電子機器は、前記の回路基板、又は前記の電気光学装置を有することを特徴としている。
この電子機器によれば、製造コストの低減化が図られた回路基板、又は電気光学装置を有しているので、この電子機器自体も製造コストの低減化が図られたものとなる。
The electronic apparatus according to the present invention includes the circuit board or the electro-optical device.
According to this electronic apparatus, since the circuit board or the electro-optical device whose manufacturing cost is reduced is provided, the electronic apparatus itself is also reduced in manufacturing cost.
以下、本発明を詳しく説明する。
まず、本発明の半導体装置の製造方法によって得られる、半導体装置の構造の一例について説明する。
Hereinafter, the present invention will be described in detail.
First, an example of the structure of a semiconductor device obtained by the method for manufacturing a semiconductor device of the present invention will be described.
図1(a)は、本発明に係る半導体装置としての、半導体素子を形成した基板(半導体基板)の部分平面図であり、図1(b)は図1(a)におけるA−A線矢視断面図、図1(c)は図1(a)におけるB−B線矢視断面図である。なお、本実施形態における基板としては、多数の半導体チップを形成した状態のシリコンウエハ等の半導体基板であってもよく、また、個々の半導体チップからなるものであってもよい。また、半導体チップの場合には、一般的には直方体(立方体を含む)であるが、その形状は限定されず、球状であってもよい。 FIG. 1A is a partial plan view of a substrate (semiconductor substrate) on which a semiconductor element is formed as a semiconductor device according to the present invention, and FIG. 1B is an AA line arrow in FIG. FIG. 1C is a sectional view taken along the line B-B in FIG. The substrate in the present embodiment may be a semiconductor substrate such as a silicon wafer in which a large number of semiconductor chips are formed, or may be composed of individual semiconductor chips. In the case of a semiconductor chip, it is generally a rectangular parallelepiped (including a cube), but its shape is not limited and may be spherical.
図1(a)〜(c)中、符号1は半導体素子(図示せず)を形成した基板(半導体装置としての半導体基板)、符号2は基板1上に電気信号の入出力を行うために設けられたAl電極、符号3は基板1の能動面を保護するために設けられたパッシベーション膜、符号4は樹脂で形成されAl電極2とほぼ同一ピッチに配置された突起体、符号5はAl電極2及び突起体4の表面(頂面)を覆うように形成された第1の導電層、符号6は第1の導電層5を覆って形成された第2の導電層である。
In FIGS. 1A to 1C,
Al電極2は、例えばスパッタリングによって成膜され、さらにレジスト等を用いて所定の形状(例えば、矩形形状)にパターニングされたことにより、形成されたものである。また、Al電極2は、基板1の端縁近傍に、所定のピッチで複数形成されている。なお、本実施形態では、電極2がAlで形成されている場合を例に挙げて説明するが、例えばTi(チタン)層、TiN(窒化チタン)層、AlCu(アルミニウム/銅)層、及びTiN層(キャップ層)を順に積層した構造であってもよい。さらに、電極2は、前記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更してもよい。
The
パッシベーション膜3は、Al電極2の周辺部を覆い、その開口内にAl電極2を露出させたもので、SiO2(酸化珪素)、SiN(窒化珪素)、ポリイミド樹脂等によって形成されたものであり、厚みが例えば1μm程度に形成されたものである。
突起体4は、基板1の能動面側に、Al電極2より例えば5〜20μm突出する高さに形成されたもので、図1(a)に示すようにAl電極2とほぼ同一ピッチでこれらAl電極2と同じ方向に複数配列され形成されたものである。これら突起体4は、例えばポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン(BCB;BenzoCycloButene)、ポリベンゾオキサゾール(PBO;PolyBenzOxazole)等の樹脂によって形成されている。
The
The protrusions 4 are formed on the active surface side of the
第1の導電層5は、後述するように電解メッキによって形成される第2の導電層6の下地となるもので、例えばTiWとこれの上に形成するAuとの積層構造が好適とされている。ただし、このような構造以外にも、例えばCu、Cr、Ni、Ti、W、NiV、Al等の金属を単独で用いた構造、または、これらの金属のいくつかを積層した構造を採用することができる。
第2の導電層6は、第1の導電層5上に電解メッキによって選択的に形成されたもので、Al電極2よりも耐腐食性の高い材料、例えばAuによって厚さ0.5μm〜10μm程度に形成されたものである。このような構成により、第2の導電層6はAl電極2の腐食を防止し、電気的不良の発生を防止する機能をも備えたものとなっている。
そして、これら第1の導電層5と第2の導電層6とからなる積層パターンにより、Al電極2に接続し、かつ突起部4上にまで延びる本発明の導電層が形成され、特に突起体4とこれの上に形成された導電層とにより、突起電極8が形成されている。
As will be described later, the first
The second
Then, the conductive layer of the present invention connected to the
次に、本発明の半導体装置の製造方法の一実施形態について、特に前記構成の基板1に突起体4を形成する工程を中心にして、図2〜図7を参照して説明する。なお、図2〜図7における(a)〜(c)の各図は、図1における(a)〜(c)と同様に、(a)は基板1の部分平面図、(b)は図1(a)におけるA−A線矢視断面図に対応する断面図、(c)は図1(a)におけるB−B線矢視断面図に対応する断面図である。
Next, an embodiment of a method for manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. 2 to 7 with a focus on the step of forming the protrusions 4 on the
まず、図2(a)〜(c)に示すように、基板1の能動面上の所定位置に複数のAl電極2を配列した状態に形成し、さらにこれらAl電極2を露出させた状態にパッシベーション膜3を形成する。このパッシベーション膜3の形成については、まず、SiO2(酸化珪素)やSiN(窒化珪素)等による成膜を行い、続いてこれの上にスピンコート法、ディッピング法、スプレーコート法等によってレジスト層を形成し、さらに所定のパターンが形成されたマスクを用いてレジスト層に露光処理及び現像処理を施し、所定形状のレジストパターン(図示せず)を形成する。その後、このレジストパターンをマスクにして前記膜のエッチングを行い、Al電極2を露出させる開口を形成し、パッシベーション膜3を得る。ここで、エッチングにはドライエッチングを用いるのが好ましく、ドライエッチングとしては反応性イオンエッチング(RIE:Reactive Ion Etching)が好適に用いられる。ただし、エッチングとしてウェットエッチングを用いることもできる。なお、このようにして開口を形成した後には、剥離液等を用いてレジストパターンを除去する。
First, as shown in FIGS. 2A to 2C, a plurality of
次に、パッシベーション膜3上に突起体4を構成する既述の樹脂(例えばポリイミド)を例えば1〜30μmの範囲、本例では20μm程度に塗布して樹脂層4aを形成する。そして、樹脂層4aを、図2(a)〜(c)に示したように、パッシベーション膜3の開口内に露出したAl電極2の直上を避けた範囲Lの全面に載るようにパターニングする(本実施形態では、Al電極2と樹脂層4aとを完全に離間させている)。
続いて、図3(a)〜(c)に示すように、Al電極2及び樹脂層4aの表面(頂面)を含む基板1の表面全面に、例えばスパッタリングによってTiW、Auをこの順に積層することにより、第1の導電層5を形成する。
Next, the above-described resin (for example, polyimide) constituting the protrusion 4 is applied on the
Subsequently, as shown in FIGS. 3A to 3C, TiW and Au are laminated in this order on the entire surface of the
次いで、第1の導電層5上の全面にレジストをスピンコート法、ディッピング法、スプレーコート法等によって塗布し、レジスト層を形成する。そして、第2の導電層6の平面形状(平面パターン)に対応する開口を形成したマスクを用いてレジスト層に露光処理及び現像処理を施し、これを所定形状にパターニングすることにより、図4(a)〜(c)に示すように形成する突起体のパターン、すなわち所定パターンに対応したレジストパターン7を形成する。
Next, a resist is applied to the entire surface of the first
次いで、前記第1の導電層5のレジストパターン7に覆われない部分、すなわち露出した第1の導電層5をシード層として、電解メッキ処理を施し、図5(a)〜(c)に示すようにこのメッキ層によって所望パターン、すなわち前記突起体4の所定パターンに対応したパターンの第2の導電層6を形成する。ここで、電解メッキ処理としては、例えば厚さ0.5〜10μm程度のAuメッキ層を形成する処理が採用される。この後、図6(a)〜(c)に示すように第1の導電層5上に残留したレジストパターン7を除去する。
Next, electrolytic plating is performed using the exposed portion of the first
次いで、加熱処理を行うことにより、前記第2の導電層6に覆われていない部分の前記樹脂層4aを、図7(a)〜(c)に示すように収縮させる。すると、この収縮によって第2の導電層6に覆われた部分が相対的に突出するようになり、これによってこれら第2の導電層6に覆われた部分が前述した突起体4となる。ここで、この加熱処理には、ホットプレートやクリーンオーブン、キュア炉等が好適に用いられる。また、加熱雰囲気としては、第1の導電層5や第2の導電層6の酸化を防止するため、窒素等の不活性雰囲気で行うのが好ましい。
Next, by performing heat treatment, the
加熱処理温度については、特に前記樹脂層4aを構成する樹脂のガラス転移温度以上の温度で行うのが好ましい。このようにすれば、加熱処理による樹脂層4aの収縮をより良好になさせることができ、したがって、得られる突起体4の形状をより良好にすることができるからである。ここで、樹脂としてガラス転移温度Tgが260℃のポリイミドを用いた場合、例えばクリーンオーブンにて300℃で1時間加熱処理することにより、前述した樹脂層4aの収縮を約30%起こさせることができた。すなわち、樹脂層4aの厚さを20μmとした場合に、その厚さ方向に約6μm収縮させることができ、したがって突起体4の高さ(段差)を約6μmに形成することができた。
About heat processing temperature, it is preferable to carry out at the temperature more than the glass transition temperature of resin which comprises the said
なお、このような加熱処理を行う前に、特に前記第1の導電層5上に酸化防止剤を塗布しておくのが好ましい。このようにすれば、加熱処理時にこの第1の導電層5が酸化されてしまうのを防止することができ、したがって、後述するようにこの加熱処理後に、第1の導電層5のエッチングによる除去が容易になるからである。酸化防止剤としては、特に限定されることなく、有機化合物からなるものなど従来公知のものが使用可能である。また、第1の導電層5上に酸化防止剤を塗布する際には、基板1の全面に酸化防止剤を塗布し、これにより第2の導電層6上にも酸化防止剤を塗布するようにしてもよい。
In addition, before performing such a heat treatment, it is particularly preferable to apply an antioxidant onto the first
このようにして加熱処理により樹脂層4aを選択的に収縮させ、突起体4を形成したら、前記第2の導電層6に覆われていない部分、すなわち樹脂層4aにおける収縮した部分の第1の導電層5をエッチングによって除去し、図1(a)〜(c)に示したように第1の導電層5と第2の導電層6とからなる積層パターンを形成する。そして、これによってAl電極2に接続しかつ突起部4上にまで延びて形成された、積層パターンからなる再配置配線を形成するとともに、この再配置配線に接続した突起電極8を得る。
その後、ダイシングによって個片化することにより、本発明の半導体装置を得る。
When the
Thereafter, the semiconductor device of the present invention is obtained by dicing into individual pieces.
なお、第1の導電層5のエッチングについては、第2の導電層6をマスクにしてこれに覆われない部分の第1の導電層5を選択的にエッチングするのが望ましいが、レジストパターンによるマスクを形成し、これを用いてエッチングを行うようにしてもよい。また、エッチングについては、ウエットエッチング、ドライエッチングのいずれを採用してもよい。
また、このような第1の導電層5のエッチングについては、前記の加熱処理に先だって行ってはならず、必ず加熱処理後に行う必要がある。これは、そのメカニズムについては明らかにはなっていないものの、第2の導電層6に覆われていない部分の第1の導電層5をエッチングによって除去した後、前記の加熱処理を行った場合、前記樹脂層4aの部分的な収縮が起こらず、したがって突起部4の形成がなされないことが実験によって分かったからである。
As for the etching of the first
In addition, such etching of the first
このような製造方法にあっては、突起体4のパターンに対応して第2の導電層6を形成した後、単に加熱処理を行うことにより、前記樹脂層4aを選択的に収縮させて突起体4を形成するようにしたので、突起体4のパターニングが不要になり、したがってこのパターニングに用いるフォトマスクが不要になるなど製造工程の簡略化を図ることができ、これにより製造コストを低減化することができる。また、樹脂からなる突起体4上に第1の導電層5、第2の導電層6からなる突起電極8を形成したので、突起体4を予め狭ピッチとなるように配列形成しておくことにより、突起電極8を狭ピッチ化に対応させて形成することができる。さらに、突起体4が樹脂からなっていることにより、これが金属等に比べて弾性率が低いことから、突起体4上の突起電極8が他の端子と接続した際、該突起体4がその弾性によって良好な応力緩和性を発揮するようになる。
したがって、得られた半導体装置にあっては、製造コストの低減化が図られているのに加え、接続不良等が防止されて接続信頼性が向上したものとなる。
In such a manufacturing method, after the second
Therefore, in the obtained semiconductor device, the manufacturing cost is reduced, and the connection reliability is improved by preventing the connection failure.
次に、本発明の半導体装置の製造方法の他の実施形態について説明する。
本実施形態が図1〜図7に示した実施形態と異なるところは、本実施形態は、本発明の突起電極の技術を、特にウエハレベルCSPに適用している点である。
すなわち、本実施形態では、高密度実装を実現するための狭ピッチ化がなされたウエハレベルCSPとして、前記の突起電極8上に外部接続端子を形成することで再配置配線を行っている。
Next, another embodiment of the method for manufacturing a semiconductor device of the present invention will be described.
This embodiment is different from the embodiment shown in FIGS. 1 to 7 in that this embodiment applies the technique of the protruding electrode of the present invention to the wafer level CSP.
That is, in this embodiment, the rearrangement wiring is performed by forming the external connection terminals on the protruding
このようなウエハレベルCSPを形成するには、図8に示すように基板(半導体基板)10を用意し、この基板10の能動面上の所定位置に、前記実施形態と同様にして複数のAl電極11を配列形成し、さらにこれらAl電極11を露出させた状態にパッシベーション膜12を形成する。
続いて、パッシベーション膜12上に突起体形成用の樹脂(例えばポリイミド)を塗布し、さらにこれをパターニングして樹脂層13aを形成する。
In order to form such a wafer level CSP, a substrate (semiconductor substrate) 10 is prepared as shown in FIG. 8, and a plurality of Al are formed at predetermined positions on the active surface of the
Subsequently, a resin for forming projections (for example, polyimide) is applied on the
次いで、Al電極11及び樹脂層13aの表面(頂面)を含む基板10の表面全面に、例えばスパッタリングによってTiW、Cuをこの順に積層することにより、第1の導電層14を形成する。
次いで、第1の導電層14上の全面にレジストをスピンコート法、ディッピング法、スプレーコート法等によって塗布し、レジスト層を形成する。そして、第1の導電層14の平面形状(平面パターン)に対応する開口が形成されたマスクを用いてレジスト層に露光処理及び現像処理を施し、これを所定形状にパターニングすることにより、突起体のパターン、すなわち所定パターンに対応したレジストパターン(図示せず)を形成する。
Subsequently, TiW and Cu are laminated in this order on the entire surface of the
Next, a resist is applied to the entire surface of the first
次いで、前記第1の導電層14のレジストパターンに覆われない部分、すなわち露出した第1の導電層14をシード層として電解メッキ処理を施し、このメッキ層によって所望パターン、すなわち形成する突起体の所定パターンに対応したパターンの第2の導電層15を形成する。ここで、電解メッキ処理としては、例えばCuメッキ層を形成する処理が採用される。この後、第1の導電層14上に残留したレジストパターンを除去する。
Next, electrolytic plating is performed using the exposed portion of the first
次いで、加熱処理を行うことにより、前記実施形態と同様に、第2の導電層15に覆われていない部分の前記樹脂層13aを、図9に示すように収縮させる。すると、この収縮によって第2の導電層15に覆われた部分が相対的に突出するようになり、これによってこれら第2の導電層15に覆われた部分が突起体13となる。ここで、この加熱処理には、前述したようにホットプレートやクリーンオーブン、キュア炉等が好適に用いられる。また、加熱雰囲気としては、第1の導電層14や第2の導電層15の酸化を防止するため、窒素等の不活性雰囲気で行うのが好ましく、さらに、このような加熱処理に先立ち、特に前記第1の導電層14上に酸化防止剤を塗布しておくのが、後工程において、第1の導電層14のエッチングによる除去が容易になるため好ましい。また、加熱処理温度については、特に前記樹脂層13aを構成する樹脂のガラス転移温度(Tg)以上の温度で行うのが好ましい。
Next, by performing a heat treatment, the
このようにして加熱処理により樹脂層13aを選択的に収縮させ、突起体13を形成したら、前記第2の導電層15に覆われていない部分、すなわち樹脂層13aにおける収縮した部分の第1の導電層14をエッチングによって除去し、図10に示すように第1の導電層14と第2の導電層15とからなる積層パターンを形成する。そして、これによってAl電極11に接続しかつ突起部13上にまで延びて形成された、積層パターンからなる再配置配線を形成するとともに、この再配置配線に接続した突起電極18を得る。
When the
次いで、このように突起電極18までを形成した半導体装置上に、レジスト等からなる第2の樹脂の層を形成し、さらにこの第2の樹脂の層に対して露光処理、現像処理を施し、これによってこの第2の樹脂の層を、図11に示すように前記突起体13上の第2の導電層15の所定箇所を露出させる開口を有した形状にパターニングする。これにより、第2樹脂層16を形成する。ここで、第2の樹脂としては、前記の樹脂層13aを形成する樹脂より、その弾性率が低いものを用いるのが好ましい。
Next, a second resin layer made of a resist or the like is formed on the semiconductor device having the protruding
次いで、この第2樹脂層16上の、前記第2の導電層15が露出した開口内に、図12に示すように例えば鉛フリーはんだからなる外部接続端子17を設ける。
その後、これら外部接続端子17に対し、図13に示すように少なくともその上部が露出するようにして、これら外部接続端子17と前記第2樹脂層16との間に第3の樹脂を塗布し、外部接続端子17の根元を覆った状態に第3樹脂層19を形成し、本実施形態におけるウエハレベルCSPの半導体装置を得る。ここで、第3の樹脂としては、前記の第2の樹脂より、その弾性率が低いものを用いるのが好ましい。
Next, as shown in FIG. 12, an
Thereafter, a third resin is applied between the
このような製造方法にあっては、前記実施形態と同様に、突起体13のパターンに対応して第2の導電層15を形成した後、単に加熱処理を行うことにより、前記樹脂層13aを選択的に収縮させて突起体13を形成するようにしたので、突起体13のパターニングが不要になり、したがってこのパターニングに用いるフォトマスクが不要になるなど製造工程の簡略化を図ることができ、これにより製造コストを低減化することができる。
また、第2樹脂層16の開口内に外部接続端子17を設けるようにしたので、この開口内に露出する第2の導電層15に外部接続端子17がより良好に接続し、したがって接続信頼性が向上することなどにより、特に本発明の突起電極18の技術をウエハレベルCSPに良好に適用することができ。
In such a manufacturing method, similarly to the above-described embodiment, after the second
In addition, since the
また、前記突起体13を形成する樹脂として、前記第2の樹脂より弾性率が高いものを用いれば、前記第2樹脂層16が前記突起体13より弾性変形し易くなることから、この突起体13上の外部接続端子17が実装時に他の端子と接続した際、該突起体13がその弾性によって良好な応力緩和性を発揮するようになる。したがって、得られた半導体装置にあっては、接続不良等が防止されて接続信頼性が向上したものとなる。
また、外部接続端子17を形成した後、該外部接続端子17の少なくとも上部を露出させた状態で該外部接続端子17と前記第2樹脂層16との間を第3樹脂層19で覆っているので、第2樹脂層16の開口部への外部接続端子17の接続を、第3樹脂層19で補強することができ、したがって外部接続端子17の接続信頼性を向上することができる。
また、前記第2の樹脂を、前記第3の樹脂より弾性率が高いものを用いれば、前記第3樹脂層19が前記第2樹脂層16より弾性変形し易くなることから、外部接続端子17が実装時に他の端子と接続した際、該第2樹脂層16がその弾性によって良好な応力緩和性を発揮するようになる。したがって、得られた半導体装置にあっては、接続不良等が防止されて接続信頼性が向上したものとなる。
Further, if a resin having a higher elastic modulus than that of the second resin is used as the resin forming the
Further, after the
Further, if the second resin having a higher elastic modulus than the third resin is used, the
図14は、本発明の回路基板及び電気光学装置の一実施形態としての、液晶表示装置の概略構成を示す斜視図である。図14に示す液晶表示装置は、電気光学パネルとしてのカラーの液晶パネル51と、この液晶パネル51に接続されたCOF(Chip On Film)式の回路基板100とを備えて構成されたものであり、回路基板100は、前記半導体装置の製造方法によって製造された半導体装置101を備えて構成されたものである。このような構成のもとに、回路基板100は本発明の回路基板の一実施形態となっており、また液晶表示装置は本発明の電気光学装置の一実施形態となっている。なお、前記液晶表示装置においては、バックライト等の照明装置やその他の付帯機器が、必要に応じて液晶パネル51に付設されるようになっている。また、回路基板100としては、COF式のものに限定されることなく、COB(Chip On Board)のものを用いることもできる。
FIG. 14 is a perspective view showing a schematic configuration of a liquid crystal display device as an embodiment of the circuit board and the electro-optical device of the invention. The liquid crystal display device shown in FIG. 14 includes a color
また、本発明は、前記COF式のものやCOB式のもの以外にも、表示体パネル(液晶パネル)上に直接ドライバーIC等を実装するCOG(Chip On Glass)式の電気光学装置にも適用可能である。図15に、COG式液晶表示装置の一例を示す。
この図において、電気光学装置としての液晶表示装置50は、金属板から成る枠状のシールドケース68と、電気光学パネルとしての液晶パネル52と、液晶駆動用LSI58と、液晶パネル52と液晶駆動用LSI58の能動面に形成されたバンプとをCOG実装方式によって互いに電気的に接続するための図示しないACF(Anisotropic Conductive Film :異方性導電膜)、あるいはNCF(Non Conductive Film)と、全体の強度を保つための保持部材172とを有して構成されている。
In addition to the COF type and the COB type, the present invention is also applicable to a COG (Chip On Glass) type electro-optical device in which a driver IC or the like is mounted directly on a display panel (liquid crystal panel). Is possible. FIG. 15 shows an example of a COG type liquid crystal display device.
In this figure, a liquid
この液晶パネル52は、一方の面に第1透明電極層を設けた0.7mm厚のソーダガラスからなる第1基板53と、一方の面に第2の透明電極層を設けた0.7mm厚のソーダガラスからなる第2基板54とが、第1透明電極層と第2透明電極層とが相対向するようにして貼り合わされ、さらに、これらの基板間に液晶組成物が封入されたことにより、形成されている。そして、COG用ACF、あるいはNCFによって液晶駆動用LSI58が一方の基板54上に直接、電気的に接続されており、このようにして、COG型の液晶パネル52が形成されている。ここで、前記液晶駆動用LSI58は、前記半導体装置の製造方法によって製造されている。
The
なお、電気光学装置としては、液晶表示装置以外にも例えば有機EL表示装置に用いることができる。図16は、本発明による電気光学装置としての有機EL表示装置に設けられる有機ELパネルの断面図である。有機ELパネル(電気光学パネル)30は、基板31上にマトリクス状にTFT(Thin Film Transistor)32を形成し、さらにその上に複数の積層体33を形成して概略構成されたものである。TFT32は、ソース電極、ゲート電極、及びドレイン電極を有したもので、ゲート電極及びソース電極は、例えば図1に示した突起電極8の何れかと電気的に接続されている。前記積層体33は、陽極層34、正孔注入層35、発光層36、及び陰極層37を含んで構成されたものである。前記陽極層34は、TFT32のドレイン電極と接続されており、TFT32がオン状態にあるときに電流が、TFT32のソース電極及びドレイン電極を介して陽極層34に供給されるようになっている。
In addition to the liquid crystal display device, the electro-optical device can be used for an organic EL display device, for example. FIG. 16 is a cross-sectional view of an organic EL panel provided in an organic EL display device as an electro-optical device according to the present invention. The organic EL panel (electro-optical panel) 30 is generally configured by forming TFTs (Thin Film Transistors) 32 in a matrix on a
以上の構成の有機ELパネル30において、陽極層34から正孔注入層35を介して発光層36に注入された正孔(ホール)と、陰極層37から発光層36に注入された電子とが発光層36内において再結合して生ずる光は、基板31側から射出される。
In the
次に、本実施形態の電気光学装置が搭載される電子機器について説明する。以上に説明した電気光学装置としての液晶表示装置、CPU(中央処理装置)等を備えたマザーボード、キーボード、ハードディスク等の電子部品を筐体内に組み込むことで、例えば図17に示すノート型のパーソナルコンピュータ60(電子機器)が製造される。 Next, an electronic apparatus in which the electro-optical device according to this embodiment is mounted will be described. The above-described liquid crystal display device as an electro-optical device, a motherboard provided with a CPU (Central Processing Unit), a keyboard, a hard disk, and other electronic components are incorporated into the housing, for example, a notebook personal computer shown in FIG. 60 (electronic equipment) is manufactured.
図17は、本発明の一実施形態による電子機器としてのノート型コンピュータを示す外観図である。図17において61は筐体であり、62は液晶表示装置(電気光学装置)であり、63はキーボードである。なお、図17においては、液晶表示装置を備えるノート形コンピュータを示しているが、液晶表示装置に代えて有機EL表示装置を備えていても良い。 FIG. 17 is an external view showing a notebook computer as an electronic apparatus according to an embodiment of the present invention. In FIG. 17, 61 is a housing, 62 is a liquid crystal display device (electro-optical device), and 63 is a keyboard. Note that FIG. 17 shows a notebook computer provided with a liquid crystal display device, but an organic EL display device may be provided instead of the liquid crystal display device.
また、前記実施形態では、電子機器としてノート型コンピュータを例に挙げて説明したが、これらに限らず、携帯電話、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ(PC)及びエンジニアリング・ワークステーション(EWS)、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、POS端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。 In the above-described embodiment, a notebook computer has been described as an example of an electronic device. However, the present invention is not limited to this, and is not limited thereto. It can be applied to electronic devices such as pagers, word processors, televisions, viewfinder type or monitor direct-view type video tape recorders, electronic notebooks, electronic desk calculators, car navigation devices, POS terminals, and devices equipped with touch panels. .
以上、本発明の実施形態による半導体装置及びその製造方法、電気光学装置、並びに電子機器について説明したが、本発明は前記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。
例えば前述した実施の形態の「半導体チップ」や「半導体素子」を「電子素子」に置き換えて、電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、光素子、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。
The semiconductor device and the manufacturing method thereof, the electro-optical device, and the electronic apparatus according to the embodiment of the present invention have been described above. However, the present invention is not limited to the above-described embodiment, and can be freely changed within the scope of the present invention. Is possible.
For example, the “semiconductor chip” or “semiconductor element” in the above-described embodiment can be replaced with “electronic element” to manufacture an electronic component. Examples of electronic components manufactured using such electronic elements include optical elements, resistors, capacitors, coils, oscillators, filters, temperature sensors, thermistors, varistors, volumes, and fuses.
1…基板(半導体基板)、2、11…Al電極(電極)、4、13…突起体、
4a、13a…樹脂層、5、14…第1の導電層、6、15…第2の導電層、
8、18…突起電極(導電層)、16…第2樹脂層、17…外部接続端子、
19…第3樹脂層、30…有機ELパネル(電気光学パネル)、
60…パーソナルコンピュータ(電子機器)、62…液晶表示装置(電気光学装置)、
100…回路基板、101…半導体装置
DESCRIPTION OF
4a, 13a ... resin layer, 5, 14 ... first conductive layer, 6, 15 ... second conductive layer,
8, 18 ... Projection electrode (conductive layer), 16 ... Second resin layer, 17 ... External connection terminal,
19 ... 3rd resin layer, 30 ... Organic EL panel (electro-optical panel),
60 ... Personal computer (electronic device), 62 ... Liquid crystal display device (electro-optical device),
DESCRIPTION OF
Claims (11)
前記半導体装置に前記電極を避けて前記樹脂の層を形成する工程と、
前記電極上及び前記樹脂の層上に第1の導電層を形成する工程と、
前記第1の導電層上に第2の導電層を、前記突起体の前記所定パターンに対応したパターンに形成する工程と、
加熱処理を行って前記第2の導電層に覆われていない部分の前記樹脂の層を収縮させ、前記第2の導電層に覆われた部分を相対的に突出させてこれを前記突起体とする工程と、
前記加熱処理後、前記第2の導電層に覆われていない部分の前記第1の導電層を除去する工程と、
を有することを特徴とする半導体装置の製造方法。 Manufacture of a semiconductor device having an electrode, a protrusion protruding from the electrode and formed in a predetermined pattern with a resin, and a conductive layer electrically connected to the electrode and reaching the upper surface of the protrusion A method,
Forming the resin layer by avoiding the electrodes in the semiconductor device;
Forming a first conductive layer on the electrode and the resin layer;
Forming a second conductive layer on the first conductive layer in a pattern corresponding to the predetermined pattern of the protrusions;
Heat treatment is performed to shrink the portion of the resin layer that is not covered by the second conductive layer, and the portion covered by the second conductive layer is relatively projected to form the protrusion and And a process of
Removing the first conductive layer in a portion not covered with the second conductive layer after the heat treatment;
A method for manufacturing a semiconductor device, comprising:
前記第2の樹脂の層からなるパターン上の、前記第2の導電層が露出した開口内に外部接続端子を設ける工程と、
を有することを特徴とする請求項1〜3のいずれか一項に記載の半導体装置の製造方法。 After the step of removing the first conductive layer, a second resin layer is formed on the semiconductor device, and the second resin layer is formed on the second conductive layer on the protrusion. Patterning into a shape having an opening that exposes a location;
A step of providing an external connection terminal in an opening where the second conductive layer is exposed on the pattern made of the second resin layer;
The method for manufacturing a semiconductor device according to claim 1, wherein:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003339956A JP3938128B2 (en) | 2003-09-30 | 2003-09-30 | SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD, CIRCUIT BOARD, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC DEVICE |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003339956A JP3938128B2 (en) | 2003-09-30 | 2003-09-30 | SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD, CIRCUIT BOARD, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC DEVICE |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005109110A JP2005109110A (en) | 2005-04-21 |
JP3938128B2 true JP3938128B2 (en) | 2007-06-27 |
Family
ID=34535002
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003339956A Expired - Fee Related JP3938128B2 (en) | 2003-09-30 | 2003-09-30 | SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD, CIRCUIT BOARD, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC DEVICE |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3938128B2 (en) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4221606B2 (en) | 2005-06-28 | 2009-02-12 | セイコーエプソン株式会社 | Manufacturing method of semiconductor device |
JP4284544B2 (en) | 2005-06-29 | 2009-06-24 | セイコーエプソン株式会社 | Semiconductor device and manufacturing method thereof |
JP4269173B2 (en) | 2005-07-06 | 2009-05-27 | セイコーエプソン株式会社 | Semiconductor device and manufacturing method thereof |
JP4224717B2 (en) * | 2005-07-11 | 2009-02-18 | セイコーエプソン株式会社 | Semiconductor device |
JP4273347B2 (en) | 2005-08-03 | 2009-06-03 | セイコーエプソン株式会社 | Semiconductor device |
JP4235835B2 (en) | 2005-08-08 | 2009-03-11 | セイコーエプソン株式会社 | Semiconductor device |
JP2007165744A (en) * | 2005-12-16 | 2007-06-28 | Epson Imaging Devices Corp | Semiconductor device, mounting structure, electrooptical device, method of manufacturing semiconductor device, method of manufacturing mounting structure, method of manufacturing electrooptical device, and electronic equipment |
JP4240106B2 (en) * | 2006-10-25 | 2009-03-18 | エプソンイメージングデバイス株式会社 | Semiconductor device, mounting structure, electro-optical device, electronic apparatus, and electronic component manufacturing method |
JP4645635B2 (en) | 2007-11-02 | 2011-03-09 | セイコーエプソン株式会社 | Electronic components |
JP5019060B2 (en) * | 2008-03-03 | 2012-09-05 | セイコーエプソン株式会社 | Manufacturing method of semiconductor device |
JP5386302B2 (en) * | 2009-10-27 | 2014-01-15 | ルネサスエレクトロニクス株式会社 | Semiconductor device and manufacturing method of semiconductor device |
JP2012054359A (en) | 2010-08-31 | 2012-03-15 | Toshiba Corp | Semiconductor device and manufacturing method of semiconductor device |
JP6442865B2 (en) * | 2014-05-09 | 2018-12-26 | 日立化成デュポンマイクロシステムズ株式会社 | Cured film manufacturing method |
JP6873311B2 (en) * | 2018-02-22 | 2021-05-19 | 三菱電機株式会社 | Semiconductor devices and their manufacturing methods |
-
2003
- 2003-09-30 JP JP2003339956A patent/JP3938128B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005109110A (en) | 2005-04-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050802 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050803 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060315 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070306 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070319 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
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|
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Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 6 |
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Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 6 |
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