JP3923715B2 - メモリカード - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は各種電子機器に装着して使用可能なメモリカードに関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータ、ＰＤＡ、カメラ、携帯電話等の携帯可能な小型電子機器においては、メモリカードが装着可能に構成されている。メモリカードとしては、ＰＣカードや、それよりもさらに小型の各種カードメディアが利用され始めている。代表的な小型カードメディアとしては、ＳＤ（Secure Digital）カードが知られている。
【０００３】
このＳＤカードは、信号ピン数が９ピンであり、そのうちの４ピンをデータ線として用いている。つまりＳＤカードでは、４ビットデータ転送を実現することで、それ以前の１ビットデータ転送を行う他の小型メモリカードに比べてデータ転送能力の向上を図っている。
【０００４】
ところで、最近では、このような小型カードメディアにおいてもその内部回路の低消費電力化の実現が要求されている。
【０００５】
【発明が解決しようとする課題】
回路の消費電力を下げる手法としては、従来より回路への動作クロックの供給を停止させる技術が知られている。ＰＬＬ（Phase Locked Loop）を含む回路では、ＰＬＬからの出力クロックの供給を停止するよりも、ＰＬＬそのものの動作を停止した方が低消費電力化に効果がある。
【０００６】
しかし、ＰＬＬを一旦動作停止させてから発振を再開すると、ＰＬＬからの出力クロックを使用できるようになるまでにＰＬＬの安定化時間が必要となるため、回路の動作性能が低下されてしまうことになる。特に、フラッシュＥＥＰＲＯＭ等の不揮発性メモリを内蔵したメモリカードにおいては、もともと不揮発性メモリに対するアクセスに比較的多くの時間を要するので、ＰＬＬを停止させてしまうと、メモリカードの内部回路の動作再開までに要する時間と相まって、その性能は著しく低下することになる。
【０００７】
本発明は上述の事情に鑑みてなされたものであり、性能低下を招くことなく、十分な低消費電力化を実現できるメモリカードを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の第１の態様のメモリカードは、ホスト装置に取り外し自在に装着可能なメモリカードであって、データを記憶する不揮発性メモリと、前記ホスト装置からのコマンドに応じて、前記不揮発性メモリへのデータ書き込み及び前記不揮発性メモリからのデータ読み出しを含むコマンド処理を実行するコントローラと、前記コントローラに供給するクロックを生成するＰＬＬを含むクロック発生回路と、前記コントローラがコマンド待ちのアイドル状態になった場合、前記コントローラへのクロックの供給を停止するクロック制御手段であって、前記メモリカードの現在のステートが所定の応答性能が要求されるステートであるか否かに応じて、前記ＰＬＬの発振を停止させる第１クロック制御モードと、前記ＰＬＬの発振動作を維持した状態で前記ＰＬＬから前記コントローラへのクロックの供給を遮断する第２クロック制御モードとを選択的に使用するクロック制御手段とを具備し、前記クロック制御手段は、前記メモリカードの現在のステートが前記不揮発性メモリのアクセスに関するコマンドを待っているステートである場合、前記第２クロック制御モードを用いて前記コントローラへのクロックの供給を停止し、前記メモリカードの現在のステートが前記不揮発性メモリのアクセスに関するコマンドを待っているステート以外の他のコマンドを待っているステートである場合、前記コントローラへのクロックの供給を停止することを特徴とする。
本発明の第２の態様のメモリカードは、ホスト装置に取り外し自在に装着可能なメモリカードであって、データを記憶する不揮発性メモリと、前記ホスト装置からのコマンドに応じて、前記不揮発性メモリへのデータ書き込み及び前記不揮発性メモリからのデータ読み出しを含むコマンド処理を実行するコントローラであって、コマンド待ちが発生し得るステートとして前記不揮発性メモリのアクセスに関するコマンドを受付可能な第１ステートと、前記第１ステートへの遷移を示すコマンドを受け付け可能な第２ステートとを有するコントローラと、前記コントローラに供給するクロックを生成するＰＬＬを含むクロック発生回路と、前記ＰＬＬの発振を停止させる第１クロック制御モードと、前記ＰＬＬの発振動作を維持した状態で前記ＰＬＬから前記コントローラへのクロックの供給を遮断する第２クロック制御モードとを有し、前記第１ステートにおいてコマンド待ちが発生した場合には前記第２クロック制御モードを用いて前記コントローラへのクロック供給を停止し、前記第２ステートにおいてコマンド待ちが発生した場合には前記第１クロック制御モードを用いて前記コントローラへのクロック供給を停止するクロック制御手段とを具備することを特徴とするメモリカード。
【０００９】
このメモリカードにおいては、コントローラがコマンド待ちのアイドル状態になった場合、コントローラのコアロジックへのクロックの供給がクロック制御手段によって自動的に停止される。この場合、クロック制御手段は、ＰＬＬの発振を停止させる第１クロック制御モードと、ＰＬＬの発振動作を維持した状態でＰＬＬからコントローラへのクロックの供給を遮断する第２クロック制御モードとを有しており、メモリカードの現在のステートが所定の応答性能が要求されるステートである場合と、そうではない場合とで、クロック制御モードが使い分けられる。所定の応答性能が要求されるステートであればクロック供給を高速に再開可能な第２クロック制御モードを用い、所定の応答性能が要求されないステートであれば、より低消費電力化の効果の大きい第１クロック制御モードを用いることにより、不揮発性メモリに対するリード／ライト性能の低下を招くことなく、メモリカードの十分な低消費電力化を実現できる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
図１には、本発明の一実施形態に係るＳＤメモリカード１１とそれを装着して使用可能な電子機器（ホスト）１２との関係が示されている。
【００１１】
本ＳＤメモリカード１１は、例えばパーソナルコンピュータ、ＰＤＡ、カメラ、携帯電話等の各種ホスト装置１２に設けられたメモリカード装着スロットに着脱自在に装着して使用される。ＳＤメモリカード１１とホスト１２との間の通信は全てホスト１２からのコマンドによって制御される。
【００１２】
ＳＤメモリカード１１には、図時のように、コントローラ１１１およびメモリコア１１２が内蔵されている。メモリコア１１２は例えばフラッシュＥＥＰＲＯＭ等の不揮発性メモリから構成されている。コントローラ１１１はホスト１２からのコマンドに応じた動作（コマンド処理）を実行するためのものであり、ホスト１２からのコマンドに応じて、メモリコア１１２へのデータ書き込み及びメモリコア１１２からのデータ読み出し等を含む各種コマンド処理を実行する。
【００１３】
コントローラ１１１には、図示のように、入出力インタフェース２０１、ＭＰＵ２０２、メモリインタフェース２０３、バッファメモリ２０４、ＲＯＭ２０５、バッファメモリ用制御ロジック２０６、ＲＯＭ用制御ロジック２０７、およびクロック制御回路２０８が設けられている。入出力インタフェース２０１はホスト１２との間でコマンド／データを授受するためのものであり、ホスト１２との間の通信はクロックＣＬＫ線、コマンドＣＭＤ線、および４本のデータ線ＤＡＴ３：０を介して行われる。ホスト１２からＳＤメモリカード１１へのコマンドＣＭＤの転送、およびホスト１２とＳＤメモリカード１１との間のデータ転送は、ホスト１２から供給されるクロックＣＬＫに同期して実行される。
【００１４】
なお、クロックＣＬＫは常時供給する必要はなく、ホスト１２はＳＤメモリカード１１との通信が不要なときはクロックＣＬＫを停止することができる。入出力インタフェース２０１は、ホスト１２からのクロックＣＬＫに同期して動作する。入出力インタフェース２０１にはステートマシンレジスタ３１１が設けられており、ここにＳＤメモリカード１１（コントローラ１１１）の現在のステートが保持される。ＳＤメモリカード１１には様々なステートが定義されており、ホスト１２からのコマンドやＳＤメモリカード１１の内部動作の進捗に合わせてステートの遷移が行われる。
【００１５】
すなわち、ＳＤメモリカード１１は、その動作モードとしてＳＤメモリカード１１の属性等をホスト１２が識別するためのカード識別モードとホスト１２との間のデータ転送を行うデータトランスファモードを有しており、データトランスファモードには、スタンドバイステート（Stand-by State）、トランスファステート（Transfer State）、データ送信ステート（Sending-data State）、データ受信ステート（Receive-data State）、プログラミングステート（Programming State）、ディスクコネクトステート（Disconnect State）などが定義されている。
【００１６】
スタンドバイステート（Stand-by State）はカード識別モードからデータトランスファモードに移行したときの最初のステートであり、このステートでは、メモリアクセスに関するコマンドはホスト１２から送信されない。トランスファステート（Transfer State）は、ホスト１２からのメモリアクセスに関するコマンドを受け付けることが可能なステートであり、メモリアクセスに関するコマンドの受信待ちが行われる。トランスファステート（Transfer State）でメモリアクセスに関するコマンドを受信すると、そのコマンドの種類に応じてデータ送信ステート（Sending-data State）またはデータ受信ステート（Receive-data State）に遷移される。スタンドバイステート（Stand-by State）とトランスファステート（Transfer State）との間の遷移は、ホスト１２からのコマンドによって行うことができる。メモリアクセスを行う場合には、ホスト１２は、ＳＤメモリカード１１をスタンドバイステート（Stand-by State）からトランスファステート（Transfer State）に一旦遷移させることが必要となる。つまり、スタンドバイステート（Stand-by State）では、トランスファステート（Transfer State）への遷移を示すコマンドを受け付けることができる。
【００１７】
トランスファステート（Transfer State）でデータリードコマンドを受信したとき、データ送信ステート（Sending-data State）に移行する。データ送信ステート（Sending-data State）はメモリコア１１２からデータを読み出して、ＳＤメモリカード１１からホスト１２に読み出しデータを送信するステートである。リードコマンド処理が完了すると、トランスファステート（Transfer State）に戻る。
【００１８】
トランスファステート（Transfer State）でデータライトコマンドを受信したときは、データ受信ステート（Receive-data State）に移行する。データ受信ステート（Receive-data State）はホスト１２から転送される書き込みデータを受信してバッファメモリ２０４に蓄積するステートである。全ての書き込みデータの受信が終了すると、データ受信ステート（Receive-data State）からプログラミングステート（Programming State）に移る。プログラミングステート（Programming State）は、バッファメモリ２０４に蓄積されている書き込みデータをメモリコア１１２に書き込んでいるステートである。データ書き込みが終了すると、トランスファステート（Transfer State）に戻る。
【００１９】
ホスト１２からのコマンド待ちが生じるステートは、スタンドバイステート（Stand-by State）とトランスファステート（Transfer State）である。本実施形態では、トランスファステート（Transfer State）を高速応答性が要求されるステート（以下、Ｑステートと称する）とし、スタンドバイステート（Stand-by State）を高速応答性が要求されないステート（以下、Ｓステートと称する）とする。この様子を図３に示す。ＳＤメモリカード１１（具体的にはコントローラ１１１）がコマンド待ちによるアイドル状態になった場合、ＳＤメモリカード１１の現在のステートがスタンドバイステート（以下、ＳＴＢＹとする）、すなわちＳステートであればより低消費電力のクロック制御を行い、トランスファステート（以下、ＴＲＮ）、すなわちＱステートであればより復帰の速いクロック制御を行う。
【００２０】
ＭＰＵ２０２はＳＤメモリカード１１全体の動作制御を行うプロセッサであり、ＲＯＭ２０５に記憶されたプログラムに従って各種コマンド処理を実行する。メモリインタフェース２０３はメモリコア１１２をアクセス制御するためのものであり、ＭＰＵ２０２の制御の下に、データ書き込み、データ読み出し、消去等のメモリアクセスを実行する。バッファメモリ２０４は主にホスト１２からの書き込みデータのポステッドバッファとして使用される。フラッシュＥＥＰＲＯＭに代表される不揮発性メモリの多くはデータ書き換えの度にブロック単位で消去動作と書き込み動作を行うことが必要となるので、書き込み完了までには多くの時間を要する。このため、本ＳＤメモリカード１１では、バッファメモリ２０４にホスト１２からの書き込みデータが蓄積された段階でコマンド処理の終了をホスト１２に通知し、その後でフラッシュＥＥＰＲＯＭに対する消去動作と書き込み動作をコントローラ１１１内でローカルに実行するという方式を採用している。
【００２１】
この場合、ホスト１２からのクロックＣＬＫはコマンド処理の終了通知を受けた時点で停止されてしまう可能性があるので、ＳＤメモリカード１１には動作クロックを独自に発生するクロック制御回路２０８を備えている。
【００２２】
入出力インタフェース２０１は前述したようにホスト１２からのクロックＣＬＫで動作するが、コントローラ１１１のコアロジック、つまり、ＭＰＵ２０２、メモリインタフェース２０３、バッファメモリ用制御ロジック２０６、ＲＯＭ用制御ロジック２０７は、クロック制御回路２０８から発生されるクロックＣＬＫ１で動作する。
【００２３】
クロック制御回路２０８はＰＬＬを用いたクロック発生回路であり、内部発振器からのクロックをＰＬＬによって逓倍し、それをクロックＣＬＫ１として出力する。クロック制御回路２０８の動作はコントローラ１１１内で発生されるクロック制御信号Ｑ＿ＯＦＦ、Ｓ＿ＯＦＦ、ＣＬＫ＿ＯＮによって制御される。クロック制御信号Ｑ＿ＯＦＦはＱステート時のクロック停止指示信号であり、Ｑ＿ＯＦＦが入力された場合には、クロックＣＬＫ１を生成するＰＬＬの発振動作を維持した状態でＰＬＬからの出力クロックであるクロックＣＬＫ１の発生が停止される。一方、Ｓ＿ＯＦＦはＳステート時のクロック停止指示信号であり、Ｓ＿ＯＦＦが入力された場合には、クロックＣＬＫ１を生成するＰＬＬの発振動作そのものが停止される。ＣＬＫ＿ＯＮはクロック供給の再開指示信号である。
【００２４】
次に、図２を参照して、クロック制御の仕組みについて説明する。
【００２５】
クロック制御回路２０８は図示のように源発振器４０１、ＰＬＬ４０２、および出力回路４０３を備えている。ＰＬＬ４０２は、位相比較器、ローパスフィルタ、ＶＣＯ、分周器などによって構成されている。Ｑ＿ＯＦＦが入力された時には、出力回路４０３がオフされ、これによってＰＬＬ４０２からのクロックの出力が遮断される。一方、Ｓ＿ＯＦＦが入力された時には、源発振器４０１、ＰＬＬ４０２、および出力回路４０３が全てオフされる。
【００２６】
Ｑ＿ＯＦＦは２入力ＡＮＤゲートＧ１を介してクロック制御回路２０８に入力される。ＡＮＤゲート回路Ｇ１の第１入力にはトランスファステート（ＴＲＡＮ）である時にステートマシンレジスタ３１１の所定ビット位置にセットされるビット“１”がＱステート信号として入力され、またその第２入力にはクロック停止指示（ＣＬＫ＿ＳＴＰ）発生回路３１４からの出力信号が入力される。クロック停止指示（ＣＬＫ＿ＳＴＰ）発生回路３１４は、ＭＰＵ２０２のレジスタ３１２の所定ビット位置に“１”のクロック停止指示ビットＣＬＫ＿ＳＴＰがセットされた時に、“１”のパルスを発生する。
【００２７】
クロック停止指示ビットＣＬＫ＿ＳＴＰは、コマンド待ちによるアイドル状態であるときにＭＰＵ２０２によってセットされる。ＭＰＵ２０２は、コマンド処理（内部動作も含めて）が完了した時にアイドル状態となる。すなわち、図４に示すように、ＭＰＵ２０２は、ホストからコマンドが送信されてきたことが入出力インタフェース２０１からの割り込みＩＮＴによって通知されると、入出力インタフェース２０１からコマンドを取得し（ステップＳ１０１）、その取得したコマンドに対応するコマンド処理を実行する（ステップＳ１０２）。そして、コマンド処理が終了すると、新たなコマンド入力がないことを条件に、クロック停止指示ビットＣＬＫ＿ＳＴＰをレジスタ３１２にセットする（ステップＳ１０３）。
【００２８】
Ｓ＿ＯＦＦは２入力ＡＮＤゲートＧ２を介してクロック制御回路２０８に入力される。ＡＮＤゲート回路Ｇ２の第１入力にはスタンドバイステート（ＳＴＢＹ）である時にステートマシンレジスタ３１１にセットされるビット“１”がＳステート信号として入力され、またその第２入力にはクロック停止指示（ＣＬＫ＿ＳＴＰ）発生回路３１４からの出力信号が入力される。
【００２９】
ＣＬＫ＿ＯＮは、ＣＬＫ＿ＯＮ発生回路３１３から発生される。ＣＬＫ＿ＯＮ発生回路３１３は、ホスト１２からのコマンド受信時に入出力インタフェース２０１から発生される割り込みＩＮＴをトリガとしてＣＬＫ＿ＯＮのパルスを発生する。
【００３０】
図５には、クロック制御回路２０８の具体的な回路構成が示されている。
【００３１】
クロック制御回路２０８には、図示のように、ＲＳフリップフロップ５０１、源発振器５０２、ＰＬＬ５０３、ドライバ５０４、インバータ（ＩＮＶ）５０５、カウンタ５０６、ＡＮＤゲート５０７、ＲＳフリップフロップ５０８から構成されている。源発振器５０２、ＰＬＬ５０３、およびドライバ５０４は、それぞれ図２の源発振器４０１、ＰＬＬ４０２、および出力回路４０３に相当するものである。また、図５のシステムコア６０１は、ＰＬＬ５０３からのクロックＣＬＫ１で動作する回路群を総称して示すものである。
【００３２】
以下、図６、図７のタイミングチャートを参照して、図５の回路動作について説明する。
【００３３】
図６は、Ｓステート時のクロック制御を示している。すなわち、クロック停止指示信号Ｓ＿ＯＦＦまたはＱ＿ＯＦＦが入力されるまでは、ＲＳフリップフロップ５０１のＱ出力が“１”に保持され、またＲＳフリップフロップ５０８のＱ出力も“１”に保持されている。これにより、源発振器５０２およびＰＬＬ５０３はオン状態であり、源発振器５０２からは源クロックＳ＿ＣＬＫが出力され、ＰＬＬ５０３からもＳ＿ＣＬＫの逓倍クロックが出力される。カウンタ５０６はＰＬＬ５０４の安定化に要する時間分だけＳ＿ＣＬＫをカウントするカウンタであり、リセット後にＳ＿ＣＬＫを所定数カウントした後に“１”を出力する。したがって、通常動作状態においてはＡＮＤゲート５０７からのドライバオン信号ＤＲ＿ＯＮが“１”に保持され、ドライバ５０４からはＰＬＬ出力がクロックＣＬＫ１としてシステムコア６０１に供給される。
【００３４】
Ｓステート時にコマンド待ちになると、クロック停止指示信号Ｓ＿ＯＦＦが発生される。これにより、ＲＳフリップフロップ５０１のＱ出力は“０”となるので、源発振器５０２およびＰＬＬ５０３はそれぞれ動作停止される。また、インバータ（ＩＮＶ）５０５によって反転されたＱ出力によってカウンタ５０６はリセットされるため、ＡＮＤゲート５０７からのドライバオン信号ＤＲ＿ＯＮは“０”となり、ドライバ５０４も動作停止する。
【００３５】
この状態で、ホスト１２からコマンドが発行されると、ＣＬＫ＿ＯＮが発生される。ＲＳフリップフロップ５０１のＱ出力が“１”にセットされるので、源発振器５０２およびＰＬＬ５０３はそれぞれ動作を開始する。源発振器５０２の発振動作開始後、所定期間経過した時点でカウンタ５０６の出力が“１”となり、これによってドライバオン信号ＤＲ＿ＯＮが“１”となる。これにより、ＰＬＬが安定するまではクロックＣＬＫ１の出力を停止しておくことができる。
【００３６】
図７は、Ｑステート時のクロック制御を示している。すなわち、クロック停止指示信号Ｓ＿ＯＦＦまたはＱ＿ＯＦＦが入力されるまでは、ＲＳフリップフロップ５０１のＱ出力が“１”に保持され、またＲＳフリップフロップ５０８のＱ出力も“１”に保持されている。これにより、源発振器５０２およびＰＬＬ５０３はオン状態であり、源発振器５０２からは源クロックＳ＿ＣＬＫが出力され、ＰＬＬ５０３からもＳ＿ＣＬＫの逓倍クロックが出力される。ドライバオン信号ＤＲ＿ＯＮも“１”に保持されているので、ドライバ５０４からはＰＬＬ出力がクロックＣＬＫ１としてシステムコア６０１に供給される。
【００３７】
Ｑステート時にコマンド待ちになると、クロック停止指示信号Ｑ＿ＯＦＦが発生される。これにより、ＲＳフリップフロップ５０８のＱ出力は“０”となるので、ＡＮＤゲート５０７からのドライバオン信号ＤＲ＿ＯＮは“０”となり、ドライバ５０４は動作停止する。これによりクロックＣＬＫ１の発生は停止される。源発振器５０２およびＰＬＬ５０３は発振動作を維持している。
【００３８】
この状態で、ホスト１２からコマンドが発行されると、ＣＬＫ＿ＯＮが発生される。ＲＳフリップフロップ５０８のＱ出力が“１”にセットされるので、ドライバオン信号ＤＲ＿ＯＮが“１”となる。これにより、クロックＣＬＫ１の供給が即座に再開される。
【００３９】
このように、本実施形態では、ＰＬＬ５０３そのものの発振を停止させるクロック制御方式と、ＰＬＬ５０３の発振動作を維持した状態でＰＬＬ５０４からコアロジックへのクロックの供給のみを遮断するクロック制御方式とがＳＤメモのカード１１の内部状態に応じて自動的に使い分けられる。
【００４０】
図８には、コントローラ１１１の動作状態と停止状態が繰り返される様子が示されている。
【００４１】
前述したように、本実施形態では、コントローラ１１１によるコマンド処理の完了の度にコントローラ１１１へのクロックＣＬＫ１の供給が停止され、そしてコマンド受信時にクロックＣＬＫ１の供給が再開される。よって、コントローラ１１１へのクロックＣＬＫ１の供給は断続的に行われることになる。図８に示すように、Ｑステートではコマンド処理が完了する度にＰＬＬ出力のみを遮断するクロック停止制御が行われ、その状態でコマンドを受信すると、クロックＣＬＫ１の供給再開およびコマンド処理が即座に実行される。Ｓステートでは、コマンド処理が完了する度にＰＬＬそれ自体を動作停止するクロック停止制御が行われ、その状態でコマンドを受信すると、ＰＬＬが安定するのを待ってからクロックＣＬＫ１の供給再開およびコマンド処理が実行される。なお、コマンドによっては、入出力インタフェース２０１からステータスを返すだけでＭＰＵ３０２によるコマンド処理が不要な場合もある。このようなコマンドの受信時には割り込みＩＮＴは発生されず、クロックＣＬＫ１は停止状態に維持される。
【００４２】
本実施形態のクロック制御方式は回路動作の性能がファイルシステム性能等に大きく影響を与えるメモリカードに特に好適であるが、内部にクロック発生回路を持つカード型デバイスであればＩ／Ｏカードであっても適用することができる。また、トランスファステート（Transfer State）を高速応答性が要求されるＱステートとし、スタンドバイステート（Stand-by State）を高速応答性が要求されないＳステートとしたが、ＳＤカード以外の他のカードの場合にも、高速応答性が要求されるようなステートをＱステート、それ以外のステートをＳステートとして割り当てることにより、回路性能の低下を招くことなく低消費電力化を図ることが可能となる。
【００４３】
例えば、アイドルから抜けるイベントが発生してもそれに対する処理が回路性能に影響を及ぼさないような内部動作状態であればＳ＿ＯＦＦによるクロック制御を選択し、アイドルから抜けるイベントが発生した時にそれに対する処理が回路性能に影響を及ぼすような内部動作状態であればＱ＿ＯＦＦによるクロック制御を選択すればよい。
【００４４】
また、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００４５】
【発明の効果】
以上説明したように、本発明によれば、２種類のクロック制御方式を自動的に使い分けることによって、メモリアクセス性能の低下を招くことなく、メモリカードの十分な低消費電力化を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るメモリカードの構成を示すブロック図。
【図２】同実施形態Ｋメモリカードで使用されるクロック制御の仕組みを説明するための図。
【図３】同実施形態のメモリカードのステータスとクロック制御のためのステータスとの対応関係を示す図。
【図４】同実施形態のメモリカードにおけるクロック停止指示発行処理を説明するためのフローチャート。
【図５】同実施形態のメモリカードに設けられたクロック制御回路の回路構成を示す図。
【図６】図５のクロック制御回路のＳステートオフ時の動作を示すタイミングチャート。
【図７】図５のクロック制御回路のＱステートオフ時の動作を示すタイミングチャート。
【図８】同実施形態のメモリカードに設けられたコントローラが断続的に動作停止される様子を示す図。
【符号の説明】
１１…ＳＤメモリカード
１２…ホスト
１１１…コントローラ
１１２…メモリコア
２０１…入出力インタフェース
２０２…ＭＰＵ
２０３…メモリインタフェース
２０８…クロック制御回路
３１１…ステートマシンレジスタ
３１２…レジスタ
３１３…ＣＬＫ＿ＯＮ発生回路
３１５…ＣＬＫ＿ＳＴＰ発生回路
５０２…源発振器
５０３…ＰＬＬ
５０４…ドライバ
５０６…カウンタ
【発明の属する技術分野】
本発明は各種電子機器に装着して使用可能なメモリカードに関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータ、ＰＤＡ、カメラ、携帯電話等の携帯可能な小型電子機器においては、メモリカードが装着可能に構成されている。メモリカードとしては、ＰＣカードや、それよりもさらに小型の各種カードメディアが利用され始めている。代表的な小型カードメディアとしては、ＳＤ（Secure Digital）カードが知られている。
【０００３】
このＳＤカードは、信号ピン数が９ピンであり、そのうちの４ピンをデータ線として用いている。つまりＳＤカードでは、４ビットデータ転送を実現することで、それ以前の１ビットデータ転送を行う他の小型メモリカードに比べてデータ転送能力の向上を図っている。
【０００４】
ところで、最近では、このような小型カードメディアにおいてもその内部回路の低消費電力化の実現が要求されている。
【０００５】
【発明が解決しようとする課題】
回路の消費電力を下げる手法としては、従来より回路への動作クロックの供給を停止させる技術が知られている。ＰＬＬ（Phase Locked Loop）を含む回路では、ＰＬＬからの出力クロックの供給を停止するよりも、ＰＬＬそのものの動作を停止した方が低消費電力化に効果がある。
【０００６】
しかし、ＰＬＬを一旦動作停止させてから発振を再開すると、ＰＬＬからの出力クロックを使用できるようになるまでにＰＬＬの安定化時間が必要となるため、回路の動作性能が低下されてしまうことになる。特に、フラッシュＥＥＰＲＯＭ等の不揮発性メモリを内蔵したメモリカードにおいては、もともと不揮発性メモリに対するアクセスに比較的多くの時間を要するので、ＰＬＬを停止させてしまうと、メモリカードの内部回路の動作再開までに要する時間と相まって、その性能は著しく低下することになる。
【０００７】
本発明は上述の事情に鑑みてなされたものであり、性能低下を招くことなく、十分な低消費電力化を実現できるメモリカードを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の第１の態様のメモリカードは、ホスト装置に取り外し自在に装着可能なメモリカードであって、データを記憶する不揮発性メモリと、前記ホスト装置からのコマンドに応じて、前記不揮発性メモリへのデータ書き込み及び前記不揮発性メモリからのデータ読み出しを含むコマンド処理を実行するコントローラと、前記コントローラに供給するクロックを生成するＰＬＬを含むクロック発生回路と、前記コントローラがコマンド待ちのアイドル状態になった場合、前記コントローラへのクロックの供給を停止するクロック制御手段であって、前記メモリカードの現在のステートが所定の応答性能が要求されるステートであるか否かに応じて、前記ＰＬＬの発振を停止させる第１クロック制御モードと、前記ＰＬＬの発振動作を維持した状態で前記ＰＬＬから前記コントローラへのクロックの供給を遮断する第２クロック制御モードとを選択的に使用するクロック制御手段とを具備し、前記クロック制御手段は、前記メモリカードの現在のステートが前記不揮発性メモリのアクセスに関するコマンドを待っているステートである場合、前記第２クロック制御モードを用いて前記コントローラへのクロックの供給を停止し、前記メモリカードの現在のステートが前記不揮発性メモリのアクセスに関するコマンドを待っているステート以外の他のコマンドを待っているステートである場合、前記コントローラへのクロックの供給を停止することを特徴とする。
本発明の第２の態様のメモリカードは、ホスト装置に取り外し自在に装着可能なメモリカードであって、データを記憶する不揮発性メモリと、前記ホスト装置からのコマンドに応じて、前記不揮発性メモリへのデータ書き込み及び前記不揮発性メモリからのデータ読み出しを含むコマンド処理を実行するコントローラであって、コマンド待ちが発生し得るステートとして前記不揮発性メモリのアクセスに関するコマンドを受付可能な第１ステートと、前記第１ステートへの遷移を示すコマンドを受け付け可能な第２ステートとを有するコントローラと、前記コントローラに供給するクロックを生成するＰＬＬを含むクロック発生回路と、前記ＰＬＬの発振を停止させる第１クロック制御モードと、前記ＰＬＬの発振動作を維持した状態で前記ＰＬＬから前記コントローラへのクロックの供給を遮断する第２クロック制御モードとを有し、前記第１ステートにおいてコマンド待ちが発生した場合には前記第２クロック制御モードを用いて前記コントローラへのクロック供給を停止し、前記第２ステートにおいてコマンド待ちが発生した場合には前記第１クロック制御モードを用いて前記コントローラへのクロック供給を停止するクロック制御手段とを具備することを特徴とするメモリカード。
【０００９】
このメモリカードにおいては、コントローラがコマンド待ちのアイドル状態になった場合、コントローラのコアロジックへのクロックの供給がクロック制御手段によって自動的に停止される。この場合、クロック制御手段は、ＰＬＬの発振を停止させる第１クロック制御モードと、ＰＬＬの発振動作を維持した状態でＰＬＬからコントローラへのクロックの供給を遮断する第２クロック制御モードとを有しており、メモリカードの現在のステートが所定の応答性能が要求されるステートである場合と、そうではない場合とで、クロック制御モードが使い分けられる。所定の応答性能が要求されるステートであればクロック供給を高速に再開可能な第２クロック制御モードを用い、所定の応答性能が要求されないステートであれば、より低消費電力化の効果の大きい第１クロック制御モードを用いることにより、不揮発性メモリに対するリード／ライト性能の低下を招くことなく、メモリカードの十分な低消費電力化を実現できる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
図１には、本発明の一実施形態に係るＳＤメモリカード１１とそれを装着して使用可能な電子機器（ホスト）１２との関係が示されている。
【００１１】
本ＳＤメモリカード１１は、例えばパーソナルコンピュータ、ＰＤＡ、カメラ、携帯電話等の各種ホスト装置１２に設けられたメモリカード装着スロットに着脱自在に装着して使用される。ＳＤメモリカード１１とホスト１２との間の通信は全てホスト１２からのコマンドによって制御される。
【００１２】
ＳＤメモリカード１１には、図時のように、コントローラ１１１およびメモリコア１１２が内蔵されている。メモリコア１１２は例えばフラッシュＥＥＰＲＯＭ等の不揮発性メモリから構成されている。コントローラ１１１はホスト１２からのコマンドに応じた動作（コマンド処理）を実行するためのものであり、ホスト１２からのコマンドに応じて、メモリコア１１２へのデータ書き込み及びメモリコア１１２からのデータ読み出し等を含む各種コマンド処理を実行する。
【００１３】
コントローラ１１１には、図示のように、入出力インタフェース２０１、ＭＰＵ２０２、メモリインタフェース２０３、バッファメモリ２０４、ＲＯＭ２０５、バッファメモリ用制御ロジック２０６、ＲＯＭ用制御ロジック２０７、およびクロック制御回路２０８が設けられている。入出力インタフェース２０１はホスト１２との間でコマンド／データを授受するためのものであり、ホスト１２との間の通信はクロックＣＬＫ線、コマンドＣＭＤ線、および４本のデータ線ＤＡＴ３：０を介して行われる。ホスト１２からＳＤメモリカード１１へのコマンドＣＭＤの転送、およびホスト１２とＳＤメモリカード１１との間のデータ転送は、ホスト１２から供給されるクロックＣＬＫに同期して実行される。
【００１４】
なお、クロックＣＬＫは常時供給する必要はなく、ホスト１２はＳＤメモリカード１１との通信が不要なときはクロックＣＬＫを停止することができる。入出力インタフェース２０１は、ホスト１２からのクロックＣＬＫに同期して動作する。入出力インタフェース２０１にはステートマシンレジスタ３１１が設けられており、ここにＳＤメモリカード１１（コントローラ１１１）の現在のステートが保持される。ＳＤメモリカード１１には様々なステートが定義されており、ホスト１２からのコマンドやＳＤメモリカード１１の内部動作の進捗に合わせてステートの遷移が行われる。
【００１５】
すなわち、ＳＤメモリカード１１は、その動作モードとしてＳＤメモリカード１１の属性等をホスト１２が識別するためのカード識別モードとホスト１２との間のデータ転送を行うデータトランスファモードを有しており、データトランスファモードには、スタンドバイステート（Stand-by State）、トランスファステート（Transfer State）、データ送信ステート（Sending-data State）、データ受信ステート（Receive-data State）、プログラミングステート（Programming State）、ディスクコネクトステート（Disconnect State）などが定義されている。
【００１６】
スタンドバイステート（Stand-by State）はカード識別モードからデータトランスファモードに移行したときの最初のステートであり、このステートでは、メモリアクセスに関するコマンドはホスト１２から送信されない。トランスファステート（Transfer State）は、ホスト１２からのメモリアクセスに関するコマンドを受け付けることが可能なステートであり、メモリアクセスに関するコマンドの受信待ちが行われる。トランスファステート（Transfer State）でメモリアクセスに関するコマンドを受信すると、そのコマンドの種類に応じてデータ送信ステート（Sending-data State）またはデータ受信ステート（Receive-data State）に遷移される。スタンドバイステート（Stand-by State）とトランスファステート（Transfer State）との間の遷移は、ホスト１２からのコマンドによって行うことができる。メモリアクセスを行う場合には、ホスト１２は、ＳＤメモリカード１１をスタンドバイステート（Stand-by State）からトランスファステート（Transfer State）に一旦遷移させることが必要となる。つまり、スタンドバイステート（Stand-by State）では、トランスファステート（Transfer State）への遷移を示すコマンドを受け付けることができる。
【００１７】
トランスファステート（Transfer State）でデータリードコマンドを受信したとき、データ送信ステート（Sending-data State）に移行する。データ送信ステート（Sending-data State）はメモリコア１１２からデータを読み出して、ＳＤメモリカード１１からホスト１２に読み出しデータを送信するステートである。リードコマンド処理が完了すると、トランスファステート（Transfer State）に戻る。
【００１８】
トランスファステート（Transfer State）でデータライトコマンドを受信したときは、データ受信ステート（Receive-data State）に移行する。データ受信ステート（Receive-data State）はホスト１２から転送される書き込みデータを受信してバッファメモリ２０４に蓄積するステートである。全ての書き込みデータの受信が終了すると、データ受信ステート（Receive-data State）からプログラミングステート（Programming State）に移る。プログラミングステート（Programming State）は、バッファメモリ２０４に蓄積されている書き込みデータをメモリコア１１２に書き込んでいるステートである。データ書き込みが終了すると、トランスファステート（Transfer State）に戻る。
【００１９】
ホスト１２からのコマンド待ちが生じるステートは、スタンドバイステート（Stand-by State）とトランスファステート（Transfer State）である。本実施形態では、トランスファステート（Transfer State）を高速応答性が要求されるステート（以下、Ｑステートと称する）とし、スタンドバイステート（Stand-by State）を高速応答性が要求されないステート（以下、Ｓステートと称する）とする。この様子を図３に示す。ＳＤメモリカード１１（具体的にはコントローラ１１１）がコマンド待ちによるアイドル状態になった場合、ＳＤメモリカード１１の現在のステートがスタンドバイステート（以下、ＳＴＢＹとする）、すなわちＳステートであればより低消費電力のクロック制御を行い、トランスファステート（以下、ＴＲＮ）、すなわちＱステートであればより復帰の速いクロック制御を行う。
【００２０】
ＭＰＵ２０２はＳＤメモリカード１１全体の動作制御を行うプロセッサであり、ＲＯＭ２０５に記憶されたプログラムに従って各種コマンド処理を実行する。メモリインタフェース２０３はメモリコア１１２をアクセス制御するためのものであり、ＭＰＵ２０２の制御の下に、データ書き込み、データ読み出し、消去等のメモリアクセスを実行する。バッファメモリ２０４は主にホスト１２からの書き込みデータのポステッドバッファとして使用される。フラッシュＥＥＰＲＯＭに代表される不揮発性メモリの多くはデータ書き換えの度にブロック単位で消去動作と書き込み動作を行うことが必要となるので、書き込み完了までには多くの時間を要する。このため、本ＳＤメモリカード１１では、バッファメモリ２０４にホスト１２からの書き込みデータが蓄積された段階でコマンド処理の終了をホスト１２に通知し、その後でフラッシュＥＥＰＲＯＭに対する消去動作と書き込み動作をコントローラ１１１内でローカルに実行するという方式を採用している。
【００２１】
この場合、ホスト１２からのクロックＣＬＫはコマンド処理の終了通知を受けた時点で停止されてしまう可能性があるので、ＳＤメモリカード１１には動作クロックを独自に発生するクロック制御回路２０８を備えている。
【００２２】
入出力インタフェース２０１は前述したようにホスト１２からのクロックＣＬＫで動作するが、コントローラ１１１のコアロジック、つまり、ＭＰＵ２０２、メモリインタフェース２０３、バッファメモリ用制御ロジック２０６、ＲＯＭ用制御ロジック２０７は、クロック制御回路２０８から発生されるクロックＣＬＫ１で動作する。
【００２３】
クロック制御回路２０８はＰＬＬを用いたクロック発生回路であり、内部発振器からのクロックをＰＬＬによって逓倍し、それをクロックＣＬＫ１として出力する。クロック制御回路２０８の動作はコントローラ１１１内で発生されるクロック制御信号Ｑ＿ＯＦＦ、Ｓ＿ＯＦＦ、ＣＬＫ＿ＯＮによって制御される。クロック制御信号Ｑ＿ＯＦＦはＱステート時のクロック停止指示信号であり、Ｑ＿ＯＦＦが入力された場合には、クロックＣＬＫ１を生成するＰＬＬの発振動作を維持した状態でＰＬＬからの出力クロックであるクロックＣＬＫ１の発生が停止される。一方、Ｓ＿ＯＦＦはＳステート時のクロック停止指示信号であり、Ｓ＿ＯＦＦが入力された場合には、クロックＣＬＫ１を生成するＰＬＬの発振動作そのものが停止される。ＣＬＫ＿ＯＮはクロック供給の再開指示信号である。
【００２４】
次に、図２を参照して、クロック制御の仕組みについて説明する。
【００２５】
クロック制御回路２０８は図示のように源発振器４０１、ＰＬＬ４０２、および出力回路４０３を備えている。ＰＬＬ４０２は、位相比較器、ローパスフィルタ、ＶＣＯ、分周器などによって構成されている。Ｑ＿ＯＦＦが入力された時には、出力回路４０３がオフされ、これによってＰＬＬ４０２からのクロックの出力が遮断される。一方、Ｓ＿ＯＦＦが入力された時には、源発振器４０１、ＰＬＬ４０２、および出力回路４０３が全てオフされる。
【００２６】
Ｑ＿ＯＦＦは２入力ＡＮＤゲートＧ１を介してクロック制御回路２０８に入力される。ＡＮＤゲート回路Ｇ１の第１入力にはトランスファステート（ＴＲＡＮ）である時にステートマシンレジスタ３１１の所定ビット位置にセットされるビット“１”がＱステート信号として入力され、またその第２入力にはクロック停止指示（ＣＬＫ＿ＳＴＰ）発生回路３１４からの出力信号が入力される。クロック停止指示（ＣＬＫ＿ＳＴＰ）発生回路３１４は、ＭＰＵ２０２のレジスタ３１２の所定ビット位置に“１”のクロック停止指示ビットＣＬＫ＿ＳＴＰがセットされた時に、“１”のパルスを発生する。
【００２７】
クロック停止指示ビットＣＬＫ＿ＳＴＰは、コマンド待ちによるアイドル状態であるときにＭＰＵ２０２によってセットされる。ＭＰＵ２０２は、コマンド処理（内部動作も含めて）が完了した時にアイドル状態となる。すなわち、図４に示すように、ＭＰＵ２０２は、ホストからコマンドが送信されてきたことが入出力インタフェース２０１からの割り込みＩＮＴによって通知されると、入出力インタフェース２０１からコマンドを取得し（ステップＳ１０１）、その取得したコマンドに対応するコマンド処理を実行する（ステップＳ１０２）。そして、コマンド処理が終了すると、新たなコマンド入力がないことを条件に、クロック停止指示ビットＣＬＫ＿ＳＴＰをレジスタ３１２にセットする（ステップＳ１０３）。
【００２８】
Ｓ＿ＯＦＦは２入力ＡＮＤゲートＧ２を介してクロック制御回路２０８に入力される。ＡＮＤゲート回路Ｇ２の第１入力にはスタンドバイステート（ＳＴＢＹ）である時にステートマシンレジスタ３１１にセットされるビット“１”がＳステート信号として入力され、またその第２入力にはクロック停止指示（ＣＬＫ＿ＳＴＰ）発生回路３１４からの出力信号が入力される。
【００２９】
ＣＬＫ＿ＯＮは、ＣＬＫ＿ＯＮ発生回路３１３から発生される。ＣＬＫ＿ＯＮ発生回路３１３は、ホスト１２からのコマンド受信時に入出力インタフェース２０１から発生される割り込みＩＮＴをトリガとしてＣＬＫ＿ＯＮのパルスを発生する。
【００３０】
図５には、クロック制御回路２０８の具体的な回路構成が示されている。
【００３１】
クロック制御回路２０８には、図示のように、ＲＳフリップフロップ５０１、源発振器５０２、ＰＬＬ５０３、ドライバ５０４、インバータ（ＩＮＶ）５０５、カウンタ５０６、ＡＮＤゲート５０７、ＲＳフリップフロップ５０８から構成されている。源発振器５０２、ＰＬＬ５０３、およびドライバ５０４は、それぞれ図２の源発振器４０１、ＰＬＬ４０２、および出力回路４０３に相当するものである。また、図５のシステムコア６０１は、ＰＬＬ５０３からのクロックＣＬＫ１で動作する回路群を総称して示すものである。
【００３２】
以下、図６、図７のタイミングチャートを参照して、図５の回路動作について説明する。
【００３３】
図６は、Ｓステート時のクロック制御を示している。すなわち、クロック停止指示信号Ｓ＿ＯＦＦまたはＱ＿ＯＦＦが入力されるまでは、ＲＳフリップフロップ５０１のＱ出力が“１”に保持され、またＲＳフリップフロップ５０８のＱ出力も“１”に保持されている。これにより、源発振器５０２およびＰＬＬ５０３はオン状態であり、源発振器５０２からは源クロックＳ＿ＣＬＫが出力され、ＰＬＬ５０３からもＳ＿ＣＬＫの逓倍クロックが出力される。カウンタ５０６はＰＬＬ５０４の安定化に要する時間分だけＳ＿ＣＬＫをカウントするカウンタであり、リセット後にＳ＿ＣＬＫを所定数カウントした後に“１”を出力する。したがって、通常動作状態においてはＡＮＤゲート５０７からのドライバオン信号ＤＲ＿ＯＮが“１”に保持され、ドライバ５０４からはＰＬＬ出力がクロックＣＬＫ１としてシステムコア６０１に供給される。
【００３４】
Ｓステート時にコマンド待ちになると、クロック停止指示信号Ｓ＿ＯＦＦが発生される。これにより、ＲＳフリップフロップ５０１のＱ出力は“０”となるので、源発振器５０２およびＰＬＬ５０３はそれぞれ動作停止される。また、インバータ（ＩＮＶ）５０５によって反転されたＱ出力によってカウンタ５０６はリセットされるため、ＡＮＤゲート５０７からのドライバオン信号ＤＲ＿ＯＮは“０”となり、ドライバ５０４も動作停止する。
【００３５】
この状態で、ホスト１２からコマンドが発行されると、ＣＬＫ＿ＯＮが発生される。ＲＳフリップフロップ５０１のＱ出力が“１”にセットされるので、源発振器５０２およびＰＬＬ５０３はそれぞれ動作を開始する。源発振器５０２の発振動作開始後、所定期間経過した時点でカウンタ５０６の出力が“１”となり、これによってドライバオン信号ＤＲ＿ＯＮが“１”となる。これにより、ＰＬＬが安定するまではクロックＣＬＫ１の出力を停止しておくことができる。
【００３６】
図７は、Ｑステート時のクロック制御を示している。すなわち、クロック停止指示信号Ｓ＿ＯＦＦまたはＱ＿ＯＦＦが入力されるまでは、ＲＳフリップフロップ５０１のＱ出力が“１”に保持され、またＲＳフリップフロップ５０８のＱ出力も“１”に保持されている。これにより、源発振器５０２およびＰＬＬ５０３はオン状態であり、源発振器５０２からは源クロックＳ＿ＣＬＫが出力され、ＰＬＬ５０３からもＳ＿ＣＬＫの逓倍クロックが出力される。ドライバオン信号ＤＲ＿ＯＮも“１”に保持されているので、ドライバ５０４からはＰＬＬ出力がクロックＣＬＫ１としてシステムコア６０１に供給される。
【００３７】
Ｑステート時にコマンド待ちになると、クロック停止指示信号Ｑ＿ＯＦＦが発生される。これにより、ＲＳフリップフロップ５０８のＱ出力は“０”となるので、ＡＮＤゲート５０７からのドライバオン信号ＤＲ＿ＯＮは“０”となり、ドライバ５０４は動作停止する。これによりクロックＣＬＫ１の発生は停止される。源発振器５０２およびＰＬＬ５０３は発振動作を維持している。
【００３８】
この状態で、ホスト１２からコマンドが発行されると、ＣＬＫ＿ＯＮが発生される。ＲＳフリップフロップ５０８のＱ出力が“１”にセットされるので、ドライバオン信号ＤＲ＿ＯＮが“１”となる。これにより、クロックＣＬＫ１の供給が即座に再開される。
【００３９】
このように、本実施形態では、ＰＬＬ５０３そのものの発振を停止させるクロック制御方式と、ＰＬＬ５０３の発振動作を維持した状態でＰＬＬ５０４からコアロジックへのクロックの供給のみを遮断するクロック制御方式とがＳＤメモのカード１１の内部状態に応じて自動的に使い分けられる。
【００４０】
図８には、コントローラ１１１の動作状態と停止状態が繰り返される様子が示されている。
【００４１】
前述したように、本実施形態では、コントローラ１１１によるコマンド処理の完了の度にコントローラ１１１へのクロックＣＬＫ１の供給が停止され、そしてコマンド受信時にクロックＣＬＫ１の供給が再開される。よって、コントローラ１１１へのクロックＣＬＫ１の供給は断続的に行われることになる。図８に示すように、Ｑステートではコマンド処理が完了する度にＰＬＬ出力のみを遮断するクロック停止制御が行われ、その状態でコマンドを受信すると、クロックＣＬＫ１の供給再開およびコマンド処理が即座に実行される。Ｓステートでは、コマンド処理が完了する度にＰＬＬそれ自体を動作停止するクロック停止制御が行われ、その状態でコマンドを受信すると、ＰＬＬが安定するのを待ってからクロックＣＬＫ１の供給再開およびコマンド処理が実行される。なお、コマンドによっては、入出力インタフェース２０１からステータスを返すだけでＭＰＵ３０２によるコマンド処理が不要な場合もある。このようなコマンドの受信時には割り込みＩＮＴは発生されず、クロックＣＬＫ１は停止状態に維持される。
【００４２】
本実施形態のクロック制御方式は回路動作の性能がファイルシステム性能等に大きく影響を与えるメモリカードに特に好適であるが、内部にクロック発生回路を持つカード型デバイスであればＩ／Ｏカードであっても適用することができる。また、トランスファステート（Transfer State）を高速応答性が要求されるＱステートとし、スタンドバイステート（Stand-by State）を高速応答性が要求されないＳステートとしたが、ＳＤカード以外の他のカードの場合にも、高速応答性が要求されるようなステートをＱステート、それ以外のステートをＳステートとして割り当てることにより、回路性能の低下を招くことなく低消費電力化を図ることが可能となる。
【００４３】
例えば、アイドルから抜けるイベントが発生してもそれに対する処理が回路性能に影響を及ぼさないような内部動作状態であればＳ＿ＯＦＦによるクロック制御を選択し、アイドルから抜けるイベントが発生した時にそれに対する処理が回路性能に影響を及ぼすような内部動作状態であればＱ＿ＯＦＦによるクロック制御を選択すればよい。
【００４４】
また、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００４５】
【発明の効果】
以上説明したように、本発明によれば、２種類のクロック制御方式を自動的に使い分けることによって、メモリアクセス性能の低下を招くことなく、メモリカードの十分な低消費電力化を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るメモリカードの構成を示すブロック図。
【図２】同実施形態Ｋメモリカードで使用されるクロック制御の仕組みを説明するための図。
【図３】同実施形態のメモリカードのステータスとクロック制御のためのステータスとの対応関係を示す図。
【図４】同実施形態のメモリカードにおけるクロック停止指示発行処理を説明するためのフローチャート。
【図５】同実施形態のメモリカードに設けられたクロック制御回路の回路構成を示す図。
【図６】図５のクロック制御回路のＳステートオフ時の動作を示すタイミングチャート。
【図７】図５のクロック制御回路のＱステートオフ時の動作を示すタイミングチャート。
【図８】同実施形態のメモリカードに設けられたコントローラが断続的に動作停止される様子を示す図。
【符号の説明】
１１…ＳＤメモリカード
１２…ホスト
１１１…コントローラ
１１２…メモリコア
２０１…入出力インタフェース
２０２…ＭＰＵ
２０３…メモリインタフェース
２０８…クロック制御回路
３１１…ステートマシンレジスタ
３１２…レジスタ
３１３…ＣＬＫ＿ＯＮ発生回路
３１５…ＣＬＫ＿ＳＴＰ発生回路
５０２…源発振器
５０３…ＰＬＬ
５０４…ドライバ
５０６…カウンタ
Claims (4)
- ホスト装置に取り外し自在に装着可能なメモリカードであって、
データを記憶する不揮発性メモリと、
前記ホスト装置からのコマンドに応じて、前記不揮発性メモリへのデータ書き込み及び前記不揮発性メモリからのデータ読み出しを含むコマンド処理を実行するコントローラと、
前記コントローラに供給するクロックを生成するＰＬＬを含むクロック発生回路と、
前記コントローラがコマンド待ちのアイドル状態になった場合、前記コントローラへのクロックの供給を停止するクロック制御手段であって、前記メモリカードの現在のステートが所定の応答性能が要求されるステートであるか否かに応じて、前記ＰＬＬの発振を停止させる第１クロック制御モードと、前記ＰＬＬの発振動作を維持した状態で前記ＰＬＬから前記コントローラへのクロックの供給を遮断する第２クロック制御モードとを選択的に使用するクロック制御手段とを具備し、
前記クロック制御手段は、前記メモリカードの現在のステートが前記不揮発性メモリのアクセスに関するコマンドを待っているステートである場合、前記第２クロック制御モードを用いて前記コントローラへのクロックの供給を停止し、前記メモリカードの現在のステートが前記不揮発性メモリのアクセスに関するコマンドを待っているステート以外の他のコマンドを待っているステートである場合、前記第１のクロック制御モードを用いて前記コントローラへのクロックの供給を停止することを特徴とするメモリカード。 - 前記クロック制御手段は、前記ホスト装置から前記メモリカードにコマンドが発行されたとき、前記クロック発生回路から前記コントローラへのクロック供給を再開させる手段をさらに具備し、
前記第１クロック制御モードによって前記コントローラへのクロック供給を停止した場合には、前記ＰＬＬの発振動作の安定に必要な所定期間経過した後に前記ＰＬＬから前記コントローラへのクロック供給を再開することを特徴とする請求項１記載のメモリカード。 - 前記クロック発生回路は、前記ＰＬＬに入力すべき源クロックを発生する源発振器を含み、
前記クロック制御手段は、前記第１クロック制御モードにおいては前記ＰＬＬおよび前記源発振器の双方の発振を停止させることを特徴とする請求項１記載のメモリカード。 - ホスト装置に取り外し自在に装着可能なメモリカードであって、
データを記憶する不揮発性メモリと、
前記ホスト装置からのコマンドに応じて、前記不揮発性メモリへのデータ書き込み及び前記不揮発性メモリからのデータ読み出しを含むコマンド処理を実行するコントローラであって、コマンド待ちが発生し得るステートとして前記不揮発性メモリのアクセスに関するコマンドを受付可能な第１ステートと、前記第１ステートへの遷移を示すコマンドを受け付け可能な第２ステートとを有するコントローラと、
前記コントローラに供給するクロックを生成するＰＬＬを含むクロック発生回路と、
前記ＰＬＬの発振を停止させる第１クロック制御モードと、前記ＰＬＬの発振動作を維持した状態で前記ＰＬＬから前記コントローラへのクロックの供給を遮断する第２クロック制御モードとを有し、前記第１ステートにおいてコマンド待ちが発生した場合には前記第２クロック制御モードを用いて前記コントローラへのクロック供給を停止し、前記第２ステートにおいてコマンド待ちが発生した場合には前記第１クロック制御モードを用いて前記コントローラへのクロック供給を停止するクロック制御手段とを具備することを特徴とするメモリカード。
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| JP2000300446A JP3923715B2 (ja) | 2000-09-29 | 2000-09-29 | メモリカード |
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| US10/869,675 USRE40147E1 (en) | 2000-09-29 | 2004-06-17 | Memory card device including a clock generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000300446A JP3923715B2 (ja) | 2000-09-29 | 2000-09-29 | メモリカード |
Publications (2)
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