JP3455040B2 - ソースクロック同期式メモリシステムおよびメモリユニット - Google Patents

ソースクロック同期式メモリシステムおよびメモリユニット

Info

Publication number
JP3455040B2
JP3455040B2 JP33566196A JP33566196A JP3455040B2 JP 3455040 B2 JP3455040 B2 JP 3455040B2 JP 33566196 A JP33566196 A JP 33566196A JP 33566196 A JP33566196 A JP 33566196A JP 3455040 B2 JP3455040 B2 JP 3455040B2
Authority
JP
Japan
Prior art keywords
memory
connector
data
line
riser
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP33566196A
Other languages
English (en)
Other versions
JPH10177427A (ja
Inventor
英樹 大坂
雅也 梅村
明 山際
俊次 武隈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP33566196A priority Critical patent/JP3455040B2/ja
Priority to US08/992,210 priority patent/US6034878A/en
Publication of JPH10177427A publication Critical patent/JPH10177427A/ja
Application granted granted Critical
Publication of JP3455040B2 publication Critical patent/JP3455040B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1684—Details of memory controller using multiple buses

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は情報処理装置におい
て、メモリコントローラとメモリ素子との間の信号伝送
のための技術に関し、より詳細には、同一の伝送線に接
続された複数のメモリ素子に高速に信号を伝送するため
のメモリシステムに関するものである。
【０００２】
【従来の技術】IEEEP1596.4(SyncLink)を実現するため
に、情報処理装置の高速メモリシステムとして、RamLin
kが提案されている(SyncLink A Proposal for an Imple
mentation of IEEE P1596.4 "Ramlink" Optimized for
small(single board) Memory System March 23, 199
5)。これは、バンド幅として５００ＭByte／ｓ以上を実
現するＤＲＡＭシステムであり、５つのトポロジーが提
案されている。これらのうち、（オプション４）の特徴
としてリードデータを折り返して、スキューを低減する
方式がある。
【０００３】この手法においては、メモリシステムは、
図２０に示すように、それぞれ、８ないし９個、或い
は、１６ないし１８個のＤＲＡＭ(Dynamic Ramdom Accs
ess Memory)が搭載されたメモリモジュール１０−０な
いし１０−７を備えている。各メモリモジュールに搭載
されたＤＲＡＭは、ＳＤＲＡＭ(Synchronous Dynamic R
amdom Accsess Memory)のように、クロックに対して、
各種のタイミングが規定されているメモリである。この
ＳＤＲＡＭは、たとえば、特開平５−１２０１１４号公
報に開示されている。
【０００４】各メモリモジュールは、図２１に示すよう
に、ベース基板ＢＢから、コネクタＣ０を介して、メモ
リライザ基板Ｂ０が直立するように配置され、さらに、
メモリライザ基板Ｂ０から、所定の間隔で、水平方向に
メモリモジュールが配置されている。
【０００５】図２０に示すように、ベース基板ＢＢ上に
は、メモリコントローラ１００が設けられ、各モジュー
ル１０−０ないし１０−７は、メモリコントローラ１０
０と、クロック(CLK)線、アドレス(Address)線、データ
(Data)線、および、ＣＳ(Chip Select)、ＲＡＳ(Row Ad
dress Strobe)、ＣＡＳ(Column Address Strobe)などの
制御線を介して接続されている。
【０００６】データ線Ｓ３は、各モジュール１０−０な
いし１０−７と順次接続された後、折り返して、メモリ
コントローラ１００に戻り、リング型バスを形成してい
る。したがって、メモリモジュール１０−０ないし１０
−７の何れかから読み出されたデータは、Ｕ字状の折り
返しを経て、メモリコントローラ１００に伝搬される。
また、データ線Ｓ３の配線、インタフェースは、データ
線のみがリング型バスを形成していることを除き、クロ
ック線Ｓ１およびアドレス・コマンド線Ｓ２と同じにな
っている。
【０００７】このように構成されたメモリモジュール１
０−０ないし１０−７およびメモリコントローラ１００
において、何れかのメモリモジュール上のＤＲＡＭにデ
ータを書き込む場合に、メモリコントローラ１００か
ら、クロック線Ｓ１を介してクロック信号が、アドレス
・コマンド線Ｓ２を介してアドレスおよび制御信号が、
データ線Ｓ３を介して書き込むべきデータが、メモリモ
ジュールに与えられる。
【０００８】上述したように、クロック線Ｓ１、アドレ
ス・コマンド線Ｓ２およびデータ線Ｓ３の配線やインタ
フェースは、同一となっており、メモリコントローラ１
００からこれらを介してあるメモリモジュールまで伝搬
される各信号の信号波形や伝搬時間は、同一となる。こ
のため、クロック信号、アドレス信号、制御信号および
データ信号が、同じ位相で、かつ、同じタイミングでメ
モリモジュールに与えられ、所望のメモリモジュール上
のＤＲＡＭにデータを書き込むことが可能となる。ま
た、何れかのメモリモジュールからデータを読み出す場
合にも、同様に、メモリモジュールの位置にかかわら
ず、同じタイミングにて、メモリコントローラ１００が
データを取り込むことが可能となる。上述したような手
法を、ソースクロック同期バス方式と称している。
【０００９】また、図２１に示すように、ベース基板Ｂ
Ｂから、コネクタＣ０を介して垂直に配設されたメモリ
ライザ基板Ｂ０から所定の間隔で、水平方向にメモリモ
ジュールを配置することにより、複数のメモリモジュー
ルを搭載することが可能となる。さらに、複数のメモリ
ライザ基板Ｂ０を、コネクタＣ０を介して、ベース基板
ＢＢを垂直に配設することにより、ベース基板ＢＢに直
接メモリモジュールを搭載する場合と比較して、より多
くのメモリモジュールを設けることを可能としている。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た基板を収容する筐体の大きさ、特に、高さに制限があ
る場合には、メモリライザ基板Ｂ０の高さが制限され、
その結果、一つのメモリライザ基板Ｂ０に搭載可能なメ
モリモジュールの枚数が制限されていた。
【００１１】これは、データ線Ｓ３を用いたソースクロ
ック同期バス方式を、１枚のメモリライザ基板Ｂ０にて
実現する場合に、１つのデータ線（メモリバス）に接続
可能なメモリモジュール１０の数が制限されていること
を意味する。このため、メモリライザ基板Ｂ０の高さ制
限により１つのメモリバス（バンク）当たりのメモリ容
量が制限されているという問題点があった。ここに、１
バンクは、１本のソースクロック同期式バスのメモリバ
スを意味する。
【００１２】また、メモリコントローラは、メモリモジ
ュールを経るリング型バスであるデータ線Ｓ３と、入力
側および出力側の双方と接続されているため、データ信
号用の端子（ピン）が多数必要であるという問題点があ
った。特に、メモリコントローラは、複数のバンクを制
御することができる場合が多いが、複数のバンクを制御
するためには、それだけ多くのデータ信号用の端子（ピ
ン）が必要となる。
【００１３】さらに、図２１において、メモリコントロ
ーラ１００から出力されたクロック線、アドレス・コマ
ンド線およびデータ線を、コネクタＣ０−１を介して、
メモリモジュール１０−１ないし１０−７に引き回した
後に、さらに、コネクタＣ０−１およびＣ０−２を介し
て、メモリモジュール１０−８ないし１０−１５に引き
回して、データ線をメモリコントローラ１００に戻すよ
うな、リングトポロジを形成することにより、１つのバ
ンクあたりのデータ容量を増大させることが考えられ
る。しかしながら、従来の構成においては、何れかのメ
モリライザ基板を引き抜くと、コネクタＣ０の接続が遮
断され、リングトポロジが形成されなくなり、動作しな
くなるという問題点があった。
【００１４】本発明の目的は、１バンク当たりのデータ
容量が大きく、かつ、実装密度を効率化したソースクロ
ック同期式メモリシステムを提供することにある。
【００１５】また、本発明の他の目的は、コントローラ
側の端子（ピン数）が減少したソースクロック同期式メ
モリシステムを提供することにある。
【００１６】また、本発明のさらに他の目的は、複数の
メモリライザ基板を接続してリングトポロジーを形成可
能なソースクロック同期式メモリシステムを提供するこ
とにある。
【００１７】
【課題を解決するための手段】本発明の目的は、ベース
基板上に配置されたメモリコントローラと、前記ベース
基板上に、コネクタを介して配置されたメモリライザ基
板および該メモリライザ基板に搭載された複数のメモリ
モジュールを有するメモリユニットとを備えたソースク
ロック同期式メモリシステムであって、前記メモリユニ
ットが、ベース基板上の第１のコネクタに取り付けら
れ、その一方の側に複数のメモリモジュールを搭載した
第１のメモリライザ基板と、ベース基板上の第２のコネ
クタに取り付けられ、前記第１のメモリライザ基板と背
中合わせになるように、その一方の側に複数のメモリモ
ジュールを搭載した第２のメモリライザ基板と、前記第
１のメモリライザ基板上の信号線と前記第２のメモリラ
イザ基板上の対応する信号線とを、それぞれ接続する基
板接続用コネクタを有し、前記メモリコントローラから
の、クロック線、アドレス・コマンド線およびデータ線
を含む信号線が、前記第１のコネクタを介して、前記第
１のメモリライザ基板に搭載されたメモリモジュールと
順次接続され、次いで、基板接続用コネクタを介して、
前記第２のメモリライザ基板に搭載されたメモリモジュ
ールと順次接続され、かつ、少なくとも前記データ線
が、第２のコネクタを介して、メモリコントローラと接
続されるように構成されたことを特徴とするソースクロ
ック同期式メモリシステムにより達成される。
【００１８】本発明によれば、基板接続用コネクタによ
り、複数のメモリライザ基板の対応する信号線を接続
し、これにより、メモリライザ基板の高さを増大させる
ことなく、１バンクあたりのメモリ容量を増大させるこ
とが可能となる。
【００１９】アドレス・コマンド線が、前記第２のメモ
リライザ基板にて整合終端され、かつ、前記クロック線
が、前記第２のコネクタを介して、メモリコントローラ
と接続されるように構成されてもよく、或いは、前記ク
ロック線および前記アドレス・コマンド線は、第２のメ
モリライザ基板にて整合終端されていても良い。
【００２０】本発明の好ましい実施態様においては、さ
らに、前記ベース基板上に、前記メモリコントローラに
より制御されるスイッチを備え、該スイッチにより、前
記メモリコントローラからのデータ線が、前記第１のコ
ネクタを介する第１のメモリライザ基板側のデータ線、
或いは、第２のコネクタを介する第２のメモリライザ基
板側のデータ線の何れか一方と接続され、前記メモリコ
ントローラからのデータが、スイッチおよび第１のコネ
クタを介して、前記メモリユニット中の何れかのメモリ
モジュールに与えられ、その一方、前記メモリユニット
中の何れかのメモリモジュールからのデータが、第２の
コネクタおよびスイッチを介して、前記メモリコントロ
ーラに与えられるように構成されている。
【００２１】この実施態様によれば、スイッチを切り換
えることにより、メモリユニット中のメモリへのデータ
の書き込み、及び、メモリからのデータの読み込みに、
メモリコントローラに接続された同一の信号線を介する
ことができる。これにより、メモリコントローラの端子
数（ピン数）を減少させることが可能となる。
【００２２】また、本発明の目的は、ベース基板上に配
置されたメモリコントローラと、前記ベース基板上に、
コネクタを介して配置されたメモリライザ基板および該
メモリライザ基板に搭載された複数のメモリモジュール
を有するメモリユニットとを備えたソースクロック同期
式メモリシステムであって、前記メモリユニットが、ベ
ース基板上の少なくとも一つのコネクタに取り付けら
れ、その表面および裏面に、複数のメモリモジュールを
搭載したメモリライザ基板を有し、前記メモリコントロ
ーラからの、クロック線、アドレス・コマンド線および
データ線を含む信号線が、前記コネクタを介して、前記
メモリライザ基板の表面に搭載されたメモリモジュール
と順次接続され、次いで、前記メモリライザ基板の頂部
を経て、その裏面に搭載されたメモリモジュールと順次
接続され、かつ、少なくとも前記データ線が、前記コネ
クタを介して、メモリコントローラと接続されるように
構成されたことを特徴とするソースクロック同期式メモ
リシステムによっても達成される。
【００２３】この発明によれば、メモリライザ基板の表
裏にメモリモジュールを配置し、信号線が、メモリライ
ザ基板の表面から頂部を介して裏面に達するようになっ
ている。したがって、コネクタなどの部品を増やすこと
なく、かつ、メモリライザ基板の高さを増大させること
なく、１バンクあたりのメモリ容量を増大させることが
可能となる。
【００２４】本発明の別の実施態様においては、ベース
基板上に配置されたメモリコントローラと、前記ベース
基板上に、コネクタを介して配置されたメモリライザ基
板および該メモリライザ基板に搭載された複数のメモリ
モジュールを有するメモリユニットとを備えたソースク
ロック同期式メモリシステムにおいて、前記メモリユニ
ットが、ベース基板上の少なくとも一つのコネクタに取
り付けられ、その一方の面に、複数のメモリモジュール
を搭載したメモリライザ基板と、前記メモリコントロー
ラによる制御に基づき、コネクタと接続された側と、メ
モリモジュールに接続された側の何れか一方とを接続す
るスイッチとを有し、前記メモリコントローラからの、
クロック線、アドレス・コマンド線を含む信号線が、前
記コネクタを介して、前記メモリライザ基板の表面に搭
載されたメモリモジュールと順次接続され、かつ、前記
データ線が、前記コネクタおよび前記メモリコントロー
ラによる制御されるスイッチを介して、前記メモリモジ
ュールと順次接続されるとともに、前記メモリコントロ
ーラにより制御されるスイッチおよび前記コネクタを介
して、メモリコントローラと接続されるように構成され
ている。
【００２５】また、別の見地から見ると、ベース基板上
に配置されたメモリコントローラと、前記ベース基板上
に、コネクタを介して配置されたメモリライザ基板およ
び該メモリライザ基板に搭載された複数のメモリモジュ
ールを有するメモリユニットとを備えたソースクロック
同期式メモリシステムにおいて、メモリユニットは、ベ
ース基板状のベース基板上の第１のコネクタに取り付け
られ、その一方の側に複数のメモリモジュールを搭載し
た第１のメモリライザ基板と、ベース基板上の第２のコ
ネクタに取り付けられ、前記第１のメモリライザ基板と
背中合わせになるように、その一方の側に複数のメモリ
モジュールを搭載した第２のメモリライザ基板と、前記
第１のメモリライザ基板上の信号線と前記第２のメモリ
ライザ基板上の対応する信号線とを、それぞれ接続する
基板接続用コネクタを有し、クロック線、アドレス・コ
マンド線およびデータ線を含む信号線が、第１のコネク
タとの接点から延び、前記第１のメモリライザ基板に搭
載されたメモリモジュールと順次接続され、次いで、基
板接続用コネクタを介して、前記第２のメモリライザ基
板に搭載されたメモリモジュールと順次接続され、か
つ、少なくとも前記データ線が、第２のコネクタとの接
点まで延びるように構成されている。
【００２６】或いは、メモリユニットは、ベース基板上
の少なくとも一つのコネクタに取り付けられ、その表面
および裏面に、複数のメモリモジュールを搭載したメモ
リライザ基板を有し、クロック線、アドレス・コマンド
線およびデータ線を含む信号線が、前記コネクタとの接
点から延び、前記メモリライザ基板の表面に搭載された
メモリモジュールと順次接続され、次いで、前記メモリ
ライザ基板の頂部を経て、その裏面に搭載されたメモリ
モジュールと順次接続されて、かつ、少なくとも前記デ
ータ線が、前記コネクタとの他の接点に延びるように構
成されていても良い。
【００２７】本発明の別の実施態様においては、ソース
クロック同期式メモリシステムは、上記構成の複数のメ
モリユニットと、ベース基板上に配置されたメモリコン
トローラとを備え、前記メモリコントローラからのクロ
ック線、アドレス・コマンド線およびデータ線を含む信
号線が、コネクタからメモリユニットの各メモリモジュ
ールに順次接続されてコネクタに帰還することを繰り返
し、前記複数のメモリユニット中のすべてのメモリモジ
ュールに接続され、かつ、前記少なくとも前記データ線
が、所定のメモリモジュール用のコネクタを介して、前
記メモリコントローラと接続されるように構成されてい
る。
【００２８】この実施態様によれば、複数のメモリユニ
ットにより１バンクを形成するため、１バンク当たりの
データ容量をさらに増大させることが可能となる。
【００２９】また、本発明の別の実施態様においては、
ソースクロック同期式メモリシステムは、上記構成の複
数のメモリユニットと、ベース基板上に配置されたメモ
リコントローラと、ベース基板上に配置された第１のス
イッチであって、前記メモリコントローラからの制御に
基づき、前記メモリコントローラからの信号線を、何れ
かのユニットの信号線と接続する第１のスイッチと、前
記ベース基板上に配置された第２のスイッチであって、
前記メモリコントローラからの信号線を、何れかのユニ
ットからの信号線を、メモリコントローラへの信号線と
接続する第２のスイッチとを備え、前記第１のスイッチ
或いは第２のスイッチと接続されたメモリユニット中の
メモリモジュールにデータを書き込み、或いは、これか
らデータが読み出されるように構成されている。
【００３０】この実施態様によれば、第１のスイッチお
よび第２のスイッチを用いることにより容易にバンク切
り換えを実現することが可能となる。
【００３１】また、本発明のさらに好ましい実施態様に
おいては、さらに、ベース基板上に配置された第３のス
イッチであって、前記メモリコントローラによる制御に
基づき、前記メモリコントローラからの信号線と接続さ
れた側と、前記第２のスイッチ或いは第３のスイッチに
接続された側との何れか一方とを接続する第３のスイッ
チを備えている。
【００３２】或いは、さらに好ましい実施態様において
は、前記第１のスイッチおよび第２のスイッチが、さら
に、前記メモリコントローラ側をハイインピーダンス状
態にする状態にスイッチ可能である。
【００３３】また、表面および裏面にメモリモジュール
を取付け可能なメモリライザ基板を取り付けるのに好適
なコネクタは、ベース基板上に配置され、かつ、メモリ
ユニットのメモリライザ基板を受け入れて、これを固定
するように、該メモリライザ基板の断面形状に適合する
受け口を有するコネクタ筐体と、ベース基板上の離間し
た二つの配線のうち、一方と接続され、かつ、前記ベー
ス基板から前記受け口まで延びる第１のピンと、前記二
つの配線のうち、他方と接続され、かつ、前記ベース基
板から前記受け口まで延びる第２のピンとを備え、前記
メモリライザ基板が非装着のときには、前記第１のピン
および第２のピンとが接触して、これにより、前記二つ
の配線が電気的に接続され、かつ、前記メモリライザ基
板が装着されたときには、前記第１のピンと、前記メモ
リライザ基板の表面上の信号線とが電気的に接続される
とともに、第２のピンと、前記メモリライザ基板の裏面
上の信号線とが電気的に接続されるようになっている。
【００３４】このようにコネクタを構成することによ
り、メモリライザ基板を非装着のときにも、ベース基板
の配線によりリングトポロジーが形成可能となる。
【００３５】
【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態につき詳細に説明を加える。図１は、本
発明の第１の実施の形態にかかるソースクロック同期式
メモリシステムの外観を示す図、図２は、第１の実施の
形態にかかるソースクロック同期式メモリシステムの構
成を示すブロックダイヤグラムである。
【００３６】図１において、図２１と同じ構成部分に
は、同じ符号を付し、図２において、図２０を同じ構成
部分には、同じ符号を付している。図１に示すように、
このソースクロック同期式メモリシステムは、ベース基
板ＢＢ上に配置された第１のコネクタＣ１を介して、垂
直方向に配設された第１のメモリライザ基板Ｂ１と、第
２のコネクタＣ２を介して、垂直方向に配設された第２
のメモリライザ基板Ｂ２と、第１のメモリライザ基板Ｂ
１と第２のメモリライザ基板Ｂ２を接続する基板接続用
コネクタＣ３とを備えている。従来のシステムと同様
に、ベース基板ＢＢ上には、メモリコントローラ１００
が設けられている（図２参照）。第１のメモリライザ基
板Ｂ１には、所定の間隔で、水平方向に複数のメモリモ
ジュール１０−１ないし１０−７が配置され、その一
方、第２のメモリライザ基板Ｂ２には、所定の間隔で、
第１のメモリライザ基板Ｂ１から延びるメモリモジュー
ルと背中合わせで、複数のメモリモジュール１０−８な
いし１０−１５が配置されている。
【００３７】本実施の形態にかかるソースクロック同期
式メモリシステムにて使用されるメモリモジュール１０
−１ないし１０−１５は、それぞれ、機能的には同一で
あるが、メモリモジュール１０−１ないし１０−７は、
図１において、右端部で第１のライザ基板Ｂ１と接続さ
れるのに対して、メモリモジュール１０−８ないし１０
−１５は、左端部で第２のメモリライザ基板Ｂ２と接続
される。
【００３８】また、第１のメモリライザ基板Ｂ１におい
ては、下から順に、メモリモジュール１０−１ないし１
０−７が実行されるが、第２のメモリライザ基板Ｂ２に
おいては、上から順に、メモリモジュール１０−８ない
し１０−１５が実装される。
【００３９】図２に示すように、コネクタＣ１は、ベー
ス基板ＢＢ上のメモリコントローラ１００からのクロッ
ク(CLK)信号、アドレス・コマンド信号および書き込み
用のデータを、第１のメモリライザ基板Ｂ１に伝達する
ために設けられている。第１のメモリライザ基板Ｂ１上
には、コネクタＣ１との接点から、クロック線Ｓ１、ア
ドレス・コマンド線Ｓ２およびデータ線Ｓ３が延び、そ
れぞれが、順次、メモリモジュール１０−１ないし１０
−７と接続されるようになっている。特に、コネクタＣ
１から、各メモリモジュールまでの、クロック線Ｓ１、
アドレス・コマンド線Ｓ２およびデータ線Ｓ３の距離
は、ほぼ等しくなっている。
【００４０】基板接続用コネクタＣ３は、通常のコネク
タのように、剛性を持つ構造のものであっても良いし、
或いは、ケーブルやＦＰＣ(Flexible Printed Circuit)
のように可撓性をもっていても良い。或いは、一方のメ
モリライザ基板の内部に埋め込まれたＦＰＣと、他方の
メモリライザ基板に設けられたコネクタとにより、基板
接続用コネクタＣ３を形成しても良い。
【００４１】また、第２のメモリライザ基板上には、基
板接続用コネクタＣ３との接点から、クロック線、アド
レスコマンド線Ｓ２およびデータ線Ｓ３が延び、それぞ
れが、順次、メモリモジュール１０−８ないし１０−１
５と接続されるようになっている。第１のメモリライザ
基板Ｂ１と同様に、第２のメモリライザ基板Ｂ２におい
ても、コネクタＣ３から各メモリモジュールまでの、ク
ロック線Ｓ１、アドレス・コマンド線Ｓ２およびデータ
線Ｓ３の距離は、ほぼ等しくなっている。
【００４２】また、第１のメモリライザ基板Ｂ１におい
て、コネクタＣ１との接点から延びるクロック線Ｓ１
は、メモリモジュール１０−１から順に、各メモリモジ
ュールを通って、基板接続用コネクタＣ３との接点まで
延びている。アドレス・コマンド線Ｓ２および書込み用
データ線Ｓ３も同様に、メモリモジュール１０−１に接
続され、次いで、メモリモジュール１０−２ないし１０
−７に、順次接続された後、基板接続用コネクタＣ３と
の接点まで延びている。
【００４３】第２のメモリライザ基板Ｂ２において、コ
ネクタＣ３の対応する接点からのびるクロック線Ｓ１
は、メモリモジュール１０−８に接続され、次いで、メ
モリモジュール１０−９ないし１０−１５に、順次接続
された後、第２のコネクタＣ２との接点まで延びてい
る。書き込み用データ線Ｓ３も同様に、メモリモジュー
ル１０−８ないし１０−１５に、順次接続された後、第
２のコネクタＣ２との接点まで延びている。また、アド
レス・コマンド線Ｓ２は、メモリモジュール１０−８な
いし１０−１５に順次接続された後、整合終端されてい
る。
【００４４】第２のコネクタＣ２は、クロック線Ｓ１と
（読み出し用）データ線Ｓ３とを受け入れる。この第２
のコネクタＣ２を介して、クロック(CLK)信号およびメ
モリモジュールから読み出されたデータが、メモリコン
トローラ１００に与えられるようになっている。なお、
図２において、メモリライザ基板Ｂ２と第２のコネクタ
Ｃ２との間には、折り返されたクロック線Ｓ１およびデ
ータ線Ｓ３が描かれているが、実際には、これらの間に
距離がないことは、図１を参照することにより理解でき
るであろう。
【００４５】このように、メモリモジュール１０−１な
いし１０−１５への、クロック線Ｓ１、アドレス・コマ
ンド線Ｓ２およびデータ線Ｓ３の配線順序、配線長およ
び配線インピーダンスは同じになるようになっている。
【００４６】このように構成されたソースクロック同期
式メモリシステムの作動につき、以下に説明する。実際
には、メモリモジュールに搭載されたＤＲＡＭのメモリ
アクセスのタイミングにおいて、ＲＡＳ（Row Address
Strobe）、ＣＡＳ（Column Address Strobe）、ＣＳ（C
hip Select）などの制御信号のシーケンスおよびタイミ
ングが規定されているが、本発明で重要なのは以下に示
す位相差である。
【００４７】何れかのメモリモジュールのＤＲＡＭにデ
ータを書き込む場合、すなわち、ライト・データ(write
-data)の場合には、メモリコントローラ１００からクロ
ック線Ｓ１およびアドレス・コマンド線Ｓ２を用いて、
クロック信号およびアドレス信号が、同時に出力され
る。ただし、メモリモジュール１０において、クロック
に対してアドレスにセットアップ時間が必要な場合に
は、オフセットとして、クロック信号とアドレス信号と
の間に位相差を設けておく。
【００４８】同様に、メモリコントローラ１００は、デ
ータ線Ｓ３を用いて、クロックやアドレスと同一のタイ
ミングで、データを出力する。ただし、メモリモジュー
ル１０において、クロックに対してデータにセットアッ
プ時間が必要な場合には、オフセットとして、クロック
信号とデータとの間に位相差を設けておく。
【００４９】メモリコントローラ１００から送出された
クロック信号、アドレス信号およびデータは、コネクタ
Ｃ１を介して、基板Ｂ１上の配線（クロック線Ｓ１、ア
ドレス・コマンド線Ｓ２およびデータ線Ｓ３）を伝搬
し、各メモリモジュール１０に、同じオフセット位相差
を保ちながら到着する。これは、これら３種の信号線
が、同じ配線形態、配線長および配線インピーダンスを
有するからであり、その結果、信号波形・伝搬遅延時間
が同じとなるからである。
【００５０】何れかのメモリモジュールのＤＲＡＭから
データを読み出す場合、すなわち、リード・データ(rea
d-data)の場合にも、メモリコントローラ１００からク
ロック線Ｓ１およびアドレスＳ２を用いて、クロック信
号およびアドレス信号が、同時に出力される。
【００５１】対応するメモリモジュール中のＤＲＡＭか
らデータが送出されるタイミングは、そのメモリモジュ
ール（ＤＲＡＭ）にクロック(CLK)信号が入力されてか
ら、アクセス時間Tac秒後である。一般に、１００Mhzで
動作するＳＤＲＡＭの場合に、このアクセス時間Tac
は、４ｎｓないし１０ｎｓである。アクセス時間Tacだ
け経過した後に、データは、メモリモジュールから送出
される。
【００５２】メモリモジュール１０−１ないし１０−７
の何れかから送出されたデータは、データ線Ｓ３および
基板接続用コネクタＣ３を経て、さらに第２のメモリラ
イザ基板Ｂ２を通過した後にコネクタＣ２に達し、メモ
リモジュール１０−８ないし１０−１５の何れかから送
出されたデータは、データ線Ｓ３を通って、コネクタＣ
２に達する。さらに、データは、コネクタＣ２を経て、
メモリモジュール１００のリードデータ入力端子Data/R
eadに達する。なお、物理的には、メモリモジュールの
何れかから送出されたデータは、第１のコネクタＣ１を
介して、メモリモジュール１００のライトデータ端子Da
ta/Writeにも到達するが、これらデータは論理的には意
味をなさない。また、反射波が生じないように、信号線
の各端で整合終端しているのは言うまでもない。
【００５３】メモリモジュールの何れかから送出された
データ（リードデータ）が、メモリコントローラ１００
に到達するときタイミングは、送出もとのメモリモジュ
ールが何れであっても、クロックやアドレスが送出され
た時刻から同じ時間だけ経過した後になる。これは、ク
ロック線Ｓ１を介するクロック信号或いはアドレス・コ
マンド信号Ｓ２を介するアドレス信号と、データ線Ｓ３
を介するデータの伝搬時間の和が、何れかのメモリモジ
ュールにおいても等しいためである。
【００５４】また、メモリライザ基板Ｂ１或いはＢ２
に、メモリモジュールが１枚だけ実装されている場合
も、８枚実装されている場合も、上述した位相関係は不
変である。したがって、メモリコントローラ１００から
出力され、コネクタＣ１、基板接続用コネクタＣ３およ
びコネクタＣ１を介してクロック線Ｓ１を伝搬して、メ
モリコントローラ１００のCLKIN端子に戻るクロック信
号を用いて、リードデータをラッチすれば、実装されて
いるメモリモジュール１０の多少による伝搬遅延時間の
差をキャンセルすることができる。これにより、メモリ
コントローラ１００のリードデータのタイミング設計を
容易にすることが可能となる。
【００５５】本実施の形態においては、上述したように
ソースクロック同期式メモリシステムを構成することに
より、バス中の信号の伝搬速度を落とすことなく、か
つ、タイミング設計を複雑にすることなく、１つのメモ
リバスに接続可能なメモリモジュールの数を増加させる
ことが可能となる。これにより、コンピュータなどのシ
ステム全体に搭載可能なメモリの容量を増大させること
ができ、システム全体の性能を向上させることが可能と
なる。特に、これは、サーバシステム、エンジニアリン
グシステムなど、メモリ容量がシステム性能に直結する
場合に顕著である。
【００５６】第１の実施の形態にかかるバスクロック同
期式メモリシステムにおいて、メモリバスのインタフェ
ースにＳＳＴＬ（Stub Series Terminated Logic）を用
いて、第１のメモリライザ基板Ｂ１および第２のメモリ
ライザ基板Ｂ２に、それぞれ、８枚のメモリモジュール
を搭載する場合の、アドレスバスのＳＰＩＣＥシミュレ
ーション波形を図３に示す。また、図４は、そのシミュ
レーション回路を示す図である。
【００５７】図３において、観測点はメモリコントロー
ラの出力点（Ｓ）、第１番目のメモリモジュール１０−
０のメモリピン（ｂ１）、第９番目のメモリモジュール
１０−８のメモリピン（ｂ９）および第１６番目のメモ
リモジュール１０−１５−メモリピン（ｂ１６）であ
る。それぞれの点での波形が、ｖ(Ｓ)、ｖ(ｂ１)、ｖ
(ｂ９)およびｖ(ｂ１６)となっている。図３に示すよう
に、各点の波形は、いずれも安定していることがわかる
であろう。また、信号波形は、信号線（Ｓ１、Ｓ２或い
はＳ３）を光速で伝搬するため高速に動作可能であるこ
とがわかる。さらに、信号の伝搬遅延時間も一定であ
り、かつ、ノイズマージンも余裕をもってデータ伝送で
きる程度のものであることがわかる。
【００５８】本実施の形態によれば、筐体の制約にかか
わらず、より多くのメモリライザ基板、たとえば、従来
の２倍のメモリライザ基板を搭載することが可能とな
り、その結果、１つのメモリバスに接続可能なメモリモ
ジュールの数を増大させることが可能となる。
【００５９】次に、本発明の第２の実施の形態にかかる
ソースクロック同期式メモリシステムにつき説明を加え
る。図５は、この実施の形態にかかるソースクロック同
期式メモリシステムの構成を示すブロックダイヤグラム
である。図５において、図２に示すメモリシステムの同
一の構成部分には、同一の符号を付している。また、こ
のメモリシステムの外観は、図１のものと同一である。
【００６０】図２に示すように、このソースクロック同
期式メモリシステムは、クロック線Ｓ１が、アドレス線
Ｓ２と同様に、第１のメモリライザ基板Ｂ１、基板接続
用コネクタＣ３および第２のメモリライザ基板Ｂ２を経
て、コネクタＣ２に戻ることなく、整合終端している点
で、第１の実施の形態にかかるメモリシステムと相違し
ている。また、この実施の形態において、ＤＲＡＭのア
クセスタイム、配線伝搬遅延およびスキューが、メモリ
コントローラ１００のクロックの周波数、すなわち、動
作周波数の略倍数あるいは略倍数分の１となるように設
定されている。
【００６１】このように構成されたソースクロック同期
式メモリシステムにおいて、メモリモジュール１０−０
ないし１０−１５の何れかにデータを書き込む場合の作
動は、第１の実施の形態のメモリシステムと同様であ
る。これに対して、メモリモジュール１０−０ないし１
０−１５の何れかからデータを読み出す場合の作動につ
き、以下に説明する。
【００６２】この場合にも、まず、メモリコントローラ
１００は、クロック線Ｓ１およびアドレスＳ２に、クロ
ック信号およびアドレス信号を送出する。対応するメモ
リモジュールにクロック(CLK)信号が入力されてから、
アクセス時間Tacだけ経過した後に、データは、メモリ
モジュールから送出される。
【００６３】メモリモジュール１０−１ないし１０−７
の何れかから送出されたデータは、データ線Ｓ３および
基板接続用コネクタＣ３を経て、さらに第２のメモリラ
イザ基板Ｂ２を通過した後にコネクタＣ２に達し、メモ
リモジュール１０−８ないし１０−１５の何れかから送
出されたデータは、データ線Ｓ３を通って、コネクタＣ
２に達する。さらに、データは、コネクタＣ２を経て、
メモリモジュール１００のリードデータ入力端子Data/R
eadに達する。
【００６４】前述したように、 ＤＲＡＭのアクセスタ
イム、配線伝搬遅延およびスキューが、メモリコントロ
ーラ１００のクロックの周波数の略倍数あるいは略倍数
分の１となるように設定されている。したがって、メモ
リコントローラ１００の内部クロックを用いて、リード
データ入力端子Data／Readに到達したデータをラッチす
ることが可能となる。すなわち、データを読み出す際に
メモリコントローラ１００の内部クロックを用いること
になるが、メモリ読み出しにかかる遅延時間、すなわ
ち、アクセスタイムと配線伝搬遅延時間とスキューとの
和が、クロック周期内であれば、リード可能である。そ
して、メモリコントローラ１００にクロックの入力端子
を設ける必要がなく、かつ、読み出されたデータをメモ
リコントローラ１００の内部クロックにてラッチできる
ので、メモリ読み出し（メモリリード）の入力回路の構
成を簡単にすることができる。
【００６５】この実施の形態によれば、メモリコントロ
ーラ１００内のクロック分配機構が単純となり、スキュ
ーが減って動作マージンが増大する、このため、システ
ムの安定性をより増大することが可能となる。
【００６６】次に、図６を参照して、本発明の第３の実
施の形態にかかるソースクロック同期式メモリシステム
につき説明を加える。図６において、図２と同じ構成部
分には、同じ符号を付している。また、このメモリシス
テムの外観は、図１に示すものと同一である。
【００６７】図６に示すように、この実施の形態にかか
るソースクロック同期式メモリシステムの、コネクタＣ
１、Ｃ２、メモリライザ基板Ｂ１、Ｂ２、および、基板
接続用コネクタＣ３は、第２の実施の形態のものと同一
である。その一方、メモリコントローラ１００には、デ
ータ出力端子Data/Writeおよびデータ入力端子Data/Rea
dの代わりに、データ入出力兼用の端子（データ入出力
端子）Dataが設けられている。さらに、ベース基板ＢＢ
には、データ入出力端子Dataと、コネクタＣ１のデータ
線或いはコネクタＣ２のデータ線の何れかとを接続する
ためのスイッチSW０が設けられている。すなわち、この
実施の形態においては、ライトサイクルとリードサイク
ルとの間でスイッチSW０を切り換えることを特徴として
いる。このスイッチSW０は、メモリコントローラ１００
からの制御信号（図示せず）により制御されている。
【００６８】スイッチSW０は、ＦＥＴ（電界効果型トラ
ンジスタ）のドレインーソース間のチャネルを利用して
も良いし、他のスイッチ（たとえば、リレーなどの機械
的なスイッチ）を用いてもよいことは明らかである。よ
り好ましくは、スイッチSW１の信号伝搬遅延時間は、高
速化のために、０．１以下である。なお、一般に、メモ
リモジュール１０−１ないし１０−１５の何れかから読
み出されたデータは、読み出しの要求（リード要求）か
ら３０ｎｓ以上遅延する。この遅延時間の間に、メモリ
コントロール１００においては、ライトサイクルである
のか或いはリードサイクルであるのかを計算できる。し
たがって、スイッチSW０の切換えは、クリティカルなタ
イミングではない。このように構成されたソースクロッ
ク同期式メモリシステムにおいて、メモリモジュール１
０−１ないし１０−１５の何れかにデータを書き込む場
合には、スイッチSW１を、データ入出力端子Dataとコネ
クタＣ１のデータ線Ｓ３とを接続するように切換えて、
メモリコントローラ１００からクロック線Ｓ１、アドレ
スＳ２およびデータ線Ｓ３を用いて、クロック信号、ア
ドレス信号およびデータが、同時に出力される。以下の
作動は、第１の実施の形態のものと同様である。すなわ
ち、メモリコントローラ１００から送出されたクロック
信号、アドレス信号およびデータは、コネクタＣ１を介
して、基板Ｂ１上の配線（クロック線Ｓ１、アドレス・
コマンド線Ｓ２およびデータ線Ｓ３）を伝搬し、各メモ
リモジュール１０に、同じオフセット位相差を保ちなが
ら到着する。これにより、所定のメモリモジュールに、
データが書き込まれる。
【００６９】その一方、何れかのメモリモジュールから
データを読み出す場合には、メモリコントローラ１００
は、クロック線Ｓ１およびアドレスＳ２に、クロック信
号およびアドレス信号を送出する。このときに、スイッ
チSW０を、データ入出力端子DataとコネクタＣ２のデー
タ線Ｓ３とを接続するように切換える。なお、必要な場
合には、クロック信号およびアドレス信号の送出に先立
って、スイッチSW０を切り換えてもよい。対応するメモ
リモジュールにクロック(CLK)信号が入力されてから、
アクセス時間Tacだけ経過した後に、データは、メモリ
モジュールから送出される。
【００７０】メモリモジュール１０−１ないし１０−７
の何れかから送出されたデータは、データ線Ｓ３および
基板接続用コネクタＣ３を経て、さらに第２のメモリラ
イザ基板Ｂ２を通過した後にコネクタＣ２に達し、或い
は、メモリモジュール１０−８ないし１０−１５の何れ
かから送出されたデータは、データ線Ｓ３を通って、コ
ネクタＣ２に達する。さらに、データは、コネクタＣ２
およびスイッチSW０を経て、メモリモジュール１００の
入出力端子Dataに達する。
【００７１】第３の実施の形態においても、第２の実施
の形態と同様に、 ＤＲＡＭのアクセスタイム、配線伝
搬遅延およびスキューが、メモリコントローラ１００の
クロックの周波数の略倍数あるいは略倍数分の１となる
ように設定されている。したがって、メモリコントロー
ラ１００の内部クロックを用いて、入出力端子Dataに到
達したデータが、メモリコントローラ１００によりラッ
チされる。
【００７２】この実施の形態によれば、メモリコントロ
ーラ１００のデータ信号の端子を略半分にすることがで
きる。たとえば、データ幅が８バイト(byte)の場合に、
ライトデータ用の端子とリードデータ用の端子とを別個
に設けると、メモリコントローラ１００には、１２８本
の信号用のピンおよびそのリターン電流用のグランドピ
ン（約６４本）、総計で約１９２本の端子が必要である
が、本実施の形態にかかるメモリコントローラ１００に
おいては、上記総計の半分である８１本の端子と、スイ
ッチSW１の制御信号用の１本の端子とがあれば足りる。
したがって、通常、単一のＬＳＩとして形成されるメモ
リコントローラ１００のパッケージのサイズを大幅に小
さくすることが可能となる。このため、メモリコントロ
ーラ１００のコストを小さくすることができる。なお、
上記比較において、グランドピンは、信号−グランドピ
ン比が２：１として計算した。これは、信号の立上り時
間、ＬＳＩパッケージの同時駆動ノイズとその許容量で
決まる量であるが、ＱＦＰやＰＧＡにおいて、通常は
２：１程度である。
【００７３】次に、図７を参照して、本発明の第４の実
施の形態にかかるソースクロック同期式メモリシステム
につき説明を加える。
【００７４】図７において、図１および図６と同じ構成
部分には、同じ符号を付している。また、このメモリシ
ステムの外観は、図２１に示す従来のものと同様であ
る。図７に示すように、この実施の形態にかかるソース
クロック同期式メモリシステムは、メモリコントローラ
１００を搭載したベース基板ＢＢ、コネクタＣ０および
メモリライザ基板Ｂ０を備えている。メモリコントロー
ラ１００には、データ出力端子Data/Writeおよびデータ
入力端子Data/Readの代わりに、データ入出力兼用の端
子（データ入出力端子）Dataが設けられている。さら
に、メモリライザ基板Ｂ０には、スイッチSW０が設けら
れている。スイッチSW０は、第３の実施の形態のものと
同様に、メモリライザ１００からの制御信号（図示せ
ず）により切り換えられる。すなわち、スイッチSW０
は、メモリコントローラ１００からの制御信号にしたが
って、ベース基板ＢＢ上のメモリコントローラ１００の
データ入出力端子Dataと、データの送信路であるデータ
線(Ｓ３−Ｔ）或いはデータの帰還路であるデータ線
（Ｓ３−Ｒ）の何れかとを接続する。
【００７５】また、コネクタＣ０は、クロック線、アド
レス・コマンド線、データ線およびスイッチSW０用の制
御線を接続するようになっている。
【００７６】この実施の形態にかかるソースクロック同
期式メモリシステムは、第３の実施の形態のものとほぼ
同様に作動する。すなわち、メモリモジュール１０−１
ないし１０−１５の何れかにデータを書き込む場合に
は、スイッチSW０を、データ入出力端子Dataとデータ送
信路であるデータ線Ｓ３−Ｔとを接続するように切換え
て、メモリコントローラ１００からクロック線Ｓ１、ア
ドレスＳ２およびデータ線Ｓ３を用いて、クロック信
号、アドレス信号およびデータが、同時に出力される。
メモリコントローラ１００から送出されたクロック信
号、アドレス信号およびデータは、コネクタＣ０を介し
て、メモリライザ基板Ｂ０上の配線（クロック線Ｓ１、
アドレス・コマンド線Ｓ２およびデータ線Ｓ３）を伝搬
し、各メモリモジュール１０に、同じオフセット位相差
を保ちながら到着する。これにより、所定のメモリモジ
ュールに、データが書き込まれる。
【００７７】その一方、何れかのメモリモジュールから
データを読み出す場合には、メモリコントローラ１００
は、クロック線Ｓ１およびアドレスＳ２に、クロック信
号およびアドレス信号を送出する。このときに、スイッ
チSW０を、データ入出力端子Dataと帰還路のデータ線Ｓ
３−Ｒとを接続するように切換える。なお、必要な場合
には、クロック信号およびアドレス信号の送出に先立っ
て、スイッチSWを切り換えてもよい。対応するメモリモ
ジュールにクロック(CLK)信号が入力されてから、アク
セス時間Tacだけ経過した後に、データは、メモリモジ
ュールから送出される。
【００７８】メモリモジュール１０−１ないし１０−１
５の何れかから送出されたデータは、データ線Ｓ３−Ｒ
を通って、データは、スイッチSW０およびコネクタＣ０
を経て、メモリモジュール１００の入出力端子Dataに達
する。
【００７９】本実施の形態によれば、ベース基板ＢＢの
信号線とメモリライザ基板Ｂ０とを接続するためのコネ
クタＣ０のピン数を減少させることが可能となる。
【００８０】たとえば、メモリモジュール１０−０ない
し１０−１５のデータ幅が８バイト(byte)の場合に、従
来技術において、コネクタＣ０は、少なくとも１２８本
の信号線が必要であった。さらに、これらの信号線のリ
ターン電流用のグランドピンが必要であり、たとえば、
信号−グランドピン比を２：１とすると、６４本のグラ
ンドピンが必要である。したがって、コネクタＣ０に
は、合計で１９２本のピンが必要となっていた。これに
対して、本実施の形態においては、従来のピンのうち、
半分の８５本を削減することが可能であり、その一方、
追加すべきピンは、スイッチSW０の制御信号用の１本の
制御線のみである。このため、コネクタＣ０のコストを
大幅に削減することができる。また、コネクタＣ０を設
置するためのスペースを小さくすることが可能となる。
【００８１】また、第３の実施の形態と同様に、メモリ
コントローラ１００の端子数を削減することが可能とな
る。
【００８２】次に、図８を参照して、本発明の第５の実
施の形態につき、説明を加える。この実施の形態におい
ては、複数のメモリモジュール１０を搭載したメモリラ
イザ基板Ｂ１およびＢ２および基板接続用コネクタＣ３
から構成される組（ユニット）を２つ組合わせて、１つ
のソースクロック同期式メモリユニットを構成してい
る。図８に示すように、第１のユニットＵ１は、８つの
メモリモジュール１０を配設した第１のメモリライザ基
板Ｂ１−１、８つのメモリモジュールユニット１０を配
設した第２のメモリライザ基板Ｂ２−１、コネクタＣ１
−１、Ｃ２−２、および、基板接続用コネクタＣ３−１
を備えている。また、図８においては、データ線Ｓ３の
みを模式的に示し、データ線Ｓ３中の矢印は、データの
伝搬方向を示している。
【００８３】図９は、この実施の形態にかかるソースク
ロック同期式メモリシステムの構成を示すブロックダイ
ヤグラムである。図９に示すように、ユニットＵ１、Ｕ
２は、それぞれ、図２に示す第１の実施の形態にかかる
メモリライザ基板Ｂ１、Ｂ２、コネクタＣ１、Ｃ２およ
び基板接続用コネクタＣ３と同一である。ベース基板Ｂ
Ｂにおいて、第１のユニットＵ１のコネクタＣ２−１の
端子から、第２のユニットＵ２のコネクタＣ１−１の対
応する端子までの信号線が配設されている。また、メモ
リコントローラ１００からのクロック線、アドレス・コ
マンド線および書込み用のデータ線は、第１のユニット
Ｕ１のコネクタＣ１−１に接続されるようになってお
り、その一方、第２のユニットのコネクタＣ２−２か
ら、読み出し用データ線および入力用クロックが、メモ
リコントローラのデータ入力端子Data/Readおよびクロ
ック入力端子CLKINに与えられるようになっている。
【００８４】図８および図９から理解できるように、メ
モリコントローラ１００からのクロック線Ｓ１は、第１
のユニットＵ１のコネクタＣ１−１を介して、第１のメ
モリライザ基板Ｂ１−１に達し、メモリモジュール１０
−０１ないし１０−７１と順次接続され、次いで、基板
接続用コネクタＣ３−１を介して、第２のメモリライザ
基板Ｂ２−１に達し、メモリモジュール１０−８１ない
し１０−１５１と順次接続されて、コネクタＣ２−１に
達する。クロック線Ｓ１は、第２のコネクタＣ２からベ
ース基板ＢＢ上を延びて、第２のユニットＵ２のコネク
タＣ１−２を介して、第１のメモリライザ基板Ｂ１−２
に達して、メモリモジュール１０−０２ないし１０−７
２と順次接続される。次いで、クロック線Ｓ１は、基板
接続用コネクタＣ３−２を介して、第２のメモリライザ
基板Ｂ２−２に達し、メモリモジュール１０−８２ない
し１０−１５２と順次接続されて、コネクタＣ２−２に
達し、さらに、ベース基板ＢＢ上を延びて、メモリコン
トローラ１００のクロック入力端子CLKINに戻る。
【００８５】メモリコントローラ１００からのアドレス
・コマンド線Ｓ２およびデータ線Ｓ３も、クロック線Ｓ
１と略同様に配置されている。アドレスコマンド線Ｓ２
は、第２のユニットＵ２の第２のメモリライザ基板Ｂ２
−２において、メモリモジュール１０−８２ないし１０
−１５２と順次接続され、次いで、整合終端している。
なお、これら信号線Ｓ１、Ｓ２およびＳ３は、相互に、
略同じ配線形態、配線長および配線インピーダンスを有
している。
【００８６】このように構成されたソースクロック同期
式メモリシステムの作動は、第１の実施の形態のものと
ほぼ同様である。たとえば、何れかのメモリモジュール
にデータを書き込む場合には、メモリコントローラ１０
０は、クロック線Ｓ１およびアドレス・コマンド線Ｓ２
を用いて、クロック信号およびアドレス信号を、同時に
出力し、同様に、データ線Ｓ３を用いて、クロックやア
ドレスと同一のタイミングで、データを出力する。ただ
し、メモリモジュール１０において、クロックに対して
アドレス信号或いはデータにセットアップ時間が必要な
場合には、オフセットとして、クロック信号とアドレス
信号或いはデータとの間に位相差を設けておくことも、
第１の実施の形態と同様である。
【００８７】メモリコントローラ１００から送出された
クロック信号、アドレス信号およびデータは、第１のユ
ニットＵ１のコネクタＣ１−１を介して、メモリライザ
基板Ｂ１−１上の配線（クロック線Ｓ１、アドレス・コ
マンド線Ｓ２およびデータ線Ｓ３）を伝搬し、次いで、
基板接続用コネクタＣ３−１を介して、メモリライザ基
板Ｂ２−１上の配線を伝搬して、コネクタＣ２−１に達
する。さらに、これら信号は、ベース基板ＢＢ、第２の
ユニットＵ２のコネクタＣ１−２を介して、メモリライ
ザ基板Ｂ１−２上の配線を伝搬して、さらに、基板接続
用コネクタＣ３−２を介して、メモリライザ基板Ｂ２−
２上の配線を伝搬する。なお、各信号せんは、略同じ配
線形態、配線長および配線インピーダンスを有するた
め、第１のユニットＵ１および第２のユニットＵ２の各
メモリモジュールには、各信号が、同じオフセット位相
差を保ちながら到着する。したがって、第１の実施の形
態と同様に、所望のメモリモジュールのＤＲＡＭにデー
タを書き込むことができる。
【００８８】また、何れかのメモリモジュールのＤＲＡ
Ｍからデータを読み出す場合には、メモリコントローラ
１００からクロック線Ｓ１およびアドレスＳ２を用い
て、クロック信号およびアドレス信号が、同時に出力さ
れる。これらクロック信号およびアドレス信号は、種々
のコネクタＣ１−１、Ｃ３−１、Ｃ２−１、Ｃ１−２、
Ｃ３−２を介して、メモリライザ基板Ｂ１−１、Ｂ２−
１、Ｂ１−２、Ｂ２−２の信号線を伝搬する。
【００８９】対応するメモリモジュール中のＤＲＡＭか
らデータは、クロック信号が入力されてからアクセス時
間Tac秒後に出力され、データ線Ｓ３を伝搬して、最終
的に、コネクタＣ２−２を介して、メモリコントローラ
１００のデータ入力端子Data/Readに達する。また、ク
ロック線Ｓ１を伝搬したクロック信号も、コネクタＣ２
−２を介して、メモリコントローラのクロック入力端子
CLKINに達する。
【００９０】したがって、クロック入力端子CLKINに与
えられたクロック信号を用いることにより、データをラ
ッチすることができる。
【００９１】本実施の形態によれば、メモリライザ基
板、基板接続用コネクタなどによる歩ニットを複数設け
ることにより、メモリシステムの１バンク当たりのメモ
リモジュールの数、すなわち、メモリ容量を、さらに増
大させることが可能となる。
【００９２】なお、データ線、アドレス・コマンド線お
よびデータ線の伝搬線路が長くなるため、信号波形がな
まる場合には、上述した信号経路の途中の対応する位置
に、すなわち、メモリコントローラ１００からの信号経
路の長さが相互に等しくなるような位置に、バスドライ
ブ或いはラッチ付きのバスドライバを配置すれば良い。
たとえば、第１のユニットのコネクタＣ２−１を介して
ベース基板ＢＢに入った位置に、上述したバスドライバ
を挿入すれば良い。次に、本発明の第６の実施の形態に
つき説明を加える。この実施の形態においては、二つの
スイッチSW１およびSW２２を用いて、バンクを切換える
ことにより、メモリコントローラの端子（ピン）数を増
大させることなく、読み書き可能なデータ容量をより増
大させている。図１０に示すように、この実施の形態に
かかるソースクロック同期式は、第１のユニットＵ１と
第２のユニットＵ２から構成される。これらユニットの
構成部分は、図８および図９に示す第６の実施の形態の
ものと同一である。すなわち、第１のユニットＵ１は、
複数のメモリモジュールを搭載したメモリライザ基板Ｂ
１−１、Ｂ２−１、コネクタＣ１−１、Ｃ２−１および
基板接続用コネクタＣ３−１から構成され、第２のユニ
ットＵ２は、メモリライザ基板Ｂ１−２、Ｂ２−２、コ
ネクタＣ１−２、Ｃ２−２および基板接続用コネクタＣ
３−２から構成される。また、ベース基板ＢＢには、ス
イッチSW１およびSW２が設けられている。図１１は、こ
の実施の形態にかかるメモリシステムのデータ線Ｓ３の
接続を示すブロックダイヤグラム、図１２は、このメモ
リシステムのクロック線およびアドレス・コマンド線Ｓ
２の接続を示すブロックダイヤグラムである。図１１に
おいて、クロック線およびアドレス・コマンド線が省略
され、その一方、図１２において、データ線が省略され
ている。
【００９３】図１０および図１１に示すように、ベース
基板ＢＢ上に配置されたスイッチSW１は、メモリコント
ローラ１００のデータ出力端子Data/Writeからの書込み
用のデータ線を、第１のユニットＵ１の側のデータ線或
いは第２のユニットＵ２の側のデータ線の一方と接続す
る。その一方、スイッチSW２は、第１のユニットＵ１の
側の帰還路であるデータ線Ｓ３−１Ｒ或いは第２のユニ
ットの側の帰還路であるデータ線Ｓ３−２Ｒの何れか一
方を、メモリコントローラ１００のデータ入力端子Data
/Readへのデータ線と接続する。これらスイッチSW１お
よびSW２は、メモリコントローラ１００から出力される
制御信号（図示せず）により切り換えられる。
【００９４】スイッチSW１は、スイッチSW１からコネク
タＣ１−１まで延びるデータ線の長さと、スイッチSW１
からコネクタＣ１−２まで延びるデータ線の長さとが略
等しくなるように配置され、かつ、スイッチSW２は、コ
ネクタＣ２−１からスイッチSW１までのデータ線の長さ
と、コネクタＣ２−２からスイッチSW１までのデータ線
の長さとが略等しくなるように配置されるのが好まし
い。このようなスイッチの配置により、各ユニットへの
データ線の配線長が等しくなり、タイミング設計を容易
にすることができる。
【００９５】さらに、図１２に示すように、基板ＢＢに
は、メモリコントローラからのアドレス・コマンド線
を、第１のユニットＵ１側のアドレス・コマンド線Ｓ２
−１或いは第２のユニットＵ２側のアドレス・コマンド
線Ｓ２−２の何れかと接続するためのスイッチSW３が設
けられている。このスイッチSW３も、メモリコントロー
ラから出力される制御信号（図示せず）により切り換え
られる。スイッチSW３は、スイッチSW３からコネクタＣ
１−１まで延びるアドレス・コマンド線の長さと、スイ
ッチSW３からコネクタＣ１−２まで延びるアドレス・コ
マンド線の長さとが略等しくなるように配置されるのが
好ましい。このようなスイッチの配置により、各ユニッ
トへのアドレス・コマンド線の配線長が等しくなり、タ
イミング設計を容易にすることができる メモリコントローラ１００の第１のクロック端子CLK−
１からは、第１のユニットＵ１に属するメモリモジュー
ル用のクロック線Ｓ１−１が与えられ、第２のクロック
端子CLK−２からは、第２のユニットＵ２に属するメモ
リモジュール用のクロック線Ｓ１−２が与えられてい
る。図１２に示すように、この実施の形態においては、
二つのユニットのそれぞれに、クロック端子CLK−１お
よびCLK−２から、クロック信号が与えられているが、
ＰＬＬ内蔵のクロックドライバにより、クロック信号を
出力するように構成してもよい。
【００９６】この実施の態様においても、メモリコント
ローラから各メモリモジュールまでの、クロック線、ア
ドレス・コマンド線およびデータ線の配線形態、配線長
および配線インピーダンスは、それぞれ略同一である。
また、全ての信号線について、負荷の数は、同じ（この
形態では１６）である。
【００９７】このように構成されたソースクロック同期
式メモリシステムにおいて、第１のユニットＵ１に含ま
れるメモリモジュールにデータを書き込み、或いは、デ
ータを読み出す場合には、メモリコントローラ１００
は、制御信号を出力して、スイッチSW１、SW２およびSW
３を、それぞれ、メモリモジュール側の信号線と、第１
のユニット側の信号線とを接続するように切り換える。
その後に、クロック線やアドレス・コマンド線、場合に
よっては、データ線に、必要な信号が送出される。これ
により、第１のユニットの側の所定のメモリモジュール
にデータが書き込まれ、或いは、所定のメモリモジュー
ルからデータを読み出すことができる。
【００９８】その一方、第２のユニットＵ２に含まれる
メモリモジュールにデータを書き込み、或いは、読み出
す場合には、スイッチSW１、SW２およびSW３を、メモリ
モジュール側の信号線と第２のユニット側の信号線とを
接続するように切り換えれば良いことが理解できるであ
ろう。
【００９９】この実施の形態によれば、メモリコントロ
ーラにより読み書き可能なメモリの、１バンク当たりの
容量を２倍にすることが可能となる。さらに、各信号線
の配線長を、比較的短くすることができるため、信号波
形がなまることがなく、かつ、メモリアクセスレイテン
シも、早くすることが可能となる。
【０１００】また、この実施の形態によれば、全ての信
号線について、負荷の数は、同じ（この形態では１６）
であり、かつ、クロック信号、アドレス信号、データ信
号の配線形態が同じである。したがって、配線遅延など
が等しくなるため、タイミング設計が容易にすることが
可能となる。
【０１０１】なお、タイミングに余裕があれば、アドレ
ス線Ｓ２−１，Ｓ２−２をスイッチSW３で切り換えるこ
となく、Ｔ分岐にしても良い。この場合に、ユニット
（バンク）切替えに対するアドレスの計算を行わずにメ
モリアクセスができるのでレイテンシを小さくできシス
テム性能を向上させることができる。
【０１０２】また、クロックＳ１−１、Ｓ２−２をそれ
ぞれコネクタＣ２−１，Ｃ２−２を介してメモリコント
ローラ１００に戻して、このクロックを用いて、データ
信号をラッチしても良い。この場合には、各ユニットで
実装されているメモリモジュールの数の差による伝搬遅
延の差をキャンセルすることができる。
【０１０３】次に、本発明の第７の実施の形態につき説
明を加える。図１３に示すように、この実施の形態にお
いては、メモリコントローラ１００には、データ出力端
子Data/Writeおよびデータ入力端子Data/Readの代わり
に、データ入出力端子Dataが設けられている。また、ベ
ース基板ＢＢには、第１のユニットＵ１に関して、コネ
クタＣ１−１のデータ線或いはコネクタＣ２−１のデー
タ線の何れかと、後述するスイッチSW６の端子の一方と
を接続するスイッチSW４と、第２のユニットＵ１に関し
て、コネクタＣ１−２のデータ線或いはコネクタＣ２−
２のデータ線の何れかと、スイッチSW６の端子の他方と
を接続するスイッチSW５と、データ入出力端子Dataと、
第１のモジュールＵ１のデータ線或いは第２のモジュー
ルＵ２のデータ線の何れかとを接続するためのスイッチ
SW６が設けられている。これらスイッチSW４ないしSW６
は、メモリコントローラ１００からの制御信号により制
御される。
【０１０４】なお、この実施の形態にかかるメモリシス
テムのアドレス・コマンド線の配置は、図１２に示す第
６の実施の形態のものと同一である。
【０１０５】このように構成されたソースクロック同期
式メモリシステムにおいて、第１のユニットＵ１のメモ
リモジュールにデータを書き込み、或いは、データを読
み出す場合には、まず、メモリコントローラ１００から
の制御信号により、スイッチSW６が、データ入出力端子
Dataと、第１のユニットＵ１側のスイッチSW４とを接続
する。以下の作動は、第３の実施例のものと同様であ
る。メモリモジュール１０−１ないし１０−１５の何れ
かにデータを書き込む場合には、スイッチSW１を、デー
タ入出力端子DataとコネクタＣ１のデータ線Ｓ３とを接
続するように切換えて、メモリコントローラ１００から
クロック線Ｓ１、アドレスＳ２およびデータ線Ｓ３を用
いて、クロック信号、アドレス信号およびデータが、同
時に出力される。また、スイッチSW４を、スイッチSW６
と送信路であるデータ線Ｓ３−１Ｔとを接続するように
切り換えておく。以下の作動は、第１の実施の形態のも
のと同様である。
【０１０６】簡単に繰り返すと、たとえば、第１のユニ
ットＵ１のメモリモジュールの何れかにデータを書き込
む場合には、メモリコントローラ１００から送出された
クロック信号、アドレス信号およびデータは、スイッチ
SW６、スイッチSW４およびコネクタＣ１−１を介して、
基板Ｂ１−１上の配線（クロック線Ｓ１、アドレス・コ
マンド線Ｓ２およびデータ線Ｓ３）を伝搬し、各メモリ
モジュール１０に、同じオフセット位相差を保ちながら
到着する。これにより、所定のメモリモジュールに、デ
ータが書き込まれる。
【０１０７】たとえば、第１のユニットＵ２の何れかの
メモリモジュールからデータを読み出す場合には、メモ
リコントローラ１００は、クロック線Ｓ１およびアドレ
スＳ２に、クロック信号およびアドレス信号を送出す
る。このときに、スイッチSW４を、スイッチSW６と帰還
路であるデータ線Ｓ３−１Ｒ（コネクタＣ２のデータ
線）とを接続するように切換える。対応するメモリモジ
ュールにクロック(CLK)信号が入力されてから、アクセ
ス時間Tacだけ経過した後に、データは、メモリモジュ
ールから送出され、帰還路であるデータ線Ｓ３−１Ｒ、
コネクタＣ２−１、スイッチSW４およびスイッチSW６を
経て、メモリモジュール１００の入出力端子Dataに達す
る。メモリコントローラは、このデータをフェッチすれ
ば良い。
【０１０８】この実施の形態によれば、メモリコントロ
ーラの端子（ピン）の数を減少しつつ、すなわち、メモ
リコントローラのデータピンを、メモリモジュール１０
のバス幅と同じにして、２バンク分のメモリ容量を搭載
したメモリモジュールを含むソースクロック同期式メモ
リシステムを構成することができる。これは、従来のよ
うに、１つのメモリライザ基板に搭載されたメモリモジ
ュールにて１バンクを構成し、これを２つ設ける場合に
比べて、メモリモジュールのデータピンの数を略１／４
にすることができ、その結果、メモリコントローラのコ
ストを小さくすることができる。
【０１０９】次に、本発明の第８の実施の形態にかかる
ソースクロック同期式メモリシステムにつき説明を加え
る。この実施の形態においても、第７の実施の形態と同
様の機能を有するが、スイッチSW４ないしSW６の代わり
に、２つの３状態スイッチSW７およびSW８を用いて、こ
れを実現している。
【０１１０】このスイッチSW７およびSW８は、関連する
ユニット中のメモリモジュールのアクセス中には、リー
ドサイクルとライトサイクルを切り換え、その一方、自
己に関連しないユニット中のメモリモジュールのアクセ
ス中には、オフとなるように作動する。たとえば、図１
４においては、第１のユニットＵ１のメモリモジュール
をアクセス中（ライトサイクル）であり、したがって、
スイッチSW７は、メモリコントローラ１００のデータ入
出力端子Dataと、データ送信路であるデータ線Ｓ３−１
Ｔとを接続するように作動している。その一方、スイッ
チSW８は、端子Ｔoffと接続し、ハイインピーダンスと
なっている。
【０１１１】本実施の形態によれば、オフの状態をもつ
３状態のスイッチを用いて、上述したように節御するこ
とにより、２つのスイッチを用いて、ソースクロック同
期式メモリシステムを構成することができる。この実施
の形態の他の効果は、第７の実施の形態と同様である。
【０１１２】次に、本発明の第９の実施の形態につき説
明を加える。図１５は、第９の実施の形態にかかるソー
スクロック同期式メモリシステムの外観を概略的に示す
図である。図１５に示すように、この実施の形態にかか
るメモリシステムは、メモリライザ基板Ｂ５の表面およ
び裏面の双方に、水平方向に所定の間隔で、メモリモジ
ュールを搭載できるようになっている。より詳細には、
この実施の形態においては、メモリライザ基板Ｂ５の表
面および裏面には、表面実装部品である複数のメモリモ
ジュール用ソケット（図示せず）が配置されており、こ
のメモリモジュール用ソケットに、メモリモジュールが
実装されるようになっている。しかしながら、表面と裏
面とのソケットの位置を互い違いにすることにより、挿
入型のソケットを用いて、メモリモジュールを実装する
ことも可能である。
【０１１３】この実施の形態にかかるメモリシステムの
回路接続などは、基板コネクタＣ３が除去されているこ
と、コネクタＣ１およびＣ２の代わりに、基板の表面お
よび裏面に形成された信号線と接続されるようなコネク
タＣ５が用いられていることを除き、第１の実施の形態
のものと同様である。したがって、この実施の形態にか
かるソースクロック同期式メモリシステムは、第１の実
施の形態と同様に作動する。
【０１１４】さらに、図１６には、第１０の実施の形態
にかかるソースクロック同期式メモリシステムの外観が
概略的に示されている。この実施の形態において、メモ
リライザ基板Ｂ５、コネクタＣ５および複数のメモリモ
ジュールにて構成されるユニットは、第９の実施の形態
のものと同一である。また、コネクタ間の接続は、図８
および図９に示す第６の実施の形態のものと同一であ
る。
【０１１５】これら実施の形態によれば、２枚のメモリ
ライザ基板および基板接続用コネクタを使用する場合と
比較して、構造的にさらに単純で部品点数が少なく、か
つ、実装面積が小さいメモリシステムを実現することが
可能となる。さらに、１ユニットあたり１枚のメモリラ
イザ基板のみを用いるため、組み立てが単純で、かつ、
基板の機械的精度があまり必要でないという利点もあ
る。
【０１１６】次に、第９の実施の形態および第１０の実
施の形態において使用するのに好適なコネクタＣ５の例
につき説明を加える。図１７は、コネクタＣ５の略側断
面図であり、図１７（ａ）は、メモリライザ基板を装着
する前の状態を示し、図１７（ｂ）は、基板装着後の状
態を示す。
【０１１７】図１７（ａ）に示すように、コネクタＣ５
は、メモリライザ基板の表面側の配線と接触するための
第１のピンＰ−１と、裏面側の配線と接触するための第
２のピンＰ２とを備えている。第１のピンＰ−１および
第２のピンＰ−２は、ベース基板ＢＢを貫通し、それぞ
れ、ベース基板ＢＢ内の配線Ｔ−１およびＴ−２に電機
的に接続されるようになっている。この配線Ｔ−１およ
びＴ−２は、ベース基板ＢＢ内では絶縁されている。
【０１１８】第１のピンＰ−１および第２のピンＰ−２
は、それぞれ、導電性および弾性のある材料、たとえ
ば、薄い金属板から構成されている。図１７（ａ）に示
すように、第１のピンＰ−１は、ベース基板ＢＢから垂
直に延びる基部１７１−１と、基部１７１−１から、第
２のピンＰ−２と離間するように湾曲した第１の湾曲部
１７２−１と、第２のピンＰ−２に接近して、これと接
触するための第２の湾曲部１７３−１と、第２の湾曲部
１７３の先端から垂直方向に延びるガイド部１７４−１
とを備えている。第２のピンＰ−２は、第１のピンＰ−
１と線対称の形状を有している。これらピンＰ−１およ
びＰ−２は、それぞれ、支点Ｕ−１およびＵ−２により
支えられ、上側が自由端となっている。
【０１１９】第１のピンＰ−１および第２のピンＰ−２
は、第２の湾曲部１７３−１および１７３−２にて、相
互に接触するように、それぞれ、矢印Ａ方向および矢印
Ｂ方向に付勢されている。すなわち、メモリライザ基板
が挿入されない状態では、第１のピンＰ−１と第２のピ
ンＰ−２とが接触することにより、ベース基板ＢＢの配
線Ｔ１とＴ２とが導通する。
【０１２０】メモリライザ基板Ｂ５が挿入される際に、
このメモリライザ基板Ｂ５は、第１のピンＰ−１のガイ
ド部１７４−１と第２のピンＰ−２のガイド部１７４−
２との間のギャップを通過し、これらピンＰ−１、Ｐ−
２の第２の湾曲部１７３−１、１７３−２に達する。さ
らに、メモリライザ基板Ｂ５がさらに挿入されると、第
１のピンＰ−１は、メモリライザ基板Ｂ５の表面の配線
（ランド）Ｖ−１と第２の湾曲部１７３−１とを接触さ
せつつ、支点Ｕ−１を中心に、矢印Ａ’方向に湾曲さ
れ、その一方、第２のピンＰ−２は、メモリライザ基板
Ｂ５の裏面の配線（ランド）Ｖ−２と第２の湾曲部１７
３−２とを接触させつつ、支点Ｕ−２を中心に、矢印
Ｂ’方向に湾曲される。このようにして、図１７（ｂ）
に示すように、ベース基板ＢＢの配線Ｔ−１とメモリラ
イザ基板Ｂ５の表面の配線Ｖ−１とが導通し、かつ、ベ
ース基板ＢＢの配線Ｔ−２とメモリライザ基板Ｂ５の裏
面の配線Ｂ−２とが導通する。
【０１２１】前述したように、第９の実施の形態および
第１０の実施の形態においては、配線Ｖ−１とＶ−２と
は、メモリライザ基板上端にて接続されているため、最
終的に、ベース基板ＢＢの配線Ｔ−１およびＴ−２は、
メモリライザ基板Ｂ５を介して、電気的に接続されるこ
とになる。
【０１２２】このコネクタによれば、メモリライザ基板
を未挿入のときには、ベース基板の配線とそれぞれ電気
的に接続された二つのピンが接触し、その一方、メモリ
ライザ基板の挿入時には、二つのピンは、それぞれ、メ
モリライザ基板の一方の面の配線と電気的に接続され
る。したがって、メモリライザ基板の装着の有無にかか
わらず、このコネクタを用いることにより、メモリコン
トローラから自身へのリング配線を形成することが可能
となる。
【０１２３】本発明は、以上の実施の形態に限定される
ことなく、特許請求の範囲に記載された発明の範囲内
で、種々の変更が可能であり、それらも本発明の範囲内
に包含されるものであることは言うまでもない。
【０１２４】たとえば、前記第１ないし第３の実施の形
態において、メモリライザ基板の一方の面に、所定の間
隔で、１枚ずつメモリモジュールを実装し、二つのメモ
リライザ基板の上部を、接続用コネクタにて接続するよ
うになっているが、これに限定されるものではなく、図
１８に示すように、メモリライザ基板Ｂ６に、所定の間
隔で２枚ずつメモリモジュールを実装しても良い。図１
８において、Ｃ６−１およびＣ６−２は、それぞれ、図
１、図５および図６のコネクタＣ１およびＣ２に対応す
る。コネクタＣ６−１からのデータ線Ｓ３は、メモリラ
イザ基板Ｂ６上の第１の列のメモリモジュール１０−１
ないし１０−７に順次接続され、次いで、メモリライザ
基板Ｂ６の上部を引き回された後に、メモリライザ基板
Ｂ６上の第２の列のメモリモジュール１０−８ないし１
０−１５に順次接続されて、コネクタＣ６−２に達す
る。
【０１２５】したがって、メモリコントローラ１００か
らのデータ線は、コネクタＣ６−１を介してメモリライ
ザ基板Ｂ６を通り、さらに、コネクタＣ６−２を介し
て、メモリコントローラ１００に戻る。クロック線も同
様に配置され、アドレス・コマンド線は、コネクタＣ６
−２に達することなく、整合終端されている点を除き、
同様に配置されている。これにより、このメモリシステ
ムも、第１の実施の形態と同様に作動することができ
る。また、クロック線を、メモリライザ基板Ｂ６上で整
合終端させることにより、第２の実施の形態と同様に作
動し、ベース基板ＢＢ上にスイッチを設けることによ
り、第３の実施の形態と同様に作動することが理解でき
るであろう。この実施の形態によれば、一枚のメモリラ
イザ基板にて、より多くのメモリモジュールを実装する
ことが可能となる。
【０１２６】この例によれば、基板の数およびコネクタ
の数をさらに少なくしつつ、構造が単純でかつ機械的精
度および強度を確保したメモリシステムを実現すること
が可能となる。
【０１２７】さらに、図１８に示すメモリライザ基板を
複数用いることにより、第５の実施の形態ないし第８の
実施の形態のメモリシステムと同様に作動するメモリシ
ステムを実現できる。また、スイッチをメモリライザ基
板Ｂ６に設け、かつ、各信号線の配線を考慮することに
より、図７に示す第４の実施の形態と同様に作動するメ
モリシステムを実現できる。この場合に、コネクタを２
つ設けても良いし、１つにしても良い。
【０１２８】また、前記第３および第４の実施の形態に
おいて、クロック線をメモリライザ基板内にて整合終端
し、或いは、前記第６ないし第８の実施の形態において
は、二つのクロック線の双方をメモリライザ基板内にて
整合終端しているが、これに限定されるものではなく、
所定のコネクタを介して、メモリコントローラにクロッ
ク線を戻して、クロック信号を帰還させるように構成し
ても良い。
【０１２９】その一方、第５の実施の形態、第９および
第１０の実施の形態において、クロック線をコネクタを
介してメモリコントローラに戻すように構成しても良
い。
【０１３０】さらに、第９の実施の形態および第１０の
実施の形態において、ベース基板ＢＢ内にスイッチを設
け、データ線などを切り換えて、それぞれ、第３の実施
の形態および第７の実施の形態と同様に作動させても良
い。
【０１３１】また、第８の実施の形態において、３状態
のスイッチを用いているが、配線容量、負荷、データ遅
延などに悪影響が無い場合には、図１９に示すように、
通常のスイッチSW１、SW２を用いても良い。この場合に
は、スイッチSW１、SW２を、同じ制御信号にて、同方向
に（すなわち、対応する配線に接続するように）切り換
えて制御し、その一方、ＣＳ信号、ＲＡＳ信号およびＣ
ＡＳ信号（何れも図示せず）を用いて、バンクの切り換
えを実現すれば良い。これにより、スイッチを制御する
ための信号を一つにすることができ、メモリコントロー
ラの端子（ピン）数を削減することが可能となる。
【０１３２】さらに、前記第１ないし第３の実施の形
態、第５ないし第８の実施の形態においては、一つのメ
モリライザ基板に、８個のメモリモジュールが搭載で
き、第４の実施の形態においては、一つのメモリライザ
基板に１６個のメモリモジュールが搭載でき、或いは、
第９および第１０の実施の形態においては、一つのメモ
リライザ基板の表面および裏面に、それぞれ、８個のメ
モリモジュールが搭載できるようになっている。しかし
ながら、一つのメモリライザ基板に搭載可能なメモリモ
ジュールの数は、これらに限定されないことは明らかで
ある。
【０１３３】また、前記実施の形態において、クロック
線Ｓ１中を伝搬するクロック信号は、メモリモジュール
１００のクロック端子から送出されているが、これに限
定されるものではなく、外部のＰＬＬ(Phase Locked Lo
op)内蔵クロックドライバから送出されるように構成さ
れていても良い。この場合に、データ読み出しの際に
は、メモリコントローラ１００のクロック出力信号とＰ
ＬＬ内蔵クロックドライバの出力信号とは同一周波数で
あり、かつ、コネクタＣ１の位置で、クロック信号の位
相が同一である必要がある。
【０１３４】また、一般に、ＰＬＬ内蔵クロックドライ
バのＩＣは１０本程度の出力ピンを持っている。したが
って、メモリコントローラが、複数のバンクをサポート
する場合には、メモリコントローラのＩＣのクロック出
力用のピンをバンクの数だけ用いずに、クロックドライ
バのＩＣの出力端子を用いればよい。これにより、メモ
リモジュールの端子（ピン）数を削減することが可能と
なる。ただし、これにより、ＰＬＬ内蔵クロックドライ
バがあるだけ、スキューが大きくなるため、システム設
計の際には、これを考慮すべきである。
【０１３５】さらに、第５ないし第８の実施の形態およ
び第１０の実施の形態においては、２組のユニットを用
いているが、３組以上のユニットにてシステムを構成で
きることも明らかである。この際に、波形がなまるおそ
れがある場合には、各信号線の対応する位置に、バスド
ライバ或いはラッチ付きのバスドライバを挿入すればよ
い。
【０１３６】また、本明細書において、一つの手段或い
は部材の機能が、二つ以上の物理的手段或いは部材によ
り実現されても、若しくは、二つ以上の手段或いは部材
の機能が、一つの物理的手段或いは部材により実現され
てもよい。
【０１３７】
【発明の効果】本発明によれば、１バンク当たりのデー
タ容量が大きく、かつ、実装密度を効率化したソースク
ロック同期式メモリシステムを提供することが可能とな
る。
【０１３８】また、本発明によれば、コントローラ側の
端子（ピン数）が減少したソースクロック同期式メモリ
システムを提供することが可能となる。さらに、複数の
メモリライザ基板を接続してリングトポロジーを形成で
きるソースクロック同期式メモリシステムを提供するこ
とが可能となる。
【図面の簡単な説明】
【図１】 図１は、本発明の第１の実施の形態にかかる
ソースクロック同期式メモリシステムの外観およびその
概略を示す図である。
【図２】 図２は、第１の実施の形態にかかるソースク
ロック同期式メモリシステムの構成を示すブロックダイ
ヤグラムである。
【図３】 図３は、第１の実施の形態にかかるバスクロ
ック同期式メモリシステムのシミュレーション結果を示
す図である。
【図４】 図４は、第１の実施の形態に関するシミュレ
ーション回路を示す図である。
【図５】 図５は、第２の実施の形態にかかるソースク
ロック同期式メモリシステムの構成を示すブロックダイ
ヤグラムである。
【図６】 図６は、第３の実施の形態にかかるソースク
ロック同期式メモリシステムの構成を示すブロックダイ
ヤグラムである。
【図７】 図７は、第４の実施の形態にかかるソースク
ロック同期式メモリシステムの構成を示すブロックダイ
ヤグラムである。
【図８】 図８は、第５の実施の形態にかかるソースク
ロック同期式メモリシステムの外観およびその概略を示
す図である。
【図９】 図９は、第５の実施の形態にかかるソースク
ロック同期式メモリシステムの構成を示すブロックダイ
ヤグラムである。
【図１０】 図１０は、第６の実施の形態にかかるソー
スクロック同期式メモリシステムの外観およびその概略
を示す図である。
【図１１】 図１１は、第６の実施の形態にかかるソー
スクロック同期式メモリシステムの構成およびデータ線
の接続を示すブロックダイヤグラムである。
【図１２】 図１２は、第６の実施の形態にかかるソー
スクロック同期式メモリシステムの構成、並びに、クロ
ック線およびアドレス・コマンド線の接続を示すブロッ
クダイヤグラムである。
【図１３】 図１３は、第７の実施の形態にかかるソー
スクロック同期式メモリシステムの構成およびデータ線
の接続を示すブロックダイヤグラムである。
【図１４】 図１４は、第８の実施の形態にかかるソー
スクロック同期式メモリシステムの構成およびデータ線
の接続を示すブロックダイヤグラムである。
【図１５】 図１５は、第９の実施の形態にかかるソー
スクロック同期式メモリシステムの外観およびその概略
を示す図である。
【図１６】 図１６は、第１０の実施の形態にかかるソ
ースクロック同期式メモリシステムの外観およびその概
略を示す図である。
【図１７】 図１７は、第９の実施の形態および第１０
の形態において使用するのに好適なコネクタの略側断面
図である。
【図１８】 図１８は、メモリライザ基板の他の例を示
す図である。
【図１９】 図１９は、ソースクロック同期式メモリシ
ステムのさらに他の例の構成を示すブロックダイヤグラ
ムである。
【図２０】 図２０は、Ramlinkに基づくソースクロッ
ク同期式メモリシステムの外観およびその概略を示す図
である。
【図２１】 図２１は、Ramlinkに基づくソースクロッ
ク同期式メモリシステムの構成を示すブロックダイヤグ
ラムである。
【符号の説明】
１０−１〜１０−１５ メモリモジュール １００ メモリコントローラ ＢＢ ベース基板 Ｂ１、Ｂ２ メモリライザ基板 Ｃ１、Ｃ２ コネクタ Ｃ３ 基板接続用コネクタ
フロントページの続き (72)発明者 山際 明 神奈川県海老名市下今泉810番地 株式 会社日立製作所 オフィスシステム事業 部内 (72)発明者 武隈 俊次 神奈川県海老名市下今泉810番地 株式 会社日立製作所 オフィスシステム事業 部内 (56)参考文献 特開 平９−330156（ＪＰ，Ａ) 特開 平10−293635（ＪＰ，Ａ) 特開 平４−344910（ＪＰ，Ａ) 特開 平６−96001（ＪＰ，Ａ) 特開 平７−261892（ＪＰ，Ａ) 実開 昭63−155530（ＪＰ，Ｕ) 米国特許5200917（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/10,1/18,3/00 G06F 12/00,12/06,13/16,13/36 G11C 5/00,11/401

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 ベース基板上に配置されたメモリコント
    ローラと、前記ベース基板上に、コネクタを介して配置
    されたメモリライザ基板および該メモリライザ基板に搭
    載された複数のメモリモジュールを有するメモリユニッ
    トとを備えたソースクロック同期式メモリシステムであ
    って、 前記メモリユニットが、ベース基板上の第１のコネクタ
    に取り付けられ、その一方の側に複数のメモリモジュー
    ルを搭載した第１のメモリライザ基板と、ベース基板上
    の第２のコネクタに取り付けられ、前記第１のメモリラ
    イザ基板と背中合わせになるように、その一方の側に複
    数のメモリモジュールを搭載した第２のメモリライザ基
    板と、前記第１のメモリライザ基板上の信号線と前記第
    ２のメモリライザ基板上の対応する信号線とを、それぞ
    れ接続する基板接続用コネクタを有し、 前記メモリコントローラからの、クロック線、アドレス
    ・コマンド線およびデータ線を含む信号線が、前記第１
    のコネクタを介して、前記第１のメモリライザ基板に搭
    載されたメモリモジュールと順次接続され、次いで、基
    板接続用コネクタを介して、前記第２のメモリライザ基
    板に搭載されたメモリモジュールと順次接続され、か
    つ、少なくとも前記データ線が、第２のコネクタを介し
    て、メモリコントローラと接続されるように構成された
    ことを特徴とするソースクロック同期式メモリシステ
    ム。
  2. 【請求項２】 前記アドレス・コマンド線が、前記第２
    のメモリライザ基板にて整合終端され、かつ、前記クロ
    ック線が、前記第２のコネクタを介して、メモリコント
    ローラと接続されるように構成されたことを特徴とする
    請求項１に記載のソースクロック同期式メモリシステ
    ム。
  3. 【請求項３】 前記クロック線および前記アドレス・コ
    マンド線が、第２のメモリライザ基板にて整合終端され
    ていることを特徴とする請求項１に記載のソースクロッ
    ク同期式メモリシステム。
  4. 【請求項４】 ベース基板上に配置されたメモリコント
    ローラと、前記ベース基板上に、コネクタを介して配置
    されたメモリライザ基板および該メモリライザ基板に搭
    載された複数のメモリモジュールを有するメモリユニッ
    トとを備えたソ ースクロック同期式メモリシステムであ
    って、 前記メモリユニットが、ベース基板上の少なくとも一つ
    のコネクタに取り付けられ、その表面および裏面に、複
    数のメモリモジュールを搭載したメモリライザ基板を有
    し、 前記メモリコントローラからの、クロック線、アドレス
    ・コマンド線およびデータ線を含む信号線が、前記コネ
    クタを介して、前記メモリライザ基板の表面に搭載され
    たメモリモジュールと順次接続され、次いで、前記メモ
    リライザ基板の頂部を経て、その裏面に搭載されたメモ
    リモジュールと順次接続され、かつ、少なくとも前記デ
    ータ線が、前記コネクタを介して、メモリコントローラ
    と接続されるように構成されたことを特徴とするソース
    クロック同期式メモリシステム。
  5. 【請求項５】 前記アドレス・コマンド線が、前記メモ
    リライザ基板の裏面にて整合終端され、かつ、前記クロ
    ック線が、前記コネクタを介して、メモリコントローラ
    と接続されるように構成されたことを特徴とする請求項
    ４に記載のソースクロック同期式メモリシステム。
JP33566196A 1996-12-16 1996-12-16 ソースクロック同期式メモリシステムおよびメモリユニット Expired - Fee Related JP3455040B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP33566196A JP3455040B2 (ja) 1996-12-16 1996-12-16 ソースクロック同期式メモリシステムおよびメモリユニット
US08/992,210 US6034878A (en) 1996-12-16 1997-12-16 Source-clock-synchronized memory system and memory unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP33566196A JP3455040B2 (ja) 1996-12-16 1996-12-16 ソースクロック同期式メモリシステムおよびメモリユニット

Publications (2)

Publication Number Publication Date
JPH10177427A JPH10177427A (ja) 1998-06-30
JP3455040B2 true JP3455040B2 (ja) 2003-10-06

Family

ID=18291110

Family Applications (1)

Application Number Title Priority Date Filing Date
JP33566196A Expired - Fee Related JP3455040B2 (ja) 1996-12-16 1996-12-16 ソースクロック同期式メモリシステムおよびメモリユニット

Country Status (2)

Country Link
US (1) US6034878A (ja)
JP (1) JP3455040B2 (ja)

Families Citing this family (167)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5484959A (en) * 1992-12-11 1996-01-16 Staktek Corporation High density lead-on-package fabrication method and apparatus
DE69740181D1 (de) * 1997-05-20 2011-06-09 Bull Sa Dynamischer Direktzugriffspeicher mit variabler Konfiguration für ein Datenverarbeitungssystem und entsprechender Datenträger für eine verschachtelte Speicherblockkonfiguration
JP3929116B2 (ja) * 1997-07-04 2007-06-13 富士通株式会社 メモリサブシステム
US6067594A (en) * 1997-09-26 2000-05-23 Rambus, Inc. High frequency bus system
EP1036362B1 (en) 1997-12-05 2006-11-15 Intel Corporation Memory system including a memory module having a memory module controller
US7007130B1 (en) 1998-02-13 2006-02-28 Intel Corporation Memory system including a memory module having a memory module controller interfacing between a system memory controller and memory devices of the memory module
US6330627B1 (en) 1998-01-20 2001-12-11 Kabushiki Kaisha Toshiba System for fast data transfer between memory modules and controller using two clock lines each having a go line portion and a return line portion
US6742098B1 (en) * 2000-10-03 2004-05-25 Intel Corporation Dual-port buffer-to-memory interface
US7024518B2 (en) * 1998-02-13 2006-04-04 Intel Corporation Dual-port buffer-to-memory interface
JP2000148656A (ja) * 1998-11-09 2000-05-30 Mitsubishi Electric Corp メモリシステム
US6471635B1 (en) * 2000-02-10 2002-10-29 Obtech Medical Ag Anal incontinence disease treatment with controlled wireless energy supply
US6464628B1 (en) * 1999-08-12 2002-10-15 Obtech Medical Ag Mechanical anal incontinence
US6646953B1 (en) * 2000-07-06 2003-11-11 Rambus Inc. Single-clock, strobeless signaling system
US6321282B1 (en) 1999-10-19 2001-11-20 Rambus Inc. Apparatus and method for topography dependent signaling
US7051130B1 (en) 1999-10-19 2006-05-23 Rambus Inc. Integrated circuit device that stores a value representative of a drive strength setting
US6643787B1 (en) 1999-10-19 2003-11-04 Rambus Inc. Bus system optimization
US6643752B1 (en) * 1999-12-09 2003-11-04 Rambus Inc. Transceiver with latency alignment circuitry
US6404660B1 (en) * 1999-12-23 2002-06-11 Rambus, Inc. Semiconductor package with a controlled impedance bus and method of forming same
US7363422B2 (en) * 2000-01-05 2008-04-22 Rambus Inc. Configurable width buffered module
US7356639B2 (en) * 2000-01-05 2008-04-08 Rambus Inc. Configurable width buffered module having a bypass circuit
US20050010737A1 (en) * 2000-01-05 2005-01-13 Fred Ware Configurable width buffered module having splitter elements
US7404032B2 (en) * 2000-01-05 2008-07-22 Rambus Inc. Configurable width buffered module having switch elements
US6502161B1 (en) * 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem
US7010642B2 (en) * 2000-01-05 2006-03-07 Rambus Inc. System featuring a controller device and a memory module that includes an integrated circuit buffer device and a plurality of integrated circuit memory devices
US7266634B2 (en) * 2000-01-05 2007-09-04 Rambus Inc. Configurable width buffered module having flyby elements
US6745275B2 (en) * 2000-01-25 2004-06-01 Via Technologies, Inc. Feedback system for accomodating different memory module loading
BR0108225B1 (pt) 2000-02-10 2010-02-09 aparelho para o tratamento de incontinÊncia urinÁria.
CN1291701C (zh) 2000-02-10 2006-12-27 波滕西亚医疗公司 机械阳萎治疗设备
CN1267071C (zh) * 2000-02-11 2006-08-02 波滕西亚医疗公司 可控阳萎治疗
DE60111019T2 (de) * 2000-02-14 2006-05-11 Potencia Medical Ag Penisprothese
DE60119081T2 (de) 2000-02-14 2007-01-04 Potencia Medical Ag Männliche impotentzprothesevorrichtung mit drahtloser energieversorgung
US6362973B1 (en) * 2000-03-14 2002-03-26 Intel Corporation Multilayer printed circuit board with placebo vias for controlling interconnect skew
US6449159B1 (en) 2000-05-03 2002-09-10 Rambus Inc. Semiconductor module with imbedded heat spreader
US6833984B1 (en) 2000-05-03 2004-12-21 Rambus, Inc. Semiconductor module with serial bus connection to multiple dies
US7122889B2 (en) * 2000-05-03 2006-10-17 Rambus, Inc. Semiconductor module
US6606675B1 (en) * 2000-07-20 2003-08-12 Rambus, Inc. Clock synchronization in systems with multi-channel high-speed bus subsystems
KR100338779B1 (ko) * 2000-08-28 2002-05-31 윤종용 버스라인들 간의 스큐를 방지하기 위한 메모리 모듈
JP3923715B2 (ja) * 2000-09-29 2007-06-06 株式会社東芝 メモリカード
US6349050B1 (en) * 2000-10-10 2002-02-19 Rambus, Inc. Methods and systems for reducing heat flux in memory systems
US6535411B2 (en) 2000-12-27 2003-03-18 Intel Corporation Memory module and computer system comprising a memory module
US7079775B2 (en) 2001-02-05 2006-07-18 Finisar Corporation Integrated memory mapped controller circuit for fiber optics transceiver
US7313715B2 (en) * 2001-02-09 2007-12-25 Samsung Electronics Co., Ltd. Memory system having stub bus configuration
US6889304B2 (en) 2001-02-28 2005-05-03 Rambus Inc. Memory device supporting a dynamically configurable core organization
US7610447B2 (en) * 2001-02-28 2009-10-27 Rambus Inc. Upgradable memory system with reconfigurable interconnect
US7500075B1 (en) 2001-04-17 2009-03-03 Rambus Inc. Mechanism for enabling full data bus utilization without increasing data granularity
US6675272B2 (en) * 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
US8391039B2 (en) * 2001-04-24 2013-03-05 Rambus Inc. Memory module with termination component
WO2003022024A1 (fr) 2001-08-30 2003-03-13 Fujitsu Limited Unite de circuit imprime et appareil electronique
US6825841B2 (en) * 2001-09-07 2004-11-30 Rambus Inc. Granularity memory column access
US6985365B2 (en) * 2001-09-28 2006-01-10 Hewlett-Packard Development Company, L.P. Topology for flexible and precise signal timing adjustment
US20060255446A1 (en) * 2001-10-26 2006-11-16 Staktek Group, L.P. Stacked modules and method
US20050056921A1 (en) * 2003-09-15 2005-03-17 Staktek Group L.P. Stacked module systems and methods
US20050009234A1 (en) * 2001-10-26 2005-01-13 Staktek Group, L.P. Stacked module systems and methods for CSP packages
US7656678B2 (en) 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US6576992B1 (en) * 2001-10-26 2003-06-10 Staktek Group L.P. Chip scale stacking system and method
US7485951B2 (en) * 2001-10-26 2009-02-03 Entorian Technologies, Lp Modularized die stacking system and method
US6956284B2 (en) * 2001-10-26 2005-10-18 Staktek Group L.P. Integrated circuit stacking system and method
US7053478B2 (en) * 2001-10-26 2006-05-30 Staktek Group L.P. Pitch change and chip scale stacking system
US6914324B2 (en) * 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US7026708B2 (en) * 2001-10-26 2006-04-11 Staktek Group L.P. Low profile chip scale stacking system and method
US7202555B2 (en) * 2001-10-26 2007-04-10 Staktek Group L.P. Pitch change and chip scale stacking system and method
US7371609B2 (en) * 2001-10-26 2008-05-13 Staktek Group L.P. Stacked module systems and methods
US20030234443A1 (en) * 2001-10-26 2003-12-25 Staktek Group, L.P. Low profile stacking system and method
US20040195666A1 (en) * 2001-10-26 2004-10-07 Julian Partridge Stacked module systems and methods
US6940729B2 (en) * 2001-10-26 2005-09-06 Staktek Group L.P. Integrated circuit stacking system and method
DE10159180B4 (de) * 2001-11-30 2011-07-14 Qimonda AG, 81739 Speichervorrichtung und Verfahren zum Speichern und zum Auslesen von Datenströmen
US6646903B2 (en) * 2001-12-03 2003-11-11 Intel Corporation Ferroelectric memory input/output apparatus
JP2003173317A (ja) * 2001-12-05 2003-06-20 Elpida Memory Inc アンバッファメモリシステム
US7081373B2 (en) * 2001-12-14 2006-07-25 Staktek Group, L.P. CSP chip stack with flex circuit
DE10208737B4 (de) * 2002-02-28 2008-08-14 Qimonda Ag Adaptervorrichtung für Speichermodule
US6721189B1 (en) * 2002-03-13 2004-04-13 Rambus, Inc. Memory module
US7003684B2 (en) * 2002-03-27 2006-02-21 Via Technologies, Inc. Memory control chip, control method and control circuit
TW559809B (en) * 2002-03-27 2003-11-01 Via Tech Inc Memory control chip, control method and control circuit
CN1692343A (zh) * 2002-07-22 2005-11-02 株式会社瑞萨科技 半导体集成电路器件、数据处理***及存储***
US7362697B2 (en) * 2003-01-09 2008-04-22 International Business Machines Corporation Self-healing chip-to-chip interface
DE102004022347B4 (de) * 2003-05-02 2008-04-03 Samsung Electronics Co., Ltd., Suwon Speichersystem mit Motherboard und zugehöriges Montageverfahren
KR100532432B1 (ko) * 2003-05-02 2005-11-30 삼성전자주식회사 커맨드 신호와 어드레스 신호의 고속 전송이 가능한메모리 시스템
US7194581B2 (en) * 2003-06-03 2007-03-20 Intel Corporation Memory channel with hot add/remove
US7127629B2 (en) * 2003-06-03 2006-10-24 Intel Corporation Redriving a data signal responsive to either a sampling clock signal or stable clock signal dependent on a mode signal
US7200787B2 (en) * 2003-06-03 2007-04-03 Intel Corporation Memory channel utilizing permuting status patterns
US20040245615A1 (en) * 2003-06-03 2004-12-09 Staktek Group, L.P. Point to point memory expansion system and method
US7340537B2 (en) * 2003-06-04 2008-03-04 Intel Corporation Memory channel with redundant presence detect
US8171331B2 (en) * 2003-06-04 2012-05-01 Intel Corporation Memory channel having deskew separate from redrive
US7165153B2 (en) 2003-06-04 2007-01-16 Intel Corporation Memory channel with unidirectional links
US7386768B2 (en) * 2003-06-05 2008-06-10 Intel Corporation Memory channel with bit lane fail-over
JP4478922B2 (ja) * 2003-08-29 2010-06-09 旭有機材工業株式会社 作動流体用継手の受口およびその受口を有する弁
US7542304B2 (en) * 2003-09-15 2009-06-02 Entorian Technologies, Lp Memory expansion and integrated circuit stacking system and method
US7447953B2 (en) 2003-11-14 2008-11-04 Intel Corporation Lane testing with variable mapping
US7143207B2 (en) * 2003-11-14 2006-11-28 Intel Corporation Data accumulation between data path having redrive circuit and memory device
US7219294B2 (en) * 2003-11-14 2007-05-15 Intel Corporation Early CRC delivery for partial frame
US7212423B2 (en) * 2004-05-31 2007-05-01 Intel Corporation Memory agent core clock aligned to lane
JP4610235B2 (ja) * 2004-06-07 2011-01-12 ルネサスエレクトロニクス株式会社 階層型モジュール
US7383399B2 (en) * 2004-06-30 2008-06-03 Intel Corporation Method and apparatus for memory compression
US20060004953A1 (en) * 2004-06-30 2006-01-05 Vogt Pete D Method and apparatus for increased memory bandwidth
US8375146B2 (en) * 2004-08-09 2013-02-12 SanDisk Technologies, Inc. Ring bus structure and its use in flash memory systems
US20060033187A1 (en) * 2004-08-12 2006-02-16 Staktek Group, L.P. Rugged CSP module system and method
US8190808B2 (en) * 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
US20060043558A1 (en) * 2004-09-01 2006-03-02 Staktek Group L.P. Stacked integrated circuit cascade signaling system and method
US7443023B2 (en) * 2004-09-03 2008-10-28 Entorian Technologies, Lp High capacity thin module system
US7606049B2 (en) * 2004-09-03 2009-10-20 Entorian Technologies, Lp Module thermal management system and method
US20060261449A1 (en) * 2005-05-18 2006-11-23 Staktek Group L.P. Memory module system and method
US7511968B2 (en) * 2004-09-03 2009-03-31 Entorian Technologies, Lp Buffered thin module system and method
US7606040B2 (en) * 2004-09-03 2009-10-20 Entorian Technologies, Lp Memory module system and method
US20060049513A1 (en) * 2004-09-03 2006-03-09 Staktek Group L.P. Thin module system and method with thermal management
US20060050492A1 (en) * 2004-09-03 2006-03-09 Staktek Group, L.P. Thin module system and method
US7606050B2 (en) * 2004-09-03 2009-10-20 Entorian Technologies, Lp Compact module system and method
US7324352B2 (en) * 2004-09-03 2008-01-29 Staktek Group L.P. High capacity thin module system and method
US7423885B2 (en) * 2004-09-03 2008-09-09 Entorian Technologies, Lp Die module system
US7289327B2 (en) * 2006-02-27 2007-10-30 Stakick Group L.P. Active cooling methods and apparatus for modules
US7522421B2 (en) * 2004-09-03 2009-04-21 Entorian Technologies, Lp Split core circuit module
US7760513B2 (en) * 2004-09-03 2010-07-20 Entorian Technologies Lp Modified core for circuit module system and method
US7468893B2 (en) * 2004-09-03 2008-12-23 Entorian Technologies, Lp Thin module system and method
US20060055024A1 (en) * 2004-09-14 2006-03-16 Staktek Group, L.P. Adapted leaded integrated circuit module
US7301831B2 (en) 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
ITUD20040181A1 (it) * 2004-09-21 2004-12-21 Eurotech Spa Scheda elettronica modulare per una rete di comunicazione
US7542322B2 (en) * 2004-09-30 2009-06-02 Intel Corporation Buffered continuous multi-drop clock ring
US7254075B2 (en) * 2004-09-30 2007-08-07 Rambus Inc. Integrated circuit memory system having dynamic memory bank count and page size
US7280428B2 (en) * 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US20060072297A1 (en) * 2004-10-01 2006-04-06 Staktek Group L.P. Circuit Module Access System and Method
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
US20060118936A1 (en) * 2004-12-03 2006-06-08 Staktek Group L.P. Circuit module component mounting system and method
US7309914B2 (en) * 2005-01-20 2007-12-18 Staktek Group L.P. Inverted CSP stacking system and method
US20060175693A1 (en) * 2005-02-04 2006-08-10 Staktek Group, L.P. Systems, methods, and apparatus for generating ball-out matrix configuration output for a flex circuit
US20060244114A1 (en) * 2005-04-28 2006-11-02 Staktek Group L.P. Systems, methods, and apparatus for connecting a set of contacts on an integrated circuit to a flex circuit via a contact beam
US20060250780A1 (en) * 2005-05-06 2006-11-09 Staktek Group L.P. System component interposer
US7464225B2 (en) 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
US11328764B2 (en) 2005-09-26 2022-05-10 Rambus Inc. Memory system topologies including a memory die stack
US7576995B2 (en) * 2005-11-04 2009-08-18 Entorian Technologies, Lp Flex circuit apparatus and method for adding capacitance while conserving circuit board surface area
US7508058B2 (en) * 2006-01-11 2009-03-24 Entorian Technologies, Lp Stacked integrated circuit module
US7608920B2 (en) * 2006-01-11 2009-10-27 Entorian Technologies, Lp Memory card and method for devising
US20070158821A1 (en) * 2006-01-11 2007-07-12 Leland Szewerenko Managed memory component
US20070164416A1 (en) * 2006-01-17 2007-07-19 James Douglas Wehrly Managed memory component
US7511969B2 (en) * 2006-02-02 2009-03-31 Entorian Technologies, Lp Composite core circuit module system and method
US7404055B2 (en) 2006-03-28 2008-07-22 Intel Corporation Memory transfer with early access to critical portion
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
US20070262429A1 (en) * 2006-05-15 2007-11-15 Staktek Group, L.P. Perimeter stacking system and method
KR101373793B1 (ko) * 2006-10-04 2014-03-13 마벨 월드 트레이드 리미티드 플래시 메모리 제어 인터페이스
US7468553B2 (en) * 2006-10-20 2008-12-23 Entorian Technologies, Lp Stackable micropackages and stacked modules
US7861140B2 (en) * 2006-10-31 2010-12-28 Globalfoundries Inc. Memory system including asymmetric high-speed differential memory interconnect
US20080104352A1 (en) * 2006-10-31 2008-05-01 Advanced Micro Devices, Inc. Memory system including a high-speed serial buffer
US7417310B2 (en) 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction
US20080162801A1 (en) * 2006-12-29 2008-07-03 Ripan Das Series termination for a low power memory interface
US8131903B2 (en) * 2007-04-30 2012-03-06 Hewlett-Packard Development Company, L.P. Multi-channel memory connection system and method
TW200901042A (en) * 2007-06-23 2009-01-01 Jmicron Technology Corp Storage device and circuit element switching method thereof
WO2010042045A1 (en) 2008-10-10 2010-04-15 Milux Holding S.A. A system, an apparatus, and a method for treating a sexual dysfunctional female patient
US8467486B2 (en) * 2007-12-14 2013-06-18 Mosaid Technologies Incorporated Memory controller with flexible data alignment to clock
US8781053B2 (en) * 2007-12-14 2014-07-15 Conversant Intellectual Property Management Incorporated Clock reproducing and timing method in a system having a plurality of devices
WO2009096851A1 (en) * 2008-01-28 2009-08-06 Milux Holding Sa A drainage device comprising a filter cleaning device
ES2972608T3 (es) * 2008-01-29 2024-06-13 Implantica Patent Ltd Aparato para tratar la obesidad
US10236032B2 (en) 2008-09-18 2019-03-19 Novachips Canada Inc. Mass data storage system with non-volatile memory modules
WO2010042046A1 (en) 2008-10-10 2010-04-15 Milux Holding S.A. Apparatus, system and operation method for the treatment of female sexual dysfunction
US11123171B2 (en) * 2008-10-10 2021-09-21 Peter Forsell Fastening means for implantable medical control assembly
EP3851076A1 (en) 2008-10-10 2021-07-21 MedicalTree Patent Ltd. An improved artificial valve
SI2349383T1 (sl) * 2008-10-10 2022-02-28 Medicaltree Patent Ltd. Naprava in sistem za pomoč srcu
US10583234B2 (en) 2008-10-10 2020-03-10 Peter Forsell Heart help device, system and method
US8503211B2 (en) * 2009-05-22 2013-08-06 Mosaid Technologies Incorporated Configurable module and memory subsystem
US10952836B2 (en) * 2009-07-17 2021-03-23 Peter Forsell Vaginal operation method for the treatment of urinary incontinence in women
US9949812B2 (en) 2009-07-17 2018-04-24 Peter Forsell Vaginal operation method for the treatment of anal incontinence in women
US8996822B2 (en) * 2011-07-29 2015-03-31 Micron Technology, Inc. Multi-device memory serial architecture
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
US9489323B2 (en) * 2013-02-20 2016-11-08 Rambus Inc. Folded memory modules
US9141541B2 (en) 2013-09-20 2015-09-22 Advanced Micro Devices, Inc. Nested channel address interleaving
US10095421B2 (en) 2016-10-21 2018-10-09 Advanced Micro Devices, Inc. Hybrid memory module bridge network and buffers
JP7063448B2 (ja) * 2017-09-07 2022-05-09 Ｎｅｃプラットフォームズ株式会社 電子機器
US11493949B2 (en) * 2020-03-27 2022-11-08 Qualcomm Incorporated Clocking scheme to receive data
US11894099B2 (en) * 2020-12-28 2024-02-06 Micron Technology, Inc. Programmable memory timing

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3903930A1 (de) * 1989-02-10 1990-08-16 Bosch Gmbh Robert Fahrzeugbremsanlage fuer zugfahrzeuge
US5189638A (en) * 1990-04-26 1993-02-23 Mitsubishi Denki Kabushiki Kaisha Portable semiconductor memory device
FR2670322B1 (fr) * 1990-12-05 1997-07-04 Matra Espace Modules de memoire a l'etat solide et dispositifs de memoire comportant de tels modules
US5663901A (en) * 1991-04-11 1997-09-02 Sandisk Corporation Computer memory cards using flash EEPROM integrated circuit chips and memory-controller systems
JP3992757B2 (ja) * 1991-04-23 2007-10-17 テキサス インスツルメンツ インコーポレイテツド マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム
JPH0513967A (ja) * 1991-07-03 1993-01-22 Mitsubishi Electric Corp 半導体記憶制御装置及びその高密度実装方法
US5200917A (en) * 1991-11-27 1993-04-06 Micron Technology, Inc. Stacked printed circuit board device
US5272664A (en) * 1993-04-21 1993-12-21 Silicon Graphics, Inc. High memory capacity DRAM SIMM
JP3077866B2 (ja) * 1993-11-18 2000-08-21 日本電気株式会社 メモリモジュール
US5621678A (en) * 1995-04-13 1997-04-15 Digital Equipment Corporation Programmable memory controller for power and noise reduction

Also Published As

Publication number Publication date
JPH10177427A (ja) 1998-06-30
US6034878A (en) 2000-03-07

Similar Documents

Publication Publication Date Title
JP3455040B2 (ja) ソースクロック同期式メモリシステムおよびメモリユニット
US7035116B2 (en) Memory system and memory subsystem
US20210271593A1 (en) Memory module with distributed data buffers
US6833618B2 (en) Memory system with a socket having socket pins for mounting memory modules
US7027307B2 (en) Clock routing in multiple channel modules and bus systems
KR100213965B1 (ko) 고속전기신호 상호접속구조
US6438014B2 (en) High speed access compatible memory module
US7095661B2 (en) Semiconductor memory module, memory system, circuit, semiconductor device, and DIMM
KR100375147B1 (ko) 회로모듈
US7656744B2 (en) Memory module with load capacitance added to clock signal input
US6771515B2 (en) Systems having modules with on die terminations
US20030156443A1 (en) High capacity memory module with built-in performance enhancing features
JP2003108512A (ja) データバス配線方法、メモリシステム及びメモリモジュール基板
US6449166B1 (en) High capacity memory module with higher density and improved manufacturability
US20040076030A1 (en) Apparatus and method for mounting microelectronic devices on a mirrored board assembly
JP4173970B2 (ja) メモリシステム及びメモリモジュール
US6711027B2 (en) Modules having paths of different impedances
US6108228A (en) Quad in-line memory module
JPH11330394A (ja) メモリ装置
JP2000148282A (ja) 半導体装置及び当該装置を搭載したモジュール

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees