JP3266110B2

JP3266110B2 - ビデオコントローラ及びその消費電力制御回路

Info

Publication number: JP3266110B2
Application number: JP22956298A
Authority: JP
Inventors: 博史片山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-08-14
Filing date: 1998-08-14
Publication date: 2002-03-18
Anticipated expiration: 2018-08-14
Also published as: JP2000066654A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビデオグラフィッ
クスの表示制御を行なうビデオコントローラにおける省
電力技術に係り、特にＬＳＩ（大規模集積回路）化され
たビデオコントローラに好適なビデオコントローラ及び
その消費電力制御回路に関する。

【０００２】

【従来の技術】近年、ＬＳＩ等の回路装置は、従来に比
して一層高速で動作するようになり、それに伴って消費
電力が著しく増加する傾向にある。一方では、省資源／
省エネルギ意識も高くなりつつあり、各種回路装置にお
ける省電力制御が装置設計の重要な要素になってきてい
る。一般に、ＬＳＩ等における消費電力を低減するに
は、動作周波数を下げたり、動作を停止させたりること
が効果的である。

【０００３】ウィンドウズシステム等のコンピュータシ
ステムにおいては、ディスプレイ装置によりビデオグラ
フィックスの表示制御を行なうためにウィンドウアクセ
ラレータチップ等と称されるグラフィックスＬＳＩ、す
なわちＬＳＩ化されたビデオコントローラが用いられ
る。この種のＬＳＩビデオコントローラは、動作時間中
において、活発に描画動作を行う期間はさほど長くな
く、主として同一画面を表示しているだけの期間、つま
り静止画表示期間が長い。また、表示画面の解像度によ
っても動作頻度が大きく変わるため、不活発な期間の消
費電力を低減することは効果的である。

【０００４】ビデオコントローラに関するものではない
が、画像表示系における従来の省電力技術の例が特開平
１−３０７３７８号公報及び特開平３−８４５８５号公
報に示されている。

【０００５】特開平１−３０７３７８号公報には、テレ
ビジョンの映像信号をサンプリングしてメモリに書き込
み、それを読み出して静止画等の表示を行なう画像信号
発生回路における省電力技術が開示されている。特開平
１−３０７３７８号公報に示された画像信号発生回路に
おいては、映像信号の垂直ブランキング期間内のサンプ
リング／書き込みクロックの周波数及び読出クロックの
周波数を１／ｎ（ｎ＞１）とすることにより、少ないメ
モリ及び少ない消費電力で所要の機能を達成するように
している。

【０００６】また、特開平３−８４５８５号公報には液
晶表示装置とＣＲＴ（陰極線管、すなわちブラウン管）
とを接続し得る情報処理装置における省電力技術が開示
されている。特開平３−８４５８５号公報の装置では、
液晶表示装置のみにより表示するときに表示駆動用クロ
ック信号の周波数を下げることにより、消費電力を低減
するようにしている。

【０００７】ＬＳＩビデオコントローラ（以下、「グラ
フィックスＬＳＩ」と称する）のメモリインタフェース
は、メモリから読み出してディスプレイに表示している
だけのときと、メモリ上で描画を行っているときとでメ
モリアクセスに要するバンド幅が大きく異なり、また、
低解像度表示のときと高解像度表示のときとで、メモリ
アクセスに要するバンド幅が大きく異なる。通常、グラ
フィックスＬＳＩの回路は、最もバンド幅を広く必要と
する条件で、高速動作を前提に設計されるが、このよう
に最もバンド幅を広く必要とする条件で、高速動作を前
提に設計された回路は、より狭いバンド幅で且つ充分な
余裕のある動作条件のもとでは、余計な電力を消費する
だけの単なる負荷となる。

【０００８】

【発明が解決しようとする課題】上述したように、グラ
フィックスＬＳＩのメモリインタフェースは、主として
読出し表示のみを行なっているか書込み描画時か、ある
いは、低解像度表示か高解像度表示かによって、メモリ
アクセスに要するバンド幅が大きく異なる。そして、グ
ラフィックスＬＳＩは、通常の場合、最も広いバンド幅
を必要とする条件で、高速動作を前提に設計されるた
め、狭いバンド幅で且つ余裕のある動作条件では、無駄
な負荷として電力を消費してしまう。

【０００９】すなわち、グラフィックスＬＳＩを用いた
グラフィックス表示システムは、図４に示すように、グ
ラフィックスＬＳＩ１がフレームバッファ２とホストシ
ステム３との間に介在し、該グラフィックスＬＳＩ１に
より、ホストシステム３からフレームバッファ２への書
込み描画及びフレームバッファ２からホストシステム３
への読出し表示を制御する。

【００１０】グラフィックスＬＳＩ１は、メモリインタ
フェース１０、ホストインタフェース２０、表示回路３
０、描画回路４０及びその他の回路５０を有する。メモ
リインタフェース１０は、表示回路３０、描画回路４０
及びその他の回路５０とフレームバッファ２との間のイ
ンタフェースである。ホストインタフェース２０は、表
示回路３０、描画回路４０及びその他の回路５０とホス
トシステム３との間のインタフェースである。表示回路
３０は、フレームバッファ２に書き込まれているグラフ
ィックス情報を読み出してホストシステム３に供給し、
表示に供する。描画回路４０は、ホストシステム３の指
令によりフレームバッファ２に図形等のグラフィックス
を描画する。フレームバッファ２とホストシステム３と
の間のその他の情報の処理を行なうその他の回路５０も
設けられている。フレームバッファ２と、グラフィック
スＬＳＩ１のメモリインタフェース１０とは、信号の授
受に際して両者を同期させるため共通のクロック発生器
４により駆動される。

【００１１】このようなグラフィックスシステムの構成
は、特にフレームバッファ２が、ＳＤＲＡＭ（シンクロ
ナスＤＲＡＭ〜シンクロナスダイナミックランダムアク
セスメモリ）又はＳＧＲＡＭ（シンクロナスグラフィッ
クスＲＡＭ〜シンクロナスグラフィックスランダムアク
セスメモリ）により構成される場合にしばしば用いられ
る。

【００１２】《高速回路におけるクロック補正》上述の
ような構成の場合、グラフィックスＬＳＩ１がフレーム
バッファ２をアクセスするために出力する制御／アドレ
ス／データ信号の出力遅延は、「クロックが入力バッフ
ァを経由してチップ内部に分配される時間＋出力用のフ
リップフロップ（F／F）の出力遅延時間＋出力バッファ
の遅延時間」となる。この出力遅延は、一般には10nsec
近くにもなる。したがって、クロック周波数が 66MHz
（=周期15ns）を越えるようなシステムでは、出力信号
の遅延時間が大きすぎて動作しなくなる。

【００１３】このような状況を改善するためには、一般
にフェイズロックループすなわちＰＬＬが使用されるこ
とが多いと考えられる。ＰＬＬは、通常の場合、クロッ
クを逓倍する場合に頻繁に使用されるが、ここでは図５
のような構成により、フィードバックループ部の遅延回
路（遅延時間=tPLLD）を活用して、出力信号の遅延時間
を補正する。

【００１４】図５に示すメモリインタフェース１０は、
入力バッファ１１、ＰＬＬ１２、フリップフロップ１３
及び出力バッファ１４を備える。この場合、ＶＣＯ（電
圧制御発振器）１２ａ、遅延回路１２ｂ及び位相比較器
１２ｃを有して構成されたＰＬＬ１２は、入力バッファ
１１を介して与えられるクロック信号を位相比較器１２
ｃで遅延回路１２ｂの出力と比較する。位相比較器１２
ｃの比較結果に応じた周波数でＶＣＯ１２ａを発振さ
せ、該ＶＣＯ１２ａの出力を遅延回路１２ｂで遅延させ
て、位相比較器１２ｃに与え、クロック信号との位相比
較に供する。ＶＣＯ１２ａの出力がＰＬＬ１２の出力と
して、フリップフロップ１３に供給される。フリップフ
ロップ１３は、出力をＰＬＬ１２から与えられるタイミ
ング補正されたクロック信号に従って出力バッファ１４
に与え、該出力バッファ１４からフレームバッファ２に
出力を供給する。

【００１５】このとき、ＰＬＬ１２から出力されるクロ
ック信号は、入力されるクロック信号と周波数が等し
く、且つ位相が時間tPLLDだけ進んだ波形となる。した
がって、ＰＬＬ１２から出力されるクロック信号に従っ
た出力信号の出力遅延時間は、ＰＬＬ１２を使用しない
場合の出力遅延時間より時間tPLLDの分だけ改善され
る。このようにして、クロック周波数が高い場合にも、
フレームバッファ２のアクセスを正常に行うことができ
るようになる。

【００１６】《グラフィックスＬＳＩにおけるメモリア
クセスバンド幅》ところで、グラフィックスＬＳＩ１が
フレームバッファ２をアクセスするのは、大まかに言っ
て次の３つの場合である。

【００１７】(1) ＣＲＴ（陰極線管〜いわゆるブラウン
管）等のディスプレイに表示するデータを得るためのリ
ードアクセス。

【００１８】(2) 描画命令を受けて、図形を描画したり
コピーするためのリード／ライトアクセス。

【００１９】(3) その他、ホストシステムからのアクセ
ス命令等によるリード／ライトアクセス。

【００２０】これらのうち、(1) は、ＣＲＴ等に表示し
続ける間は継続的に繰り返し行われるが、(2) 及び(3)
は、随時必要に応じて行われる。また、(1) の表示のた
めのアクセスは、表示モード、すなわち、画面の解像度
及び色数、によってそのアクセス頻度が変わる。表示解
像度が高いほど、また色数が多いほど、表示データ量が
多くなり、アクセス頻度が高くなる。

【００２１】フレームバッファ２をアクセスするための
メモリインタフェース１０は、使用可能な最大の解像度
及び色数に対応することができるように設計するが、そ
の時のクロック周波数は60〜100MHz程度が必要となる。
したがって、前述のように、出力遅延を改善するための
ＰＬＬ１２が必要となるのである。

【００２２】しかしながら、画面解像度が低い場合又は
色数が少ない場合には、(1) の表示のためのアクセスが
最大時に比較して数分の１から十数分の１に減少する。

【００２３】通常の場合、グラフィックスＬＳＩ１は、
アクセス頻度が最大になる時の動作条件を満たすように
ＰＬＬ１２を内蔵させて設計すると、全ての表示モード
で同じクロック周波数で動作させることになる。したが
って、低解像度時又は色数が少ない表示モードの時に
は、フレームバッファ２のメモリバンド幅の余裕が増大
する。

【００２４】このような状況は、描画等のためのアクセ
スを大量に行うときには、高速にアクセスすることがで
きて好ましいことであるが、表示のみを行なっている期
間では、無駄に電力を消費していることになる。

【００２５】本発明は、上述した事情に鑑みてなされた
もので、メモリインタフェース部で必要とされるバンド
幅に基づいてクロック発振器の周波数を制御し、且つ低
速動作時には不要となる回路の動作を停止させて、フレ
ームバッファの所要のアクセス頻度に適した動作クロッ
クを得るとともに、消費電力の低減を可能とするビデオ
コントローラ及びその消費電力制御回路を提供すること
を目的とする。

【００２６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点に係るビデオコントローラは、
クロック発生器よりフレームバッファと共通に与えられ
るクロック信号に基づく該フレームバッファの書込み／
読出しアクセスによりグラフィックス情報の描画、コピ
ー及び表示を行なうビデオコントローラにおいて、前記
フレームバッファに対するアクセスによるバス使用率に
基づき前記クロック発生器のクロック周波数を制御する
クロック制御手段と、前記クロック発生器から供給され
るクロック信号のタイミングを補正するタイミング補正
手段とを備え、前記クロック制御手段は、前記クロック
発生器のクロック信号周波数に基づいて、前記タイミン
グ補正手段によりタイミングが補正されたクロック信号
及び前記クロック発生器から供給されるそのままのクロ
ック信号のいずれか一方を選択して内部クロックとし、
該ビデオコントローラ内部の動作及び前記フレームバッ
ファに対するアクセスに使用させるとともに、前記タイ
ミング補正手段の不選択状態の時には該タイミング補正
手段の動作を停止させることを特徴とする。

【００２７】前記クロック制御手段は、前記フレームバ
ッファに対するアクセスによるバス使用率にかかわら
ず、前記クロック発生器を別途に設定した所定周波数で
動作させる手段を含んでいてもよい。

【００２８】前記タイミング補正手段は、前記クロック
発生器のクロック信号に同期するフェイズロックループ
を含んでいてもよい。

【００２９】前記選択制御手段は、前記タイミング補正
手段の不選択状態から選択状態への切り替え時に前記フ
ェイズロックループが前記クロック発生器のクロック信
号にロックするまでは、前記フレームバッファへのアク
セスを抑止する手段を含んでいてもよい。

【００３０】また、本発明の第２の観点に係るビデオコ
ントローラの消費電力制御回路は、クロック発生器より
フレームバッファと共通に与えられるクロック信号に基
づく該フレームバッファの書込み／読出しアクセスによ
りグラフィックス情報の描画、コピー及び表示を行なう
ビデオコントローラの消費電力制御回路において、前記
フレームバッファに対するアクセスによるバス使用率に
基づき前記クロック発生器のクロック周波数を制御する
クロック制御回路と、前記クロック発生器から供給され
るクロック信号のタイミングを補正するタイミング補正
回路とを備え、前記クロック制御回路は、前記クロック
発生器のクロック信号周波数に基づいて、前記タイミン
グ補正回路によりタイミングが補正されたクロック信号
及び前記クロック発生器から供給されるそのままのクロ
ック信号のいずれか一方を選択して内部クロックとし、
該ビデオコントローラ内部の動作及び前記フレームバッ
ファに対するアクセスに使用させるとともに、前記タイ
ミング補正回路の不選択状態の時には該タイミング補正
回路の動作を停止させることを特徴とする。

【００３１】前記クロック制御回路は、前記フレームバ
ッファに対するアクセスによるバス使用率にかかわら
ず、前記クロック発生器を別途に設定した所定周波数で
動作させる回路を含んでいてもよい。

【００３２】前記タイミング補正回路は、前記クロック
発生器のクロック信号に同期するフェイズロックループ
を含んでいてもよい。

【００３３】前記選択制御回路は、前記タイミング補正
回路の不選択状態から選択状態への切り替え時に前記フ
ェイズロックループが前記クロック発生器のクロック信
号にロックするまでは、前記フレームバッファへのアク
セスを抑止する回路を含んでいてもよい。

【００３４】本発明のビデオコントローラ及びその消費
電力制御回路においては、フレームバッファに対するア
クセスによるバス使用率に基づきクロック発生器のクロ
ック周波数を制御し、且つ該クロック発生器のクロック
信号周波数に基づいて、ＰＬＬ等のタイミング補正手段
によりタイミングが補正されたクロック信号及びクロッ
ク発生器による原クロック信号のいずれか一方を選択し
て内部クロックとし、ビデオコントローラ内部の動作及
びフレームバッファに対するアクセスに使用させるとと
もに、前記タイミング補正手段の不使用時には該タイミ
ング補正手段の動作を停止させる。したがって、メモリ
インタフェース部で必要とされるバンド幅に基づいてク
ロック発振器の周波数を制御して、しかも低速動作時に
は不要となる回路の動作を停止させるので、フレームバ
ッファの所要のアクセス頻度に適した動作クロックが得
られ、消費電力が低減される。

【００３５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００３６】図１は、本発明の実施の形態に係るビデオ
コントローラを適用したグラフィックスＬＳＩの要部で
あるメモリインタフェース及びクロック発生器部分の構
成を示している。

【００３７】図１に示すグラフィックスＬＳＩのメモリ
インタフェース１００は、クロック発生器４００のクロ
ック信号に応動して、フレームバッファをアクセスす
る。この場合、クロック発生器４００は、クロック制御
信号により、出力クロック信号の周波数を制御すること
ができるものを用いる。

【００３８】メモリインタフェース１００は、入力バッ
ファ１１０、ＰＬＬ１２０、フリップフロップ１３０、
出力バッファ１４０、ＰＬＬ電源スイッチ１５０、セレ
クタ１６０、ゲート回路１７０、及びクロック制御回路
１８０を具備する。ＰＬＬ１２０は、ＶＣＯ１２１、遅
延回路１２２及び位相比較器１２２を有している。

【００３９】ＰＬＬ１２０は、図５の場合と同様、入力
バッファ１１０を介して与えられるクロック信号を位相
比較器１２３で遅延回路１２２の出力と比較する。位相
比較器１２３の比較結果に応じた周波数でＶＣＯ１２１
を発振させ、該ＶＣＯ１２１の出力を遅延回路１２２で
遅延させて、位相比較器１２３に与え、クロック信号と
の位相比較に供する。ＶＣＯ１２１の出力がＰＬＬ１２
０の出力として、セレクタ１６０に供給される。ＰＬＬ
１２０は、入力されるクロック信号に制御ループがロッ
クしたときにロック信号ＬＯＣＫを出力し、ゲート回路
１７０に供給する。

【００４０】ＰＬＬ電源スイッチ１５０は、クロック制
御回路１８０のクロック制御信号に応答して、低速クロ
ック時にのみＰＬＬ１２０に対する電源ＶＤＤの供給を
断つ。セレクタ１６０は、ＰＬＬ１２０の遅延補正、す
なわちタイミング補正された出力と、入力バッファ１１
０から直接取り出したＰＬＬ１２０を通っていない（つ
まりタイミング補正されていないクロック発生器４００
の出力そのままの）クロックのうちのいずれかを、クロ
ック制御回路１８０のクロック制御信号に応答して選択
し、ゲート回路１７０に与える。セレクタ１６０は、ク
ロック制御信号により低速クロックが選択されていると
きにのみ入力バッファ１１０から直接取り出したクロッ
ク信号を選択する（このとき、ＰＬＬ電源スイッチ１５
０によりＰＬＬ１２０に対する電源ＶＤＤの供給が断た
れる）。

【００４１】ゲート回路１７０は、クロック制御回路１
８０のクロック制御信号、セレクタ１６０の出力信号、
及びＰＬＬ１２０のロック出力ＬＯＣＫが入力される。
該ゲート回路１７０は、クロック制御信号に応動して高
速クロック動作が開始された直後に、ＰＬＬ１２０がロ
ックしてロック信号ＬＯＣＫを出力するまでの出力を禁
止し、それ以外の場合にはセレクタ１６０から出力され
るクロックをそのままフリップフロップ１３０及びグラ
フィックスＬＳＩ内部の他のフリップフロップ等の回路
に供給する。

【００４２】フリップフロップ１３０は、ゲート回路１
７０を経たクロック信号に従って出力バッファ１４０に
フレームバッファへの出力を与え、該出力バッファ１４
０からフレームバッファに出力を供給する。

【００４３】ＰＬＬ１２０から出力されるクロック信号
は、入力バッファ１１０から入力されるクロック信号と
周波数が等しく、且つ位相が時間tPLLDだけ進んだ波形
となる。すなわち、ＰＬＬ１２０から出力されるクロッ
ク信号に従った出力信号の出力遅延時間は、ＰＬＬ１２
０を使用しない場合の出力遅延時間より時間tPLLDの分
だけ改善され、クロック周波数が高い場合におけるフレ
ームバッファのアクセスを正常に行うことができる。

【００４４】クロック制御回路１８０は、クロック制御
信号を発生し、クロック発生器４００に与える。クロッ
ク制御回路１８０が出力するクロック制御信号により、
クロック発生器４００は、発生するクロック周波数を分
周するなどして変化させる。

【００４５】具体的には、クロック制御回路１８０のク
ロック制御信号は、最も簡単な場合では、出力クロック
周波数を２分の１に制御する。クロック制御信号が２ビ
ットあれば、出力クロック周波数を２分の１、４分の
１、及び８分の１に制御することができる。

【００４６】セレクタ１６０は、グラフィックスＬＳＩ
のメモリインタフェース１００内部で使用する内部クロ
ックとして、ＰＬＬ１２０の出力クロックを用いるか、
それとも外部から供給されるクロックをそのまま用いる
かの選択を行う。クロック発生器４００の出力が、分周
されない本来の出力の時は、セレクタ１６０は、ＰＬＬ
１２０の出力を内部クロックとして選択する。クロック
発生器４００の出力が分周されている場合は、クロック
発生器からの入力クロックをそのまま内部クロックとし
て選択する。

【００４７】クロック発生器４００の出力が、分周され
ない本来の出力の時は、ＰＬＬ１２０を使用するので、
ＰＬＬ電源スイッチ１５０をオンとしてＰＬＬ１２０へ
電力を供給する。クロック発生器４００の出力が分周さ
れている場合には、ＰＬＬ１２０を使用しないため、Ｐ
ＬＬ電源スイッチ１５０をオフとして、ＰＬＬ１２０へ
の電力供給をストップする。なお、ＰＬＬ電源スイッチ
１５０による電力供給のオン／オフに代えて、ＰＬＬ１
２０内部のＶＣＯ１２１の発振動作をオン／オフ制御し
ても同様の電力低減効果を得ることが可能である。

【００４８】クロック発生器４００が他の分周モードか
ら出力を分周しない１分の１モードすなわちＰＬＬ１２
０を使用する高速クロックモードに変化したとき、ＰＬ
Ｌ１２０の出力は、すぐには安定しない。ＰＬＬ１２０
は、その出力が期待する周波数で安定し、当該周波数に
ロックしたか否かを示すロック信号ＬＯＣＫを出力する
が、このロック信号ＬＯＣＫがネガティブである間すな
わちロックしていない間は、メモリインタフェース１０
０がフレームバッファへアクセスしないようにする。図
１の構成では、これを内部クロックをゲート回路１７０
においてマスクすることで実現している。

【００４９】また、クロック制御回路１８０の具体的な
構成の一例を図２に示す。クロック制御回路１８０は、
第１のゲート１８１、ＢＵＳＹカウンタ１８２、Ｈカウ
ンタ１８３、Ｎレジスタ１８４、乗算器１８５、比較回
路１８６、第２のゲート１８７、第３のゲート１８８、
第１のラッチ１８９、第２のラッチ１９０、セレクタ１
９１、ＮＯ＿ＣＴＲＬレジスタ１９２、及びＦＯＲＣＥ
レジスタ１９３を備えている。

【００５０】ＢＵＳＹカウンタ１８２は、メモリインタ
フェース１００がメモリ、すなわちフレームバッファを
アクセス中か否かを示すＭＥＭＩＦ＿ＢＵＳＹ信号を、
ゲート１８１を介して、内部クロックを用いてカウント
する。該ＢＵＳＹカウンタ１８２は、メモリインタフェ
ース１００がアクセス中、すなわちＢＵＳＹ状態である
期間のクロック数をカウントする。Ｈカウンタ１８３
は、内部クロックをアップカウントする。

【００５１】これらＢＵＳＹカウンタ１８２及びＨカウ
ンタ１８３は、水平同期信号ＨＳＹＮＣによってリセッ
トされる。

【００５２】ＢＵＳＹカウンタ１８２のカウント値に、
その時点でのクロック分周比と、定数レジスタであるＮ
レジスタ１９４に保持された定数Ｎを乗算器１８５で乗
算し、比較回路１８６において、Ｈカウンタ１８３のカ
ウント値と比較する。定数Ｎは、バスの使用率が何パー
セントになったらクロックを分周させるかを設定する閾
値となる。

【００５３】すなわち、次のようにする。 “本来のバス使用率×４Ｎ”＜１ならば、クロックを１／８クロックモード（1/8 CLK）
にする。 “本来のバス使用率×２Ｎ”＜１ならば、クロックを１／４クロックモード（1/4 CLK）
にする。 “本来のバス使用率×Ｎ”＜１ならば、クロックを１／２クロックモード（1/2 CLK）
にする。 “本来のバス使用率×Ｎ”＞１ならば、クロックを１／１クロックモード（1/1 CLK）
にする。（ここで、「本来のバス使用率＝ＢＵＳＹカ
ウンタ１８２のカウント値×そのときの分周比／Ｈカウ
ンタ１８３のカウント値」である。）定数Ｎの値は、メモリインタフェース１００がどの位の
バッファを有し、メモリアクセスのリクエストから実際
に値が届くまでにどれくらい待つことができるかに依存
するが、一般にＮ＝３〜４が妥当である。もしも、Ｎ＝
２とすると、クロックを分周した直後に、バスバンド幅
が１００％を超えてしまう危険性が生ずる。

【００５４】第１及び第２のラッチ１８９及び１９０
は、比較回路１８６の出力を、水平同期信号ＨＳＹＮＣ
のタイミングでラッチする。これらラッチ１８９及び１
９０は垂直ブランキング信号ＶＢＬＡＮＫの期間中の比
較結果と、表示期間中の結果とを、それぞれ第１のラッ
チ１８９と第２のラッチ１９０とに区別して保存する。
これは、垂直ブランキング信号ＶＢＬＡＮＫの期間中
は、表示のためのアクセスがないので、ＢＵＳＹカウン
タ１８２のカウント値が低く、分周率が高い状態に制御
されると予想されるが、垂直ブランキング信号ＶＢＬＡ
ＮＫの期間から、表示期間に移行した直後の１Ｈ期間
（１水平同期期間）に、クロックが遅いために表示デー
タをリードし損なう危険を避けるためである。

【００５５】ＦＯＲＣＥレジスタ１９３とＮＯ＿ＣＴ
ＲＬレジスタ１９２には、比較回路１８６による比較結
果と関わりなく、固定の分周比を設定することができ
る。これらは、例えばゲーム等のように、高い描画のパ
フォーマンスを必要とするアプリケーションに対応する
ためである。クロック制御回路１８０によるクロック分
周の制御は、水平同期信号ＨＳＹＮＣ毎にしか更新され
ないため、描画アクセスの頻度が急激に上昇したとき
に、すぐにクロックを高速に切り替えることができな
い。そこで、描画パフォーマンス優先で実行したいこと
があらかじめ分かっている場合には、ＦＯＲＣＥレジス
タ１９３に分周比＝１分の１の値を設定し、ＮＯ＿ＣＴ
ＲＬレジスタ１９２をアクティブにすることにより、ク
ロック制御回路１８０の動作を無効にする。

【００５６】逆に、描画性能を犠牲にしてでも省電力モ
ードで実行させたい場合にも、これらＦＯＲＣＥレジス
タ１９３及びＮＯ＿ＣＴＲＬレジスタ１９２を利用する
ことができる。ただし、この場合には表示のためのデー
タを取りこぼさないようにするため、あらかじめ表示モ
ードとクロック周波数のすりあわせ、すなわち適切な調
整が必要である。

【００５７】次に、図３に示すタイミングチャートを参
照して、図２に示したクロック制御回路１８０のさらに
具体的な動作を説明する。

【００５８】図３に示すＭＥＭＩＦ＿ＢＵＳＹ信号のよ
うに、Ｔ１期間のメモリアクセスが２回あり、それらに
要する時間がＴ１期間の２０％であるとする。このと
き、クロックが１／２クロックモード（1/2 CLK）であ
るので、本来のバス使用率は１０％であると計算するこ
とができる。ここで、Ｎ＝３とすると、本来のバス使用率（１０％）×２Ｎ＜１であるので、次の期間のクロックを１／４クロックモー
ド（1/4 CLK）とする。

【００５９】同様に、Ｔ３期間のメモリアクセスが図示
のように４回あり、それに要する時間がＴ３期間の８０
％であるとする。このとき、クロックは１／４クロック
モード（1/4 CLK）であるので、本来のバス使用率は２
０％であると計算することができる。Ｎ＝３とすると、本来のバス使用率（２０％）×Ｎ＜１であるので、次の期間のクロックを１／２クロックモー
ド（1/2CLK）とする。

【００６０】Ｔ５及びＴ６期間は、垂直ブランキング信
号ＶＢＬＡＮＫ=１であるので非表示期間である。この
期間のクロック制御信号は、直前のＴ４期間のアクセス
の結果ではなく、前回の垂直ブランキング信号ＶＢＬＡ
ＮＫ＝１の期間の結果を反映する。

【００６１】同様に、Ｔ７期間のクロック制御信号に
は、垂直ブランキング信号ＶＢＬＡＮＫ＝０の最後の期
間（=Ｔ４）の結果が反映される。

【００６２】Ｔ８期間からは、１／１クロックモード
（1/1 CLK）に切り替えられるが、ここからＰＬＬ１２
０に電力が供給され始め、ＰＬＬ１２０の動作が開始さ
れる。ＰＬＬ１２０は、最初の数１００μsec は出力が
安定せず、ロック信号ＬＯＣＫ＝０になるので、メモリ
インタフェース１００は動作せずに、ウエイト状態とな
り、ＰＬＬ１２０がロックしてロック信号ＬＯＣＫ＝１
となるのを待つ。

【００６３】このようにして、グラフィックスＬＳＩの
メモリインタフェース部分で消費される電力を削減する
ことができる。グラフィックスＬＳＩは、コンピュータ
の他の部分が休止していても動作しなければならない場
合が多く、その中でもメモリインタフェース部分は、特
にクロック周波数が高く、電力の消費が激しい部分であ
るため、省電力効果が大きい。

【００６４】例えば、１２８０×１０２４の表示解像度
でフルカラー（３２ビット）表示時に６０％のメモリ
バンド幅を使用するグラフィックスＬＳＩを考えると、
１２８０×１０２４の解像度で２５６色表示時には１５
％のメモリバンド幅しか使用しなくなる。さらには、６
４０×４８０の２５６色の場合には、３．５％のバンド
幅しか使用しない。

【００６５】通常、残りのバンド幅は描画のためのアク
セス等で使用されるが、描画せずに表示だけを続ける場
面が実使用時には多くあり、そのような状況を検知して
クロック周波数を下げ、１／２クロックモードや１／４
クロックモードとすることによる効果は大きい。

【００６６】また、ＰＬＬ１２０の消費電力は数十mW
と、グラフィックスＬＳＩ全体の消費電力量（１〜数
Ｗ）からみれば小さいが、バッテリ駆動の機器等の場合
には少しでも電力を削減することが、電池寿命の延命の
ために要求されるため、この程度の電力削減でも有効で
ある。

【００６７】省電力を制御するソフトウェアの面から
は、上述したグラフィックスＬＳＩは何も制御しなくて
も自動的に動作クロックを変更して最適動作を行うの
で、新たな制御ソフトを必要としないという利点があ
る。しかし、制御ソフトウェアが、ＦＯＲＣＥレジスタ
１９３とＮＯ＿ＣＴＲＬレジスタ１９３に値を設定する
ようにすれば、使用者が所望に応じて動作条件を選択す
ることも可能となる。

【００６８】上述したように、メモリインタフェース１
００で必要とされるバンド幅を自動的に認識し、それに
適した動作クロックになるように、クロック周波数を制
御するとともに、低速動作時には不要となるＰＬＬ１２
０の動作を止めて、消費電力の低減を図る。すなわち、
ＳＤＲＡＭ又はＳＧＲＡＭ等を使用したシステムのよう
に、グラフィックスＬＳＩの外部に設けたクロック発生
器４００のクロック信号をグラフィックスＬＳＩ（メモ
リインタフェース１００）とフレームバッファで共有し
て使用するシステムで高クロック周波数での動作を実現
するためには、外部クロック信号とグラフィックスＬＳ
Ｉ内部でのクロック信号に位相差を与えることが効果的
であり、そのためにＰＬＬ１２０等のタイミング制御回
路が用いられる。表示解像度が低い等の事情でフレーム
バッファのバスバンド幅が狭くて良い場合に、外部クロ
ック信号の周波数を下げたとき、グラフィックスＬＳＩ
の内外で、クロック信号に位相差を持たせる必要がなく
なる。このとき、内部クロックはＰＬＬ１２０をバイパ
スして外部クロックを使用し、ＰＬＬ１２０の動作を停
止させて、ＰＬＬ１２０の電力消費を阻止する。また、
内部クロックが遅くなることにより、グラフィックスＬ
ＳＩの回路全体としての消費電力も低減することができ
る。

【００６９】

【発明の効果】以上説明したように、本発明によれば、
メモリインタフェース部で必要とされるバンド幅に基づ
いてクロック発振器の周波数を制御し、且つ低速動作時
には不要となる回路の動作を停止させて、フレームバッ
ファの所要のアクセス頻度に適した動作クロックを得る
とともに、消費電力の低減を可能とするビデオコントロ
ーラ及びその消費電力制御回路を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るビデオコントローラ
の要部の構成を示すブロック図である。

【図２】図１のビデオコントローラのクロック制御回路
の構成を示すブロック図である。

【図３】図２のクロック制御回路の動作を説明するため
のタイミングチャートである。

【図４】一般的なＬＳＩビデオコントローラの構成を示
すブロック図である。

【図５】通常考えられるビデオコントローラの要部の構
成を示すブロック図である。

【符号の説明】

１００メモリインタフェース１１０入力バッファ１２０ＰＬＬ（フェイズロックループ）１３０フリップフロップ（Ｆ／Ｆ）１４０出力バッファ１５０ＰＬＬ電源スイッチ１６０セレクタ１７０ゲート回路１８０クロック制御回路１８１第１のゲート１８２ＢＵＳＹカウンタ１８３Ｈカウンタ１８４Ｎレジスタ１８５乗算器１８６比較回路１８７第２のゲート１８８第３のゲート１８９第１のラッチ１９０第２のラッチ１９１セレクタ１９２ＮＯ＿ＣＴＲＬレジスタ１９３ＦＯＲＣＥレジスタ

Claims

(57)【特許請求の範囲】

【請求項１】クロック発生器よりフレームバッファと共
通に与えられるクロック信号に基づく該フレームバッフ
ァの書込み／読出しアクセスによりグラフィックス情報
の描画、コピー及び表示を行なうビデオコントローラに
おいて、前記フレームバッファに対するアクセスによるバス使用
率に基づき前記クロック発生器のクロック周波数を制御
するクロック制御手段と、前記クロック発生器から供給されるクロック信号のタイ
ミングを補正するタイミング補正手段とを備え、前記クロック制御手段は、前記クロック発生器のクロッ
ク信号周波数に基づいて、前記タイミング補正手段によ
りタイミングが補正されたクロック信号及び前記クロッ
ク発生器から供給されるそのままのクロック信号のいず
れか一方を選択して内部クロックとし、該ビデオコント
ローラ内部の動作及び前記フレームバッファに対するア
クセスに使用させるとともに、前記タイミング補正手段
の不選択状態の時には該タイミング補正手段の動作を停
止させることを特徴とするビデオコントローラ。
【請求項２】前記クロック制御手段は、前記フレームバ
ッファに対するアクセスによるバス使用率にかかわら
ず、前記クロック発生器を別途に設定した所定周波数で
動作させる手段を含むことを特徴とする請求項１に記載
のビデオコントローラ。
【請求項３】前記タイミング補正手段は、前記クロック
発生器のクロック信号に同期するフェイズロックループ
を含むことを特徴とする請求項１又は２に記載のビデオ
コントローラ。
【請求項４】前記選択制御手段は、前記タイミング補正
手段の不選択状態から選択状態への切り替え時に前記フ
ェイズロックループが前記クロック発生器のクロック信
号にロックするまでは、前記フレームバッファへのアク
セスを抑止する手段を含むことを特徴とする請求項３に
記載のビデオコントローラ。
【請求項５】クロック発生器よりフレームバッファと共
通に与えられるクロック信号に基づく該フレームバッフ
ァの書込み／読出しアクセスによりグラフィックス情報
の描画、コピー及び表示を行なうビデオコントローラの
消費電力制御回路において、前記フレームバッファに対するアクセスによるバス使用
率に基づき前記クロック発生器のクロック周波数を制御
するクロック制御回路と、前記クロック発生器から供給されるクロック信号のタイ
ミングを補正するタイミング補正回路とを備え、前記クロック制御回路は、前記クロック発生器のクロッ
ク信号周波数に基づいて、前記タイミング補正回路によ
りタイミングが補正されたクロック信号及び前記クロッ
ク発生器から供給されるそのままのクロック信号のいず
れか一方を選択して内部クロックとし、該ビデオコント
ローラ内部の動作及び前記フレームバッファに対するア
クセスに使用させるとともに、前記タイミング補正回路
の不選択状態の時には該タイミング補正回路の動作を停
止させることを特徴とするビデオコントローラの消費電
力制御回路。
【請求項６】前記クロック制御回路は、前記フレームバ
ッファに対するアクセスによるバス使用率にかかわら
ず、前記クロック発生器を別途に設定した所定周波数で
動作させる回路を含むことを特徴とする請求項５に記載
のビデオコントローラの消費電力制御回路。
【請求項７】前記タイミング補正回路は、前記クロック
発生器のクロック信号に同期するフェイズロックループ
を含むことを特徴とする請求項５又は６に記載のビデオ
コントローラの消費電力制御回路。
【請求項８】前記選択制御回路は、前記タイミング補正
回路の不選択状態から選択状態への切り替え時に前記フ
ェイズロックループが前記クロック発生器のクロック信
号にロックするまでは、前記フレームバッファへのアク
セスを抑止する回路を含むことを特徴とする請求項７に
記載のビデオコントローラの消費電力制御回路。