JP4290494B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、メモリセルにデータを書込むためにデータ書込線に双方向に電流を流す電流ドライバを備える半導体記憶装置に関する。
【0002】
【従来の技術】
低消費電力で不揮発性の記憶装置として、MRAM(Magnetic Random Access Memory)が注目されている。MRAMは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【0003】
特に、近年では、磁気トンネル接合(MTJ:Magnetic Tunnel Junction)を利用した薄膜磁性体をメモリセルとして用いることによって、MRAMの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたMRAMについては、下記の非特許文献1〜非特許文献3等に開示されている。
【0004】
磁気トンネル接合を有するメモリセル(以下、単に「MTJメモリセル」とも称する。)を備えたMRAMにおいては、データ書込時、所定の電源電圧が供給されて動作する電流ドライバによって、選択されたビット線においては書込データに応じた方向に電流が流され、非選択のビット線はフローティング状態とされる。そして、選択ビット線において所定量の電流が流れることによって、データ書込対象のメモリセル(以下、「選択メモリセル」とも称する。)において自由磁化層と呼ばれる強磁性層の磁化方向が変化する。そして、この内部状態の変化により抵抗が変化することを利用してメモリセルにデータが不揮発的に記憶される。
【0005】
MRAMにおいてデータの書込みを行なうには、上記のように、ビット線に双方向に電流を流す必要がある。そこで、従来のMRAMにおいては、給電用のPチャネルMOSトランジスタと放電用のNチャネルMOSトランジスタとからなる電流ドライバが各ビット線の両側に配置され、書込データに応じて一方の電流ドライバから他方の電流ドライバへ電流を流すことによって、メモリセルへのデータの書込みが行なわれている。
【0006】
ここで、PチャネルMOSトランジスタとNチャネルMOSトランジスタとにおいて同じ電流駆動力を得るためには、PチャネルMOSトランジスタは、NチャネルMOSトランジスタに比べて一般に大型化するところ、特開2002−93144号公報には、NチャネルMOSトランジスタとこれに直列接続される電流電源とによって構成される小面積の電流ドライバが開示されている(特許文献1参照)。
【0007】
【特許文献1】
特開2002−93144号公報
【0008】
【非特許文献1】
ロイ・ショイアーライン(Roy Scheuerline)他6名、“各セルにFETスイッチおよび磁気トンネル接合を用いた10ns読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell)”,(米国),2000年米国電気電子学会国際固体回路会議・技術論文集TA7.2(2000 IEEE ISSCC Digest of Technical Papers, TA7.2),p.128−129
【0009】
【非特許文献2】
ダーラム(M.Durlam)他5名、“磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ(Nonvolatile RAM based on Magnetic Tunnel Junction Elements)”,(米国),2000年米国電気電子学会国際固体回路会議・技術論文集TA7.3(2000 IEEE ISSCC Digest of Technical Papers, TA7.3),p.130−131
【0010】
【非特許文献3】
ナジ(Peter K. Naji)他4名、“256kb、3.0ボルトおよび1トランジスタ1磁気トンネル接合型の不揮発性磁気抵抗性ランダムアクセスメモリ(A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM)”,(米国),2001年米国電気電子学会国際固体回路会議・技術論文集TA7.6(2001 IEEE ISSCC Digest of Technical Papers, TA7.6),p.122−123
【0011】
【発明が解決しようとする課題】
近年、電子機器の携帯化などを背景に、半導体記憶装置に対する小型化のニーズがますます高まってきている。MRAMのように、ビット線に双方向に電流を流すことによってメモリセルにデータを書込む半導体記憶装置においては、一般に、ビット線ごとに、かつ、その両側に電流ドライバが配置されているため、電流ドライバの占有面積が大きい。そこで、MRAMに代表されるこのような半導体記憶装置においては、特に、電流ドライバの面積削減が従来より課題とされている。
【0012】
また、近年の省エネルギー化を背景に、半導体記憶装置においては、小型化に加え、低消費電力化も大きな課題である。消費電力は電源電圧の2乗に比例するため、低消費電力化に対しては、電源電圧の低電圧化が有効である。
【0013】
上述した従来のMRAMでは、ビット線の一端の電流ドライバに接続される高電位側の電源からビット線の他端の電流ドライバに接続される低電位側の電源までの電流経路にMOSトランジスタが2つ直列に介在する。すなわち、一方の電流ドライバに接続される高電位側の電源からPチャネルMOSトランジスタを介してビット線へデータ書込電流が流れ、そのデータ書込電流は、他端に接続される電流ドライバのNチャネルMOSトランジスタを介して低電位側の電源へ流れる。
【0014】
このため、従来のMRAMにおいては、これら2つのMOSトランジスタのオン抵抗によって電流経路全体としての抵抗が大きくなり、ビット線に所定のデータ書込電流を流すには電源電圧をある程度高くする必要がある。したがって、このような電流ドライバの構成を有する従来のMRAMでは、電源電圧の低電圧化に限界があり、その結果、さらなる低消費電力化を図ることが困難な状況にあった。
【0015】
また、特開2002−93144号公報に記載されたMRAMの電流ドライバは、小面積を実現し、装置の小型化に寄与するものであるが、電流経路には、やはり2つのMOSトランジスタ(NチャネルMOSトランジスタ)が直列に介在する。したがって、この電流ドライバによっても、上述の問題点を解決することはできない。
【0016】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、電流ドライバの占有面積を削減して装置の小型化を実現する半導体記憶装置を提供することである。
【0017】
また、この発明の別の目的は、電流ドライバに供給される電源電圧を低電圧化して装置の低消費電力化を実現する半導体記憶装置を提供することである。
【0018】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、行列状に配置される複数のメモリセルと、複数のメモリセルの行または列に対応して設けられる複数のデータ書込線と、第1の電源電位の電圧および第1の電源電位よりも低い第2の電源電位の電圧を受け、各々が対応するデータ書込線の一端に接続される複数の電流ドライバと、第1の電源電位よりも低く第2の電源電位よりも高い第3の電源電位の電圧を受け、複数のデータ書込線の各々の他端に接続される共通線とを備え、複数の電流ドライバの各々は、書込データが第1の論理レベルのとき、第1の電源電位と共通線に印加された第3の電源電位との電位差に基づいて、当該電流ドライバから共通線へ向かう方向に対応するデータ書込線にデータ書込電流を流す第1のトランジスタと、書込データが第1の論理レベルに相補な第2の論理レベルのとき、共通線に印加された第3の電源電位と第2の電源電位との電位差に基づいて、共通線から当該電流ドライバへ向かう方向に対応するデータ書込線にデータ書込電流を流す第2のトランジスタとを含む。
【0019】
また、この発明によれば、半導体記憶装置は、行列状に配置される複数のメモリセルと、複数のメモリセルの行または列に対応して設けられる複数のデータ書込線と、第1の電源電位の電圧および第1の電源電位よりも低い第2の電源電位の電圧を受け、各々が対応するデータ書込線の一端に接続される複数の電流ドライバと、複数のデータ書込線の各々の他端に接続される共通線と、第1および第2の電源電位の電圧を受け、第1および第2の電源電位によってそれぞれ示される第1の論理レベルおよび第1の論理レベルに相補な第2の論理レベルからなる信号を共通線へ出力する信号出力回路とを備え、複数の電流ドライバの各々は、書込データが第1の値である場合に信号が第2の論理レベルの時、当該電流ドライバが受ける第1の電源電位と共通線における第2の電源電位との電位差に基づいて、当該電流ドライバから共通線へ向かう方向に対応するデータ書込線にデータ書込電流を流す第1のトランジスタと、書込データが第1の値に相補な第2の値である場合に信号が第1の論理レベルの時、共通線における第1の電源電位と当該電流ドライバが受ける第2の電源電位との電位差に基づいて、共通線から当該電流ドライバへ向かう方向に対応するデータ書込線にデータ書込電流を流す第2のトランジスタとを含む。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【0021】
[実施の形態1]
図1は、この発明の実施の形態1によるMRAMの全体構成を示す回路図である。
【0022】
図1を参照して、MRAM1は、行列状に配置された複数のMTJメモリセルMCおよび複数のダミーMTJメモリセルDMCを含むメモリアレイ10と、行デコーダ20と、ディジット線ドライバ25と、列デコーダ30と、書込制御回路40と、電流ドライバ50,55と、列選択ゲート70と、センスアンプ80と、プリチャージ/イコライズ回路90とを備える。
【0023】
また、MRAM1は、メモリセルの行に対応して設けられる複数の読出ワード線RWL1,RWL2…および複数のディジット線DL1,DL2…と、同じくメモリセルの行に対応して設けられる複数のダミー読出ワード線DRWL1,DRWL2…および複数のダミーディジット線DDL1,DDL2…と、メモリセルの列に対応して設けられる複数の書込ビット線WBL1,WBL2…および複数の読出ビット線RBL1,RBL2…と、共通線PLと、データバスDB,/DBとを備える。
【0024】
なお、この図1では、説明の関係上、第1および第2行目ならびに第1および第2列目についてのみ示されているが、その他の行および列も繰返し配置され、それらにそれぞれ対応して電流ドライバなどが設けられる。以下では、図1に示された範囲内で説明を行なう。
【0025】
メモリアレイ10に配置されるMTJメモリセルMCおよびダミーMTJメモリセルDMCの各々は、対応する書込ビット線WBLj(jは自然数)と読出ビット線RBLjとの間に直列に配置されるトンネル磁気抵抗素子TMRおよびアクセストランジスタATRを含む。ダミーMTJメモリセルDMCは、データ読出時に選択メモリセルに流れるメモリセル電流Icellと比較される基準電流を生成するためのメモリセルであり、その構造は、MTJメモリセルMCと同じである。ここで、MTJメモリセルMCの構成およびデータ記憶原理について説明する。
【0026】
図2は、MTJメモリセルMCの構成およびMTJメモリセルMCへのデータ書込動作を説明する概念図である。
【0027】
図2を参照して、トンネル磁気抵抗素子TMRは、固定された一定の磁化方向を有する強磁性体層(以下、「固定磁化層」と称する。)FLと、外部からの印加磁界に応じた方向に磁化される強磁性体層(以下、「自由磁化層」と称する。)VLとを有する。固定磁化層FLと自由磁化層VLとの間には、絶縁体膜で形成されるトンネルバリア(トンネル膜)TBが設けられる。自由磁化層VLは、書込まれるデータの値に応じて、固定磁化層FLと同一方向または反対方向(反平行方向)に磁化される。これらの固定磁化層FL、トンネルバリアTBおよび自由磁化層VLによって磁気トンネル接合が形成される。
【0028】
トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLおよび自由磁化層VLの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子TMRの電気抵抗は、自由磁化層VLの磁化方向が固定磁化層FLの磁化方向と平行である場合に最小値Rminとなり、両者の磁化方向が反対方向(反平行方向)である場合に最大値Rmaxとなる。
【0029】
データ書込時は、読出ワード線RWLが不活性化され、アクセストランジスタATRはOFFされる。この状態で、書込データの論理レベルに応じた方向のデータ書込電流Iwが書込ビット線WBLに流され、一定方向のデータ書込電流Ipがディジット線DLに流される。そうすると、書込ビット線WBLおよびディジット線DLの各々において電流方向に応じた磁界が発生し、これらの磁界の和が自由磁化層VLに印加される。そして、自由磁化層VLは、この発生された磁界によって、固定磁化層FLの磁化方向に沿った磁化容易軸方向に沿って固定磁化層FLと平行方向あるいは反平行方向(反対方向)に磁化される。
【0030】
MTJメモリセルMCの記憶データ、すなわちトンネル磁気抵抗素子TMRの磁化方向を書換えるためには、書込ビット線WBLおよびディジット線DLの両方に所定レベル以上のデータ書込電流を流す必要がある。トンネル磁気抵抗素子TMRに一旦書込まれた磁化方向、すなわちMTJメモリセルの記憶データは、新たなデータの書込みが実行されるまでの間、不揮発的に保持される。
【0031】
図3は、MTJメモリセルMCからのデータ読出動作を説明する概念図である。
【0032】
図3を参照して、データ読出時においては、アクセストランジスタATRは、読出ワード線RWLの活性化に応答してONする。また、書込ビット線WBLは、接地電圧GNDに設定される。これにより、トンネル磁気抵抗素子TMRは、接地電圧GNDでプルダウンされた状態で読出ビット線RBLと電気的に結合される。
【0033】
この状態で、読出ビット線RBLを所定電圧でプルアップすると、読出ビット線RBLおよびトンネル磁気抵抗素子TMRを含む電流経路を、トンネル磁気抵抗素子TMRの電気抵抗に応じた、すなわちMTJメモリセルMCの記憶データの値に応じたメモリセル電流Icellが通過する。そして、このメモリセル電流Icellを所定の基準電流と比較することにより、MTJメモリセルMCから記憶データが読出される。
【0034】
なお、ダミーMTJメモリセルDMCは、この所定の基準電流を発生させるためのメモリセルであり、ダミーMTJメモリセルDMCを通過するメモリセル電流Irefが所定の基準電流として用いられる。
【0035】
このようにトンネル磁気抵抗素子TMRは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子TMRの電気抵抗RmaxおよびRminを記憶データの値(“1”および“0”)とそれぞれ対応付けることによって、不揮発的にデータを記憶することができる。
【0036】
再び図1を参照して、行デコーダ20は、行アドレスAdd(RA)に基づいて、メモリセル行ごとに行選択信号を生成し、その生成した行選択信号をディジット線ドライバ25へ出力する。ディジット線ドライバ25においては、行デコーダ20から受ける行選択信号に応じて、選択されたメモリセル行(以下、「選択行」とも称する。)のドライバトランジスタがONする。これにより、選択行のディジット線DLには、電源ノードからディジット線ドライバ25へ向かう方向にデータ書込電流Ipが流れる。
【0037】
列デコーダ30は、列アドレスAdd(CA)に基づいて、メモリセル列ごとに列選択信号CSLを生成し、データ書込時、その生成した列選択信号CSLを書込制御回路40へ出力する。書込制御回路40は、書込データDinおよび列デコーダ30から受ける列選択信号CSLに応じて、各メモリセル列における書込制御信号Dataj(H),Dataj(L)(「j」は「列」を示す自然数)を制御する。書込制御信号Dataj(H),Dataj(L)は、選択されたメモリセル列(以下、「選択列」とも称する。)の書込ビット線WBLjに書込データDinに応じた方向のデータ書込電流Iwを流すように設定される。また、列デコーダ30は、データ読出時、生成した列選択信号CSLjをそれぞれ対応する列選択ゲート70へ出力する。
【0038】
電流ドライバ50は、電源電圧Vcc1に固定された共通線PLに一端が接続された書込ビット線WBL1の他端に設けられ、PチャネルMOSトランジスタ51と、NチャネルMOSトランジスタ52とを含む。PチャネルMOSトランジスタ51は、電源電圧Vcc2と書込ビット線WBL1との間に接続され、書込制御信号Data1(H)をゲートに受ける。NチャネルMOSトランジスタ52は、書込ビット線WBL1と接地電圧GNDとの間に接続され、書込制御信号Data1(L)をゲートに受ける。
【0039】
また、電流ドライバ55は、共通線PLに一端が接続された書込ビット線WBL2の他端に設けられ、PチャネルMOSトランジスタ56と、NチャネルMOSトランジスタ57とを含む。PチャネルMOSトランジスタ56は、電源電圧Vcc2と書込ビット線WBL2との間に接続され、書込制御信号Data2(H)をゲートに受ける。NチャネルMOSトランジスタ57は、書込ビット線WBL2と接地電圧GNDとの間に接続され、書込制御信号Data2(L)をゲートに受ける。
【0040】
電流ドライバ50は、書込制御回路40から受ける書込制御信号Data1(H),Data1(L)に基づいて、書込ビット線WBL1に双方向にデータ書込電流Iwを流すことができる。また、電流ドライバ55は、書込制御回路40から受ける書込制御信号Data2(H),Data2(L)に基づいて、書込ビット線WBL2に双方向にデータ書込電流Iwを流すことができる。この電流ドライバ50,55の動作については、後ほどこのMRAM1におけるデータ書込動作の説明の際に詳しく述べる。
【0041】
列選択ゲート70は、NチャネルMOSトランジスタ71,72を含む。NチャネルMOSトランジスタ71は、読出ビット線RBL1とデータバス/DBとの間に接続され、列選択信号CSLjをゲートに受ける。NチャネルMOSトランジスタ72は、読出ビット線RBL2とデータバスDBとの間に接続され、列選択信号CSLjをゲートに受ける。
【0042】
センスアンプ80は、NチャネルMOSトランジスタ81,82と、PチャネルMOSトランジスタ83〜85とを含む。NチャネルMOSトランジスタ81は、データバスDBとノードND1との間に接続され、基準電圧Vrefをゲートに受ける。NチャネルMOSトランジスタ82は、データバス/DBとノードND2との間に接続され、基準電圧Vrefをゲートに受ける。PチャネルMOSトランジスタ83は、ノードND1,ND3の間に接続され、ノードND1にゲートが接続される。PチャネルMOSトランジスタ84は、ノードND2,ND3の間に接続され、ノードND1にゲートが接続される。PチャネルMOSトランジスタ85は、電源ノードとノードND3との間に接続され、センスアンプ活性化信号の反転信号/SEをゲートに受ける。
【0043】
プリチャージ/イコライズ回路90は、NチャネルMOSトランジスタ91〜93を含む。NチャネルMOSトランジスタ91は、読出ビット線RBL1と接地電圧GNDとの間に接続され、ビット線イコライズ信号BLEQをゲートに受ける。NチャネルMOSトランジスタ92は、読出ビット線RBL2と接地電圧GNDとの間に接続され、ビット線イコライズ信号BLEQをゲートに受ける。NチャネルMOSトランジスタ93は、読出ビット線RBL1,RBL2の間に接続され、ビット線イコライズ信号BLEQをゲートに受ける。
【0044】
列選択ゲート70、センスアンプ80およびプリチャージ/イコライズ回路90の動作については、後ほどこのMRAM1のデータ読出動作を説明する際に述べる。
【0045】
次に、このMRAM1のデータ書込動作ついて説明する。
図4は、図1に示したMRAMのデータ書込ドライバに関する部分を抽出した回路図である。なお、図4においても、図1と同様に、第1および第2列目の書込ビット線WBL1,WBL2およびそれらに対応する部分のみが代表的に示され、以下では、図に示された範囲内で説明を行なう。
【0046】
図4を参照して、実施の形態1によるMRAM1のデータ書込ドライバは、書込ビット線WBL1,WBL2と、それらにそれぞれ接続される電流ドライバ50,55と、書込ビット線WBL1,WBL2に接続される共通線PLとによってその主要部分が構成される。共通線PLは、電源電圧Vcc1を受け、電流ドライバ50,55は、電源電圧Vcc2および接地電圧GNDを受ける。ここで、電源電圧Vcc1は、このMRAM1の外部から供給される1.2Vの一般論理回路用電源電圧であり、電源電圧Vcc2は、同様に外部から供給される2.5VのI/O用電源電圧である。また、接地電圧GNDも外部から供給される。
【0047】
電流ドライバ50,55は、それぞれ対応する書込ビット線WBL1,WBL2の一端に配置され、書込ビット線WBL1,WBL2の他端は、共通線PLに直接接続されている。このような構成とすることによって、書込ビット線の両側に電流ドライバが配置されていた従来のMRAMに比べて、電流ドライバの占有面積が縮小される。
【0048】
また、後述するように、電源電圧Vcc2と電源電圧Vcc1との電圧差、または電源電圧Vcc1と接地電圧GNDとの電圧差によって書込ビット線にデータ書込電流が流されるが、その電流経路にはドライバトランジスタが1つのみしか介在しないので、電流経路中のドライバトランジスタによる電圧降下が小さい。したがって、電源電圧Vcc1,Vcc2を低電圧化することができ、MRAM1の消費電力を低減することができる。
【0049】
図5は、実施の形態1によるMRAM1のデータ書込動作を説明する動作波形図である。
【0050】
図5および図1,4を参照して、MRAM1は、クロック信号CLKに同期して動作する。時刻T1に先立って、MRAM1の外部から制御信号として入力される書込イネーブル信号/WEがL(論理ロー)レベルとなり、書込データDin#1(データ“1”とする。)およびアドレスAdd#1が入力される。なお、図中の斜線の部分は、特にデータが規定されていないことを示す。
【0051】
時刻T1において、クロック信号CLKが立下がると、列デコーダ30は、列アドレスAdd#1(CA)に基づいて列選択信号CSLを書込制御回路40へ出力する。書込制御回路40は、列選択信号CSLを受けると、その受けた列選択信号CSLおよび書込データDin#1に基づいて、書込制御信号Data1(H),Data1(L)をいずれもH(論理ハイ)レベルで出力し、これに応じてPチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ52がそれぞれOFF,ONする。そうすると、共通線PLにおける1.2Vの電源電圧Vcc1と電流ドライバ50が受ける接地電圧GNDとの電圧差に基づいて、書込ビット線WBL1に共通線PLから電流ドライバ50へ向かう方向にデータ書込電流Iw(1)が流れる。
【0052】
一方、行デコーダ20は、行アドレスAdd#1(RA)に基づいて行選択信号をディジット線ドライバ25へ出力する。そうすると、ディジット線ドライバ25において、ディジット線DL2に接続されるドライバトランジスタが行選択信号に応答してONし、ディジット線DL2にデータ書込電流Ipが流れる。したがって、データ書込対象である、書込ビット線WBL1およびディジット線DL2に接続されるMTJメモリセルMCにデータ書込電流Iw(1)の方向に応じてデータ“1”が書込まれる。
【0053】
時刻T2において、クロック信号CLKが立上がると、書込イネーブル信号/WEがHレベルとなり、それに応じて書込制御信号Data1(H),Data1(L)は、それぞれHレベル,Lレベルとなる。したがって、電流ドライバ50のPチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ52は、いずれもOFFし、データ書込電流Iw(1)は0となる。
【0054】
次に、時刻T3に先立って、書込イネーブル信号/WEが再びLレベルとなり、書込データDin#2(データ“0”とする。)およびアドレスAdd#2が入力される。
【0055】
時刻T3において、クロック信号CLKが立下がると、列デコーダ30は、列アドレスAdd#2(CA)に基づいて列選択信号CSLを書込制御回路40へ出力する。書込制御回路40は、列選択信号CSLを受けると、その受けた列選択信号CSLおよび書込データDin#2に基づいて、書込制御信号Data1(H),Data1(L)をいずれもLレベルで出力し、これに応じてPチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ52がそれぞれON,OFFする。そうすると、電流ドライバ50が受ける2.5Vの電源電圧Vcc2と共通線PLにおける1.2Vの電源電圧Vcc1との電圧差に基づいて、書込ビット線WBL1に電流ドライバ50から共通線PLへ向かう方向にデータ書込電流Iw(0)が流れる。
【0056】
そして、ディジット線DL2が選択され、データ“1”の書込時と同様にディジット線DL2にデータ書込電流Ipが流されると、データ書込対象である、書込ビット線WBL1およびディジット線DL2に接続されるMTJメモリセルMCにデータ書込電流Iw(0)の方向に応じてデータ“0”が書込まれる。
【0057】
そして、時刻T4において、クロック信号CLKが立上がると、書込イネーブル信号/WEが再びHレベルとなり、それに応じて書込制御信号Data1(H),Data1(L)は、それぞれHレベル,Lレベルとなる。したがって、電流ドライバ50のPチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ52は、いずれもOFFし、データ書込電流Iw(0)は0となる。
【0058】
なお、書込ビット線WBL2に接続されるMTJメモリセルMCにデータが書込まれる場合も同様にして行なわれる。
【0059】
次に、このMRAM1のデータ読出動作について説明する。
再び図1を参照して、読出動作に先立って、ビット線イコライズ信号BLEQがHレベルにされ、ビット線対を構成する読出ビット線RBL1,RBL2がプリチャージ/イコライズ回路90によって接地電圧GNDにプリチャージされる。書込ビット線WBL1,WBL2は、データ読出動作中、接地電圧GNDに設定される。
【0060】
そして、選択行の読出ワード線RWL2が活性化されるとともに、選択メモリセルが接続される読出ビット線RBL1とビット線対を構成する読出ビット線RBL2に接続されるダミーMTJメモリセルDMCを選択するため、そのダミーMTJメモリセルDMCが接続されるダミー読出ワード線DRWL1が併せて活性化される。
【0061】
その後、選択列の列選択信号CSLjが列デコーダ30によってHレベルにされると、列選択ゲート70によって読出ビット線RBL1,RBL2がそれぞれデータバス/DB,DBと電気的に接続される。そうすると、データバス/DB,DBに接続されるセンスアンプ80から選択メモリセルおよびダミーMTJメモリセルDMCにデータ読出電流が供給され、選択メモリセルおよびダミーMTJメモリセルDMCの抵抗値に応じた電圧がそれぞれ読出ビット線RBL1,RBL2に発生する。そして、読出ビット線RBL1,RBL2の電圧差がセンスアンプ80によって増幅され、センスアンプ80から読出データDout,/Doutが出力される。
【0062】
以上のように、実施の形態1によるMRAM1によれば、電流ドライバを書込ビット線の片側のみに配置し、書込ビット線の他端には所定の電圧が印加される共通線PLを接続するようにしたので、電流ドライバの占有面積が縮小される。
【0063】
また、このMRAM1によれば、データ書込電流の電流経路に介在するドライバトランジスタの数を1つのみとしたので、電流経路の抵抗が小さく、電源電圧Vcc1,Vcc2を低電圧化することができる。
【0064】
[実施の形態1の変形例1]
実施の形態1では、図1,図4に示したように、電流ドライバ50,55は、それぞれ対応する書込ビット線WBL1,WBL2に対して同一側に配置されるが、実施の形態1の変形例1では、書込ビット線ごとに電流ドライバが左右交互に配置される。
【0065】
図6は、実施の形態1の変形例1によるMRAMのデータ書込ドライバの構成を示す回路図である。
【0066】
図6を参照して、この変形例1によるMRAMのデータ書込ドライバにおいては、書込ビット線WBL1,WBL2…の両側に電源電圧Vcc1が印加された共通線PL1,PL2がそれぞれ配置される。書込ビット線WBL1は、共通線PL1に一端が接続され、他端に電流ドライバ50が接続される。一方、書込ビット線WBL1に隣接する書込ビット線WBL2は、共通線PL2に一端が接続され、他端に電流ドライバ55が接続される。
【0067】
このように、電流ドライバを書込ビット線ごとに左右交互に配置することによって、書込ビット線の微細なレイアウトピッチに合わせて電流ドライバを配置することができ、MRAMのさらなる小型化を図ることができる。
【0068】
[実施の形態1の変形例2]
実施の形態1では、電源電圧Vcc1,Vcc2および接地電圧GNDは、いずれも外部から供給され、電源電圧Vcc1は、電源電圧Vcc2と接地電圧GNDとの中間程度の電圧であることが望ましい。実施の形態1の変形例2では、電源電圧Vcc2および接地電位GNDが外部から供給され、電源電圧Vcc1は、MRAM内部に備えられる内部降圧回路によって発生される。
【0069】
図7は、実施の形態1の変形例2によるMRAMのデータ書込ドライバの構成を示す回路図である。
【0070】
図7を参照して、このMRAMのデータ書込ドライバは、図4に示した実施の形態1におけるデータ書込ドライバの構成において、共通線PLに接続される内部降圧回路60をさらに備える。
【0071】
内部降圧回路60は、電源電圧Vcc2および接地電圧GNDを外部から受け、内部電源電圧Int.Vcc1を発生して共通線PLへ出力する。ここで、この内部電源電圧Int.Vcc1は、外部から受ける電源電圧Vcc2と接地電圧との中間程度の電圧であることが望ましく、ここでは、2.5Vの電源電圧Vcc2に対して、内部降圧回路60は、1.2Vの内部電源電圧Int.Vcc1を発生する。
【0072】
なお、このMRAMのデータ書込ドライバのその他の構成は、図4に示したデータ書込ドライバの構成と同じであるので、その説明は繰返さない。
【0073】
図8は、図7に示した内部降圧回路60の構成を示す回路図である。
図8を参照して、内部降圧回路60は、コンパレータ602,604と、PチャネルMOSトランジスタ606と、NチャネルMOSトランジスタ608とを含む。コンパレータ602は、ノード610の電圧すなわち出力電圧である内部電源電圧Int.Vcc1を第1の基準電圧Vrefaと比較し、内部電源電圧Int.Vcc1が第1の基準電圧Vrefaよりも低いとき、Lレベルの信号を出力する。コンパレータ604は、出力電圧である内部電源電圧Int.Vcc1を第2の基準電圧Vrefbと比較し、内部電源電圧Int.Vcc1が第2の基準電圧Vrefbよりも高いとき、Hレベルの信号を出力する。
【0074】
ここで、第1および第2の基準電圧Vrefa,Vrefbは、それぞれ(1.2V−α)および(1.2V+α)に設定される。なお、αは、チャタリング防止のために設けられるものであり、適当な小さい値が設定される。
【0075】
PチャネルMOSトランジスタ606は、電源電圧Vcc2とノード610との間に接続され、コンパレータ602からの出力信号をゲートに受ける。NチャネルMOSトランジスタ608は、ノード610と接地電圧GNDとの間に接続され、コンパレータ604からの出力信号をゲートに受ける。
【0076】
この内部降圧回路60においては、内部電源電圧Int.Vcc1が第1の基準電圧Vrefaよりも低くなると、コンパレータ602の出力がLレベルとなり、PチャネルMOSトランジスタ606がONして内部電源電圧Int.Vcc1が上昇する。一方、内部電源電圧Int.Vcc1が第2の基準電圧Vrefbよりも高くなると、コンパレータ604の出力がHレベルとなり、NチャネルMOSトランジスタ608がONして内部電源電圧Int.Vcc1が低下する。このようにして、内部降圧回路60は、電源電圧Vcc2を降圧して一定の内部電源電圧Int.Vcc1を発生することができる。
【0077】
このように、この変形例2によれば、実施の形態1と同様の効果を得ることができ、さらに、外部電源を1電源化することができる。
【0078】
[実施の形態1の変形例3]
実施の形態1では、読出ビット線RBLは、書込ビット線WBLと分離されているが、この実施の形態1の変形例3では、両ビット線が共通化される。
【0079】
図9は、実施の形態1の変形例3によるMRAMのデータ書込ドライバの構成を示す回路図である。
【0080】
図9を参照して、ビット線BL1,BL2は、データ書込時およびデータ読出時に共用される。実施の形態1では読出ビット線に接続されていたMTJメモリセルMCおよび図示されないダミーMTJメモリセルDMCのアクセストランジスタATRのソースは、接地される。電流ドライバ50,55は、それぞれビット線BL1,BL2の一端に接続され、ビット線BL1,BL2の他端には、列選択ゲート70Aが接続される。
【0081】
列選択ゲート70Aは、NチャネルMOSトランジスタ71,72と、PチャネルMOSトランジスタ73,74とを含む。NチャネルMOSトランジスタ71は、ビット線BL1とデータバス/DBとの間に接続され、列選択信号CSLjをゲートに受ける。NチャネルMOSトランジスタ72は、ビット線BL2とデータバスDBとの間に接続され、列選択信号CSLjをゲートに受ける。PチャネルMOSトランジスタ73は、ビット線BL1と共通線PLとの間に接続され、列選択信号CSLjをゲートに受ける。PチャネルMOSトランジスタ74は、ビット線BL2と共通線PLとの間に接続され、列選択信号CSLjをゲートに受ける。
【0082】
列選択ゲート70Aは、列選択信号CSLjがLレベルのとき、すなわちデータ書込時を含むデータ読出時以外のとき、ビット線BL1,BL2を共通線PLと電気的に接続する。したがって、データ書込時、ビット線BL1,BL2は、書込ビット線として機能する。
【0083】
一方、列選択ゲート70Aは、列選択信号CSLjがHレベルのとき、すなわちデータ読出時、ビット線BL1,BL2を共通線PLから電気的に分離し、それらをそれぞれデータバス/DB,DBと電気的に接続する。したがって、データ読出時、ビット線BL1,BL2は、読出ビット線として機能する。
【0084】
このように、この変形例3においても、電流ドライバは、ビット線の片側のみに配置されるので、電流ドライバの占有面積が縮小される。
【0085】
[実施の形態1の変形例4]
上記の実施の形態1およびその変形例1,2では、書込データに対応したデータ書込電流Iwは、書込ビット線WBLに流されるが、実施の形態1の変形例4では、書込データに対応したデータ書込電流Iwは、ディジット線DLに流される。
【0086】
図10は、実施の形態1の変形例4によるMRAMのデータ書込ドライバの構成を示す回路図である。なお、図10では、第1および第2列目の書込ビット線WBL1,WBL2および第1行目のディジット線DL1、ならびにそれらに対応する部分のみが代表的に示され、以下では、図に示された範囲内で説明を行なう。
【0087】
図10を参照して、この変形例4によるMRAMのデータ書込ドライバは、ディジット線DL1の一端に電流ドライバ50Aを備え、ディジット線DL1の他端は、書込ビット線WBL1,WBL2に平行に配置され、かつ、電源電圧Vcc1が印加された共通線PLに直接接続される。電流ドライバ50Aは、電源電圧Vcc2とディジット線DL1との間に接続され、かつ、書込制御信号Data1(H)をゲートに受けるPチャネルMOSトランジスタ51Aと、ディジット線DL1と接地電圧GNDとの間に接続され、かつ、書込制御信号Data1(L)をゲートに受けるNチャネルMOSトランジスタ52Aとを含む。
【0088】
書込ビット線WBL1の両端には、それぞれPチャネルMOSトランジスタ111およびNチャネルMOSトランジスタ112が設けられ、書込ビット線WBL2の両端には、それぞれPチャネルMOSトランジスタ113およびNチャネルMOSトランジスタ114が設けられる。PチャネルMOSトランジスタ111およびNチャネルMOSトランジスタ112は、列選択信号CD1がHレベルのときONし、このとき書込ビット線WBL1に一方向のデータ書込電流Ipを流す。また、PチャネルMOSトランジスタ113およびNチャネルMOSトランジスタ114は、列選択信号CD2がHレベルのときONし、このとき書込ビット線WBL2に一方向のデータ書込電流Ipを流す。
【0089】
この実施の形態1の変形例4においては、電流ドライバ50Aが受ける電源電圧Vcc2と共通線PLにおける電源電圧Vcc1との電圧差、または共通線PLにおける電源電圧Vcc1と電流ドライバ50Aが受ける接地電圧GNDとの電圧差に基づいて、電流ドライバ50Aによってディジット線DL1に書込データに応じた方向のデータ書込電流Iwが流される。
【0090】
一方、書込ビット線WBL1,WBL2の各々においては、両端に設けられるPチャネルMOSトランジスタおよびNチャネルMOSトランジスタによって一方向のデータ書込電流Ipが流される。
【0091】
そして、書込データに応じた方向のデータ書込電流Iwがディジット線DL1に流され、書込ビット線WBL1が選択されて書込ビット線WBL1にデータ書込電流Ipが流されたとき、ディジット線DL1および書込ビット線WBL1に接続されるMTJメモリセルMCにデータ書込電流Iwの電流方向に応じた書込データが書込まれる。
【0092】
なお、データの読出動作は、実施の形態1と同様にして行なわれる。
この変形例4によれば、ディジット線ごとに電流ドライバ50Aと同じ構成の電流ドライバが設けられるため、この部分に関しては従来のMRAMに比べて回路面積が増大するが、書込ビット線の電流ドライバの構成が簡略化される。したがって、ディジット線および書込ビット線の電流ドライバ全体としてみれば、電流ドライバの占有面積が縮小される。
【0093】
[実施の形態1の変形例5]
実施の形態1の変形例5では、変形例4と同様に、書込データに対応したデータ書込電流Iwは、ディジット線DLに流されるが、ビット線がデータ書込時およびデータ読出時に共用される点において変形例4と異なる。
【0094】
図11は、実施の形態1の変形例5によるMRAMのデータ書込ドライバの構成を示す回路図である。なお、図11では、第1および第2列目のビット線BL1,BL2および第1行目のディジット線DL1、ならびにそれらに対応する部分のみが代表的に示され、以下では、図に示された範囲内で説明を行なう。
【0095】
図11を参照して、この変形例5によるMRAMのデータ書込ドライバは、ディジット線DL1の一端に電流ドライバ50Aを備え、ディジット線DL1の他端は、電源電圧Vcc1が印加された共通線PLに直接接続される。ビット線BL1,BL2は、データ書込時およびデータ読出時に共用され、MTJメモリセルMCおよび図示されないダミーMTJメモリセルDMCのアクセストランジスタATRのソースは、接地される。
【0096】
ビット線BL1の両端には、それぞれPチャネルMOSトランジスタ111およびNチャネルMOSトランジスタ112が設けられ、ビット線BL2の両端には、それぞれPチャネルMOSトランジスタ113およびNチャネルMOSトランジスタ114が設けられる。また、ビット線BL1,BL2の一端は、列選択ゲート70と接続される。列選択ゲート70は、読出列選択信号RCSLjがHレベルのとき、すなわちデータ読出時、ビット線BL1,BL2をそれぞれデータバス/DB,DBと電気的に接続する。一方、列選択ゲート70は、読出列選択信号RCSLjがLレベルのとき、すなわちデータ書込時を含むデータ読出時以外のとき、ビット線BL1,BL2をそれぞれデータバス/DB,DBから電気的に切離す。
【0097】
この実施の形態1の変形例5においては、上記の変形例4と同様に、データ書込時、電流ドライバ50Aが受ける電源電圧Vcc2と共通線PLにおける電源電圧Vcc1との電圧差、または共通線PLにおける電源電圧Vcc1と電流ドライバ50Aが受ける接地電圧GNDとの電圧差に基づいて、電流ドライバ50Aによってディジット線DL1に書込データに応じた方向のデータ書込電流Iwが流される。
【0098】
また、データ書込対象のMTJメモリセルMCが接続されるビット線BL1に対応する書込列選択信号WCSL1がHレベルとなり、読出列選択信号RCSLjは、Lレベルとなる。したがって、ビット線BL1において、両端に設けられたPチャネルMOSトランジスタ111およびNチャネルMOSトランジスタ112によってデータ書込電流Ipが流される。
【0099】
そして、データ書込電流Iwが流されたディジット線DL1およびデータ書込電流Ipが流されたビット線BL1の交点に位置するMTJメモリセルMCにデータ書込電流Iwの電流方向に応じた書込データが書込まれる。
【0100】
一方、データ読出時は、書込列選択信号WCSL1,WCSL2がいずれもLレベルになり、読出列選択信号RCSLjがHレベルとなる。したがって、ビット線BL1,BL2にデータ書込電流Ipが流されることはなく、列選択ゲート70によってビット線BL1,BL2がそれぞれデータバス/DB,DBと電気的に接続される。すなわち、ビット線BL1,BL2は、読出ビット線として機能する。その後のデータ読出動作については、実施の形態1と同様にして行なわれる。
【0101】
以上のように、この変形例5によっても、上述した変形例4と同様の効果を得ることができる。
【0102】
[実施の形態2]
実施の形態1では、共通線PLには常時電圧が印加されていたが、実施の形態2では、電流ドライバが活性化されている期間のみ、所定の電圧が共通線PLに印加される。
【0103】
図12は、実施の形態2によるMRAMのデータ書込ドライバの構成を示す回路図である。
【0104】
図12を参照して、このMRAMのデータ書込ドライバは、図4に示した実施の形態1におけるデータ書込ドライバの構成において、共通線PLに接続される信号出力回路62をさらに備え、電流ドライバ50,55には、電源電圧Vcc2に代えて電源電圧Vcc1が供給される。
【0105】
信号出力回路62は、電源電圧Vcc1および接地電圧GNDを受け、φ信号を生成して共通線PLに出力する。ここで、φ信号は、電流ドライバの活性期間の前半が接地電圧GNDで示されるLレベルであり、後半が電源電圧Vcc1で示されるHレベルの信号である。
【0106】
このMRAMのデータ書込ドライバのその他の構成は、図4に示した実施の形態1におけるデータ書込ドライバの構成と同じである。
【0107】
このデータ書込ドライバにおいては、電流ドライバ50のPチャネルMOSトランジスタ51およびNチャネルMOSトランジスタN52がそれぞれON,OFFしているときにφ信号がLレベルになると、電流ドライバ50は、それが受ける電源電圧Vcc1と共通線PLにおける接地電圧GNDとの電圧差に基づいて、書込ビット線WBL1に電流ドライバ50から共通線PLへ向かう方向にデータ書込電流Iw(0)を流す。
【0108】
一方、電流ドライバ50のPチャネルMOSトランジスタ51およびNチャネルMOSトランジスタN52がそれぞれOFF,ONしているときにφ信号がHレベルになると、電流ドライバ50は、共通線PLにおける電源電圧Vcc1と電流ドライバ50が受ける接地電圧GNDとの電圧差に基づいて、書込ビット線WBL1に共通線PLから電流ドライバ50へ向かう方向にデータ書込電流Iw(1)を流す。
【0109】
なお、PチャネルMOSトランジスタ51およびNチャネルMOSトランジスタN52がそれぞれON,OFF中にφ信号がHレベルのとき、または、PチャネルMOSトランジスタ51およびNチャネルMOSトランジスタN52がそれぞれOFF,ON中にφ信号がLレベルのときは、書込ビット線WBL1の両端に電圧差は発生しないので、書込ビット線WBL1にデータ書込電流は流れない。
【0110】
電流ドライバ55も、同様にして、書込ビット線WBL2にデータ書込電流を流すことができる。なお、電流ドライバ55についての説明は、上記説明のほぼ繰返しになるので、その説明は省略する。
【0111】
このように、このデータ書込ドライバにおいては、電源電圧Vcc2を必要とせず、接地電圧GNDを除く外部からの供給電圧は、低電圧の電源電圧Vcc1のみで足りる。
【0112】
図13は、図12に示したデータ書込ドライバの動作を説明する動作波形図である。なお、図13においても、実施の形態1におけるデータ書込ドライバの動作を説明した図5と同様に、時刻T1〜T3において、書込ビット線WBL1に接続される選択メモリセルにデータ“1”である書込データDin#1の書込動作が行なわれ、時刻T4〜T6において、書込ビット線WBL1に接続される選択メモリセルにデータ“0”である書込データDin#2の書込動作が行なわれる場合について説明する。
【0113】
図13を参照して、時刻T1において、クロック信号CLKが立下がると、書込制御回路40は、列選択信号CSLおよび書込データDin#1に基づいて、書込制御信号Data1(H),Data1(L)をいずれもHレベルで出力し、これに応じてPチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ52がそれぞれOFF,ONする。
【0114】
また、信号出力回路62は、φ信号をLレベル(接地電圧GND)で出力する。このとき、書込ビット線WBL1の両端は、いずれも接地電圧GNDであり、書込ビット線WBL1にデータ書込電流は流れない。
【0115】
時刻T2において、信号出力回路62がφ信号をHレベルにすると、書込ビット線WBL1において、共通線PLにおける電源電圧Vcc1と電流ドライバ50が受ける接地電圧GNDとの電位差に基づいて、共通線PLから電流ドライバ50へ向かう方向にデータ書込電流Iw(1)が流れる。
【0116】
時刻T3において、クロック信号CLKが立上がると、書込制御信号Data1(H),Data1(L)は、それぞれHレベル,Lレベルとなる。したがって、電流ドライバ50のPチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ52は、いずれもOFFし、データ書込電流Iw(1)は0となる。
【0117】
時刻T4において、クロック信号CLKが再び立下がると、書込制御回路40は、列選択信号CSLおよび書込データDin#2に基づいて、書込制御信号Data1(H),Data1(L)をいずれもLレベルで出力し、これに応じてPチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ52がそれぞれON,OFFする。
【0118】
一方、信号出力回路62は、φ信号をLレベル(接地電圧GND)で出力する。したがって、書込ビット線WBL1において、電流ドライバ50が受ける電源電圧Vcc1と共通線PLにおける接地電圧GNDとの電位差に基づいて、電流ドライバ50から共通線PLへ向かう方向にデータ書込電流Iw(0)が流れる。
【0119】
時刻T5において、信号出力回路62がφ信号をHレベルにすると、書込ビット線WBL1の両端は、いずれも電源電圧Vcc1となり、書込ビット線WBL1のデータ書込電流Iw(0)は0となる。
【0120】
そして、時刻T6において、クロック信号CLKが立上がると、書込制御信号Data1(H),Data1(L)は、それぞれHレベル,Lレベルとなり、電流ドライバ50のPチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ52は、いずれもOFFする。
【0121】
以上のようにして、書込ビット線WBL1にデータ書込電流Iw(0),Iw(1)が流され、電流ドライバ50が活性化している時刻T1〜T3およびT4〜T6において、選択メモリセルに対応するディジット線DLにデータ書込電流Ipが流されると、その選択メモリセルにデータ書込電流Iw(0),Iw(1)に対応するデータが書込まれる。
【0122】
なお、特に図示しないが、この実施の形態2においても、実施の形態1における変形例1および変形例3〜5と同様に変形例を構成することができる。
【0123】
以上のように、この実施の形態2によるMRAMによっても、実施の形態1と同様の効果を得ることができる。また、このMRAMによれば、外部電源を1電源化することができるともに、その外部電源を低電圧化することができる。
【0124】
[実施の形態3]
実施の形態3では、隣接するメモリブロックにおいて共通線PLが共用される。
【0125】
図14は、実施の形態3によるMRAMのデータ書込ドライバの構成を示す回路図である。
【0126】
図14を参照して、この実施の形態3によるMRAMにおいては、行列状に配置される複数のMTJメモリセルMCおよび複数のダミーMTJメモリセルDMCが複数のブロックに分割される。なお、図14においては、隣接するブロック#1,#2が示されており、以下では、図に示された範囲内で説明を行なう。
【0127】
ブロック#1は、電流ドライバ501,551と、それらにそれぞれ対応する書込ビット線WBL11,WBL21とを含む。ブロック#2は、電流ドライバ511,561と、それらにそれぞれ対応する書込ビット線WBL12,WBL22とを含む。電流ドライバ501,551,511,561は、いずれも電源電圧Vcc2および接地電圧GNDを受ける。
【0128】
ブロック#1の書込ビット線WBL11,WBL21およびブロック#2の書込ビット線WBL12,WBL22は、電源電圧Vcc1が印加された共通線PLに接続される。
【0129】
このデータ書込ドライバにおける動作は、実施の形態1におけるデータ書込ドライバと同じである。隣接するブロックで共通線PLが共用されているが、その隣接するブロックで同時にデータの書込を行なうこともできる。
【0130】
なお、特に図示しないが、この実施の形態3においても、実施の形態1における変形例1〜5と同様の変形例を構成することができる。
【0131】
以上のように、この実施の形態3によるMRAMによれば、共通線PLが隣接するブロックで共用されるので、この点からも装置の小型化が図られる。
【0132】
[実施の形態4]
実施の形態4では、実施の形態2におけるデータ書込ドライバの構成をベースに、隣接するメモリブロックにおいて共通線PLが共用される。
【0133】
図15は、実施の形態4によるMRAMのデータ書込ドライバの構成を示す回路図である。
【0134】
図15を参照して、この実施の形態4によるMRAMは、実施の形態3と同様に、行列状に配置される複数のMTJメモリセルMCおよび複数のダミーMTJメモリセルDMCが複数のブロックに分割される。ここで、図15においても、隣接するブロック#1,#2のみが示されており、以下では、図に示された範囲内で説明を行なう。
【0135】
ブロック#1,#2の構成は、実施の形態3で既に説明した各ブロックと同じであるが、ブロック#1,#2に含まれる電流ドライバ501,551,511,561には、いずれも電源電圧Vcc2に代えて電源電圧Vcc1が供給される点が実施の形態3と異なる。そして、ブロック#1の書込ビット線WBL11,WBL21およびブロック#2の書込ビット線WBL12,WBL22は、いずれも共通線PLに接続され、共通線PLには、信号出力回路62が接続される。信号出力回路62については、既に説明したので、その説明は繰返さない。
【0136】
このデータ書込ドライバにおける動作は、実施の形態2におけるデータ書込ドライバと基本的には同じであるが、ブロック#1の電流ドライバが活性化されているときは、隣接するブロック#2の電流ドライバは、活性化されない。一方、ブロック#2の電流ドライバが活性化されているときは、隣接するブロック#1の電流ドライバは、活性化されない。
【0137】
なお、特に図示しないが、この実施の形態4においても、実施の形態1における変形例1および変形例3〜5と同様の変形例を構成することができる。
【0138】
以上のように、この実施の形態4によるMRAMによっても、実施の形態2と同様の効果を得ることができる。また、共通線PLが隣接するブロックで共用されるので、この点からも装置の小型化が図られる。
【0139】
[実施の形態5]
MRAMにおいては、隣接する書込ビット線において発生したデータ書込磁界が当該書込ビット線に影響を与え、問題となることがある。実施の形態5では、実施の形態2におけるデータ書込ドライバの構成において、隣接するビット線において発生したデータ書込磁界の影響をキャンセルする回路が備えられる。
【0140】
図16は、実施の形態5によるMRAMのデータ書込ドライバの構成を示す回路図である。なお、図16でも、第1および第2列目の書込ビット線WBL1,WBL2に対応する部分のみが示されており、以下では、図に示された範囲内でその説明を行なう。
【0141】
図16を参照して、このMRAMのデータ書込ドライバは、図12に示した実施の形態2におけるデータ書込ドライバの構成において、電流ドライバ50,55に代えてそれぞれ電流ドライバ150,155を備え、信号出力回路62に代えて信号出力回路62Aを備える。また、共通線PLに代えて2本の共通線PL1,PL2が設けられ、書込ビット線WBL1,WBL2は、それぞれ共通線PL1,PL2に接続されている。
【0142】
電流ドライバ150は、電流ドライバ50の構成において、PチャネルMOSトランジスタ151と、NチャネルMOSトランジスタ152とをさらに含む。PチャネルMOSトランジスタ151は、電源電圧Vcc1と書込ビット線WBL1との間に接続され、書込制御回路40(図示せず)から出力される書込制御信号Data1c(H)をゲートに受ける。NチャネルMOSトランジスタ152は、書込ビット線WBL1と接地電圧GNDとの間に接続され、書込制御回路40から出力される書込制御信号Data1c(L)をゲートに受ける。
【0143】
電流ドライバ155は、電流ドライバ55の構成において、PチャネルMOSトランジスタ156と、NチャネルMOSトランジスタ157とをさらに含む。PチャネルMOSトランジスタ156は、電源電圧Vcc1と書込ビット線WBL2との間に接続され、書込制御回路40から出力される書込制御信号Data2c(H)をゲートに受ける。NチャネルMOSトランジスタ157は、書込ビット線WBL2と接地電圧GNDとの間に接続され、書込制御回路40から出力される書込制御信号Data2c(L)をゲートに受ける。
【0144】
PチャネルMOSトランジスタ151,156およびNチャネルMOSトランジスタ152,157は、隣接する書込ビット線から受けるデータ書込磁界の影響を打消すキャンセル電流を対応する書込ビット線に流すためのドライバトランジスタである(以下、「キャンセルドライバ」とも称する。)。このキャンセルドライバは、隣接する書込ビット線から受けるデータ書込磁界の影響を打消すのに必要十分なサイズに設定される。
【0145】
ここで、この実施の形態5におけるキャンセルドライバがゲートに受ける書込制御信号Datajc(H),Datajc(L)(jは自然数)は、下式によって生成される。
【0146】
Datajc(H)
=/(Dataj+1(L) OR Dataj−1(L)) …(1)
Datajc(L)
=/Dataj+1(H) OR /Dataj−1(H) …(2)
(1)式は、隣接する書込ビット線のいずれかの電流ドライバにおいてNチャネルMOSトランジスタがONしたとき、当該書込ビット線の電流ドライバにおけるPチャネルのキャンセルドライバをONさせることを示す。(2)式は、隣接する書込ビット線のいずれかの電流ドライバにおいてPチャネルMOSトランジスタがONしたとき、当該書込ビット線の電流ドライバにおけるNチャネルのキャンセルドライバをONさせることを示す。これにより、隣接する書込ビット線にデータ書込電流が流されたときに、そのデータ書込電流と反対方向のキャンセル電流を当該書込ビット線に流すことができる。
【0147】
信号出力回路62Aは、電源電圧Vcc1および接地電圧GNDを受け、φ1信号およびφ2信号を生成してそれぞれ共通線PL1,PL2へ出力する。ここで、φ1信号は、上述したφ信号に相当し、φ2信号は、電流ドライバが活性化されている期間において、φ1信号と逆相の信号である。
【0148】
図17は、図16に示したデータ書込ドライバの動作を説明する動作波形図である。なお、図17においても、これまでに説明した動作波形と同様に、時刻T1〜T3において、書込ビット線WBL1に接続される選択メモリセルにデータ“1”である書込データDin#1の書込動作が行なわれ、時刻T4〜T6において、書込ビット線WBL1に接続される選択メモリセルにデータ“0”である書込データDin#2の書込動作が行なわれるものとする。
【0149】
図17を参照して、時刻T1において、クロック信号CLKが立下がると、列選択信号CSLおよび書込データDin#1に応じて書込制御信号Data1(H),Data1(L)がいずれもHレベルとなり、これに応じてPチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ52がそれぞれOFF,ONする。また、上述した(1),(2)式に基づいて、書込制御信号Data2c(H),Data2c(L)は、いずれもLレベルとなり、これに応じてPチャネルMOSトランジスタ156およびNチャネルMOSトランジスタ157がそれぞれON,OFFする。
【0150】
また、時刻T1において、信号出力回路62Aは、φ1,φ2信号をそれぞれLレベル,Hレベルで出力する。このとき、書込ビット線WBL1の両端は、いずれも接地電圧GNDであり、書込ビット線WBL1にデータ書込電流は流れない。一方、書込ビット線WBL2の両端は、いずれも電源電圧Vcc1であり、書込ビット線WBL2にもキャンセル電流は流れない。
【0151】
時刻T2において、信号出力回路62Aがφ1,φ2信号をそれぞれHレベル,Lレベルに反転すると、書込ビット線WBL1において、共通線PL1における電源電圧Vcc1と電流ドライバ150が受ける接地電圧GNDとの電位差に基づいて、共通線PL1から電流ドライバ150へ向かう方向にデータ書込電流Iw(1)が流れる。一方、書込ビット線WBL2においては、電流ドライバ155が受ける電源電圧Vcc1と共通線PL2における接地電圧GNDとの電位差に基づいて、電流ドライバ155から共通線PL2へ向かう方向にキャンセル電流Iw(0)が流れる。
【0152】
次に、時刻T4において、クロック信号CLKが立下がると、列選択信号CSLおよび書込データDin#2に応じて書込制御信号Data1(H),Data1(L)がいずれもLレベルとなり、これに応じてPチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ52がそれぞれON,OFFする。また、上述した(1),(2)式に基づいて、書込制御信号Data2c(H),Data2c(L)は、いずれもHレベルとなり、これに応じてPチャネルMOSトランジスタ156およびNチャネルMOSトランジスタ157がそれぞれOFF,ONする。
【0153】
また、信号出力回路62Aは、φ1,φ2信号をそれぞれLレベル,Hレベルで出力する。このとき、書込ビット線WBL1において、電流ドライバ150が受ける電源電圧Vcc1と共通線PL1における接地電圧GNDとの電位差に基づいて、電流ドライバ150から共通線PL1へ向かう方向にデータ書込電流Iw(0)が流れる。一方、書込ビット線WBL2においては、共通線PL2における電源電圧Vcc1と電流ドライバ155が受ける接地電圧GNDとの電圧差に基づいて、共通線PL2から電流ドライバ155に向かう方向にキャンセル電流Iw(1)が流れる。
【0154】
時刻T5において、信号出力回路62Aがφ1,φ2信号をそれぞれHレベル,Lレベルに反転すると、書込ビット線WBL1の両端は、いずれも電源電圧Vcc1となり、書込ビット線WBL1におけるデータ書込電流Iw(0)は0となる。また、書込ビット線WBL2の両端は、いずれも接地電圧GNDとなり、書込ビット線WBL2におけるキャンセル電流Iw(1)も0となる。
【0155】
以上のように、この実施の形態5によるMRAMによっても、実施の形態2と同様の効果を得ることができる。そして、このMRAMによれば、さらに、隣接する書込ビット線から受けるデータ書込磁界の影響が打消されるので、データ書込動作時の動作マージンが向上する。
【0156】
[実施の形態5の変形例]
実施の形態5では、図16に示したように、電流ドライバ150,155は、それぞれ対応する書込ビット線WBL1,WBL2に対して同一側に配置されるが、実施の形態5の変形例では、書込ビット線ごとに電流ドライバが左右交互に配置される。
【0157】
図18は、実施の形態5の変形例によるMRAMのデータ書込ドライバの構成を示す回路図である。なお、図18では、第1列目〜第3列目の書込ビット線WBL1〜WBL3に対応する部分のみが示されており、以下では、図に示された範囲内でその説明を行なう。
【0158】
図18を参照して、電流ドライバ160は、書込ビット線WBL3に対応して設けられている。共通線PL1,PL2は、書込ビット線WBL1,WBL2,WBL3…の両側にそれぞれ配置される。書込ビット線WBL1,WBL3は、共通線PL1に一端が接続され、他端にそれぞれ電流ドライバ150,160が接続される。一方、書込ビット線WBL2は、共通線PL2に一端が接続され、他端に電流ドライバ155が接続される。
【0159】
ここで、この実施の形態5の変形例におけるキャンセルドライバがゲートに受ける書込制御信号Datajc(H),Datajc(L)は、下式によって生成される。
【0160】
Datajc(H)
=/(/Dataj+1(H) OR /Dataj−1(H)) …(3)
Datajc(L)
=Dataj+1(L) OR Dataj−1(L) …(4)
(3)式は、隣接する書込ビット線のいずれかの電流ドライバにおいてPチャネルMOSトランジスタがONしたとき、当該書込ビット線の電流ドライバにおけるPチャネルのキャンセルドライバをONさせることを示す。(4)式は、隣接する書込ビット線のいずれかの電流ドライバにおいてNチャネルMOSトランジスタがONしたとき、当該書込ビット線の電流ドライバにおけるNチャネルのキャンセルドライバをONさせることを示す。
【0161】
信号出力回路62Bは、電源電圧Vcc1および接地電圧GNDを受け、φ1信号およびφ2信号を生成してそれぞれ共通線PL1,PL2へ出力する。ここで、φ1,φ2信号は、上述したφ信号に相当する。すなわち、実施の形態5における信号出力回路62Aは、φ2信号をφ1信号と逆相で出力したのに対し、信号出力回路62Bは、φ2信号をφ1信号と同相で出力する。
【0162】
図19は、図18に示したデータ書込ドライバの動作を説明する動作波形図である。なお、図19においても、これまでに説明した動作波形と同様に、時刻T1〜T3において、書込ビット線WBL1に接続される選択メモリセルにデータ“1”である書込データDin#1の書込動作が行なわれ、時刻T4〜T6において、書込ビット線WBL1に接続される選択メモリセルにデータ“0”である書込データDin#2の書込動作が行なわれるものとする。
【0163】
図19を参照して、時刻T1において、クロック信号CLKが立下がると、これまでの動作波形図と同様に、PチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ52がそれぞれOFF,ONする。また、上述した(3),(4)式に基づいて、書込制御信号Data2c(H),Data2c(L)は、いずれもHレベルとなり、これに応じてPチャネルMOSトランジスタ156およびNチャネルMOSトランジスタ157がそれぞれOFF,ONする。
【0164】
また、信号出力回路62Bは、φ1,φ2信号をいずれもLレベルで出力する。このとき、書込ビット線WBL1の両端は、いずれも接地電圧GNDであり、書込ビット線WBL1にデータ書込電流は流れない。一方、書込ビット線WBL2の両端も、いずれも接地電圧GNDであり、書込ビット線WBL2にもキャンセル電流は流れない。
【0165】
時刻T2において、信号出力回路62Bがφ1,φ2信号をHレベルに反転すると、書込ビット線WBL1において、共通線PL1における電源電圧Vcc1と電流ドライバ150が受ける接地電圧GNDとの電位差に基づいて、共通線PL1から電流ドライバ150へ向かう方向にデータ書込電流Iw(1)が流れる。また、書込ビット線WBL2においては、共通線PL2における電源電圧Vcc1と電流ドライバ155が受ける接地電圧GNDとの電位差に基づいて、共通線PL2から電流ドライバ155へ向かう方向にキャンセル電流Iw(1)が流れる。
【0166】
次に、時刻T4において、クロック信号CLKが立下がると、これまでの動作波形図と同様に、PチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ52がそれぞれON,OFFする。また、上述した(3),(4)式に基づいて、書込制御信号Data2c(H),Data2c(L)は、いずれもLレベルとなり、これに応じてPチャネルMOSトランジスタ156およびNチャネルMOSトランジスタ157がそれぞれON,OFFする。
【0167】
また、信号出力回路62Bは、φ1,φ2信号をいずれもLレベルで出力する。したがって、書込ビット線WBL1において、電流ドライバ150が受ける電源電圧Vcc1と共通線PL1における接地電圧GNDとの電位差に基づいて、電流ドライバ150から共通線PL1へ向かう方向にデータ書込電流Iw(0)が流れる。一方、書込ビット線WBL2においては、電流ドライバ155が受ける電源電圧Vcc1と共通線PL2における接地電圧GNDとの電位差に基づいて、電流ドライバ155から共通線PL2へ向かう方向にキャンセル電流Iw(0)が流れる。
【0168】
時刻T5において、信号出力回路62Bがφ1,φ2信号をHレベルに反転すると、書込ビット線WBL1の両端は、いずれも電源電圧Vcc1となり、書込ビット線WBL1におけるデータ書込電流Iw(0)は0となる。また、書込ビット線WBL2の両端も、いずれも電源電圧Vcc1となり、書込ビット線WBL2におけるキャンセル電流Iw(0)も0となる。
【0169】
以上のように、この実施の形態5の変形例によるMRAMによれば、電流ドライバのレイアウト効率が向上するほか、信号出力回路62Bが出力するφ1,φ2信号が同相であるので、信号の制御も容易となる。
【0170】
なお、特に図示しないが、実施の形態5において、実施の形態1における変形例3〜5と同様の変形例を構成することができる。
【0171】
[実施の形態6]
実施の形態6では、実施の形態1におけるデータ書込ドライバの構成において、隣接するビット線において発生したデータ書込磁界の影響をキャンセルする回路が備えられる。
【0172】
図20は、実施の形態6によるMRAMのデータ書込ドライバの構成を示す回路図である。なお、図20でも、第1および第2列目の書込ビット線WBL1,WBL2に対応する部分のみが示されており、以下では、図に示された範囲内でその説明を行なう。
【0173】
図20を参照して、このデータ書込ドライバは、実施の形態1におけるデータ書込ドライバの構成において、電流ドライバ50,55に代えてそれぞれ電流ドライバ150,155を備える。そして、この実施の形態6では、電流ドライバ150,155は、いずれも電源電圧Vcc2および接地電圧GNDを受ける。なお、電流ドライバ150,155の構成については、既に説明したので、その説明は繰返さない。
【0174】
実施の形態6においては、キャンセルドライバがゲートに受ける書込制御信号Datajc(H),Datajc(L)は、上述した式(1),(2)によって生成される。
【0175】
図21は、図20に示したデータ書込ドライバの動作を説明する動作波形図である。なお、図21においても、これまでに説明した動作波形と同様に、時刻T1〜T2において、書込ビット線WBL1に接続される選択メモリセルにデータ“1”である書込データDin#1の書込動作が行なわれ、時刻T3〜T4において、書込ビット線WBL1に接続される選択メモリセルにデータ“0”である書込データDin#2の書込動作が行なわれるものとする。
【0176】
図21を参照して、時刻T1において、クロック信号CLKが立下がると、列選択信号CSLおよび書込データDin#1に応じて書込制御信号Data1(H),Data1(L)がいずれもHレベルとなり、これに応じてPチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ52がそれぞれOFF,ONする。そうすると、書込ビット線WBL1において、共通線PLにおける電源電圧Vcc1と電流ドライバ150が受ける接地電圧GNDとの電位差に基づいて、共通線PLから電流ドライバ150へ向かう方向にデータ書込電流Iw(1)が流れる。
【0177】
一方、上述した(1),(2)式に基づいて、書込制御信号Data2c(H),Data2c(L)は、いずれもLレベルとなり、これに応じてPチャネルMOSトランジスタ156およびNチャネルMOSトランジスタ157がそれぞれON,OFFする。そうすると、書込ビット線WBL2において、電流ドライバ155が受ける電源電圧Vcc2と共通線PLにおける電源電圧Vcc1との電圧差に基づいて、電流ドライバ155から共通線PLへ向かう方向にキャンセル電流Iw(0)が流れる。
【0178】
時刻T3においては、クロック信号CLKが立下がると、列選択信号CSLおよび書込データDin#2に応じて書込制御信号Data1(H),Data1(L)がいずれもLレベルとなり、これに応じてPチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ52がそれぞれON,OFFする。そうすると、書込ビット線WBL1において、電流ドライバ150が受ける電源電圧Vcc2と共通線PLにおける電源電圧Vcc1との電位差に基づいて、電流ドライバ150から共通線PLへ向かう方向にデータ書込電流Iw(0)が流れる。
【0179】
一方、上述した(1),(2)式に基づいて、書込制御信号Data2c(H),Data2c(L)は、いずれもHレベルとなり、これに応じてPチャネルMOSトランジスタ156およびNチャネルMOSトランジスタ157がそれぞれOFF,ONする。そうすると、書込ビット線WBL2において、共通線PLにおける電源電圧Vcc1と電流ドライバ155が受ける接地電圧GNDとの電圧差に基づいて、共通線PLから電流ドライバ155へ向かう方向にキャンセル電流Iw(1)が流れる。
【0180】
以上のように、この実施の形態6によるMRAMによっても、実施の形態1と同様の効果を得ることができる。そして、隣接する書込ビット線から受けるデータ書込磁界の影響が打消されることによって、データ書込動作時の動作マージンが向上する。
【0181】
[実施の形態6の変形例]
実施の形態6の変形例では、実施の形態6に対して書込ビット線ごとに電流ドライバが左右交互に配置される。
【0182】
図22は、実施の形態6の変形例によるMRAMのデータ書込ドライバの構成を示す回路図である。なお、図22では、第1列目〜第3列目の書込ビット線WBL1〜WBL3に対応する部分のみが示されており、以下では、図に示された範囲内でその説明を行なう。
【0183】
図22を参照して、書込ビット線WBL1〜WBL3、それらにそれぞれ対応する電流ドライバ150,155,160、および共通線PL1,PL2の構成および配置は、実施の形態5の変形例について図18に示した構成と同じである。ここで、各電流ドライバ150,155,160は、電源電圧Vcc2および接地電圧GNDを受ける。そして、共通線PL1,PL2には、電源電圧Vcc1が印加される。なお、電流ドライバ150,155,160の構成については、既に説明したので、その説明は繰返さない。
【0184】
実施の形態6の変形例においては、キャンセルドライバがゲートに受ける書込制御信号Datajc(H),Datajc(L)は、上述した式(3),(4)によって生成される。
【0185】
図23は、図22に示したデータ書込ドライバの動作を説明する動作波形図である。なお、図23においても、これまでに説明した動作波形と同様に、時刻T1〜T2において、書込ビット線WBL1に接続される選択メモリセルにデータ“1”である書込データDin#1の書込動作が行なわれ、時刻T3〜T4において、書込ビット線WBL1に接続される選択メモリセルにデータ“0”である書込データDin#2の書込動作が行なわれるものとする。
【0186】
図23を参照して、時刻T1において、クロック信号CLKが立下がると、列選択信号CSLおよび書込データDin#1に応じて書込制御信号Data1(H),Data1(L)がいずれもHレベルとなり、これに応じてPチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ52がそれぞれOFF,ONする。そうすると、書込ビット線WBL1において、共通線PL1における電源電圧Vcc1と電流ドライバ150が受ける接地電圧GNDとの電位差に基づいて、共通線PL1から電流ドライバ150へ向かう方向にデータ書込電流Iw(1)が流れる。
【0187】
一方、上述した(3),(4)式に基づいて、書込制御信号Data2c(H),Data2c(L)は、いずれもHレベルとなり、これに応じてPチャネルMOSトランジスタ156およびNチャネルMOSトランジスタ157がそれぞれOFF,ONする。そうすると、書込ビット線WBL2において、共通線PL2における電源電圧Vcc1と電流ドライバ155が受ける接地電圧GNDとの電圧差に基づいて、共通線PL2から電流ドライバ155へ向かう方向にキャンセル電流Iw(1)が流れる。
【0188】
時刻T3においては、クロック信号CLKが立下がると、列選択信号CSLおよび書込データDin#1に応じて書込制御信号Data1(H),Data1(L)がいずれもLレベルとなり、これに応じてPチャネルMOSトランジスタ51およびNチャネルMOSトランジスタ52がそれぞれON,OFFする。そうすると、書込ビット線WBL1において、電流ドライバ150が受ける電源電圧Vcc2と共通線PL1における電源電圧Vcc1との電位差に基づいて、電流ドライバ150から共通線PL1へ向かう方向にデータ書込電流Iw(0)が流れる。
【0189】
一方、上述した(3),(4)式に基づいて、書込制御信号Data2c(H),Data2c(L)は、いずれもLレベルとなり、これに応じてPチャネルMOSトランジスタ156およびNチャネルMOSトランジスタ157がそれぞれON,OFFする。そうすると、書込ビット線WBL2において、電流ドライバ155が受ける電源電圧Vcc2と共通線PL2における電源電圧Vcc1との電圧差に基づいて、電流ドライバ155から共通線PL2へ向かう方向にキャンセル電流Iw(0)が流れる。
【0190】
以上のように、この実施の形態6の変形例によるMRAMによれば、実施の形態6と同様の効果が得られ、さらに、電流ドライバのレイアウト効率が向上する。
【0191】
なお、特に図示しないが、実施の形態6において、実施の形態1における変形例2〜5と同様の変形例を構成することができる。
【0192】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0193】
【発明の効果】
この発明によれば、電流ドライバをデータ書込線の片側のみに配置し、データ書込線の他端には所定の電圧が印加される共通線を接続するようにしたので、電流ドライバの占有面積が縮小される。したがって、半導体記憶装置を小型化することができる。
【0194】
また、この発明によれば、データ書込電流の電流経路に介在するドライバトランジスタの数を1つのみとしたので、電流経路の抵抗が小さく、電源電圧を低電圧化することができる。したがって、半導体記憶装置の消費電力を低減することができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるMRAMの全体構成を示す回路図である。
【図2】 MTJメモリセルの構成およびMTJメモリセルへのデータ書込動作を説明する概念図である。
【図3】 MTJメモリセルからのデータ読出動作を説明する概念図である。
【図4】 図1に示すMRAMのデータ書込ドライバに関する部分を抽出した回路図である。
【図5】 実施の形態1によるMRAMのデータ書込動作を説明する動作波形図である。
【図6】 実施の形態1の変形例1によるMRAMのデータ書込ドライバの構成を示す回路図である。
【図7】 実施の形態1の変形例2によるMRAMのデータ書込ドライバの構成を示す回路図である。
【図8】 図7に示す内部降圧回路の構成を示す回路図である。
【図9】 実施の形態1の変形例3によるMRAMのデータ書込ドライバの構成を示す回路図である。
【図10】 実施の形態1の変形例4によるMRAMのデータ書込ドライバの構成を示す回路図である。
【図11】 実施の形態1の変形例5によるMRAMのデータ書込ドライバの構成を示す回路図である。
【図12】 実施の形態2によるMRAMのデータ書込ドライバの構成を示す回路図である。
【図13】 図12に示すデータ書込ドライバの動作を説明する動作波形図である。
【図14】 実施の形態3によるMRAMのデータ書込ドライバの構成を示す回路図である。
【図15】 実施の形態4によるMRAMのデータ書込ドライバの構成を示す回路図である。
【図16】 実施の形態5によるMRAMのデータ書込ドライバの構成を示す回路図である。
【図17】 図16に示すデータ書込ドライバの動作を説明する動作波形図である。
【図18】 実施の形態5の変形例によるMRAMのデータ書込ドライバの構成を示す回路図である。
【図19】 図18に示すデータ書込ドライバの動作を説明する動作波形図である。
【図20】 実施の形態6によるMRAMのデータ書込ドライバの構成を示す回路図である。
【図21】 図20に示すデータ書込ドライバの動作を説明する動作波形図である。
【図22】 実施の形態6の変形例によるMRAMのデータ書込ドライバの構成を示す回路図である。
【図23】 図22に示すデータ書込ドライバの動作を説明する動作波形図である。
【符号の説明】
1 MRAM、10 メモリアレイ、20 行デコーダ、25 ディジット線ドライバ、30 列デコーダ、40 書込制御回路、50,50A,55,150,155,160,501,511,551,561 電流ドライバ、60 内部降圧回路、62,62A,62B 信号出力回路、70,70A 列選択ゲート、80 センスアンプ、90 プリチャージ/イコライズ回路、602,604 コンパレータ、ATR アクセストランジスタ、BL1,BL2 ビット線、DB,/DB データバス、DDL1,DDL2 ダミーディジット線、DL1,DL2 ディジット線、DMC ダミーMTJメモリセル、DRWL1,DRWL2 ダミー読出ワード線、FL 固定磁化層、MC MTJメモリセル、PL,PL1,PL2 共通線、RBL1,RBL2 読出ビット線、RWL1,RWL2 読出ワード線、TB トンネルバリア、TMR トンネル磁気抵抗素子、VL 自由磁化層、WBL1,WBL2,WBL3 書込ビット線。
Claims (18)
- 行列状に配置される複数のメモリセルと、
前記複数のメモリセルの行または列に対応して設けられる複数のデータ書込線と、
第1の電源電位の電圧および前記第1の電源電位よりも低い第2の電源電位の電圧を受け、各々が対応するデータ書込線の一端に接続される複数の電流ドライバと、
前記第1の電源電位よりも低く前記第2の電源電位よりも高い第3の電源電位の電圧を受け、前記複数のデータ書込線の各々の他端に接続される共通線とを備え、
前記複数の電流ドライバの各々は、
書込データが第1の論理レベルのとき、前記第1の電源電位と前記共通線に印加された前記第3の電源電位との電位差に基づいて、当該電流ドライバから前記共通線へ向かう方向に前記対応するデータ書込線にデータ書込電流を流す第1のトランジスタと、
前記書込データが前記第1の論理レベルに相補な第2の論理レベルのとき、前記共通線に印加された前記第3の電源電位と前記第2の電源電位との電位差に基づいて、前記共通線から当該電流ドライバへ向かう方向に前記対応するデータ書込線に前記データ書込電流を流す第2のトランジスタとを含む、半導体記憶装置。 - 前記第1から第3の電源電位の電圧は、外部から供給される、請求項1に記載の半導体記憶装置。
- 前記第1から第3の電源電位の電圧は、それぞれI/O用電源電圧、接地電圧、および論理回路用電源電圧である、請求項2に記載の半導体記憶装置。
- 前記第1および第2の電源電位の電圧を外部から受け、前記第1の電源電位の電圧を降圧して前記第3の電源電位の電圧を発生する内部降圧回路をさらに備える、請求項1に記載の半導体記憶装置。
- 前記複数の電流ドライバの各々は、前記対応するデータ書込線において、隣接するデータ書込線に接続される電流ドライバと反対側の端部に接続される、請求項1から請求項4のいずれか1項に記載の半導体記憶装置。
- 前記複数の電流ドライバの各々は、隣接するデータ書込線に前記データ書込電流が流されるとき、前記データ書込電流と反対方向の所定の電流を前記対応するデータ書込線に流す、請求項1から請求項5のいずれか1項に記載の半導体記憶装置。
- 前記複数の電流ドライバの各々は、
前記第1の電源電位と前記共通線に印加された前記第3の電源電位との電位差に基づいて、当該電流ドライバから前記共通線へ向かう方向に前記対応するデータ書込線に前記所定の電流を流す第3のトランジスタと、
前記共通線に印加された前記第3の電源電位と前記第2の電源電位との電位差に基づいて、前記共通線から当該電流ドライバへ向かう方向に前記対応するデータ書込線に前記所定の電流を流す第4のトランジスタとをさらに含む、請求項6に記載の半導体記憶装置。 - 行列状に配置される複数のメモリセルと、
前記複数のメモリセルの行または列に対応して設けられる複数のデータ書込線と、
第1の電源電位の電圧および前記第1の電源電位よりも低い第2の電源電位の電圧を受け、各々が対応するデータ書込線の一端に接続される複数の電流ドライバと、
前記複数のデータ書込線の各々の他端に接続される共通線と、
前記第1および第2の電源電位の電圧を受け、前記第1および第2の電源電位によってそれぞれ示される第1の論理レベルおよび前記第1の論理レベルに相補な第2の論理レベルからなる信号を前記共通線へ出力する信号出力回路とを備え、
前記複数の電流ドライバの各々は、
書込データが第1の値である場合に前記信号が前記第2の論理レベルの時、当該電流ドライバが受ける前記第1の電源電位と前記共通線における前記第2の電源電位との電位差に基づいて、当該電流ドライバから前記共通線へ向かう方向に前記対応するデータ書込線にデータ書込電流を流す第1のトランジスタと、
前記書込データが前記第1の値に相補な第2の値である場合に前記信号が前記第1の論理レベルの時、前記共通線における前記第1の電源電位と当該電流ドライバが受ける前記第2の電源電位との電位差に基づいて、前記共通線から当該電流ドライバへ向かう方向に前記対応するデータ書込線に前記データ書込電流を流す第2のトランジスタとを含む、半導体記憶装置。 - 前記信号出力回路は、前記第1および第2のトランジスタのいずれかがオンしているとき、第1の期間において前記信号を前記第1の論理レベルとし、前記第1の期間以外の第2の期間において前記信号を前記第2の論理レベルとする、請求項8に記載の半導体記憶装置。
- 前記共通線は、第1および第2の信号線を含み、
前記複数のデータ書込線は、前記第1および第2の信号線と交互に接続され、前記信号出力回路は、前記第1および第2のトランジスタのいずれかがオンしているとき、前記信号および前記信号に相補なもう1つの信号をそれぞれ前記第1および第2の信号線へ出力し、
前記複数の電流ドライバの各々は、隣接するデータ書込線に前記データ書込電流が流されるとき、前記データ書込電流と反対方向の所定の電流を前記対応するデータ書込線に流す、請求項8または請求項9に記載の半導体記憶装置。 - 前記複数の電流ドライバの各々は、前記対応するデータ書込線において、隣接するデータ書込線に接続される電流ドライバと反対側の端部に接続され、
前記共通線は、前記複数のデータ書込線の両側にそれぞれ設けられる第1および第2の信号線を含み、
前記複数のデータ書込線は、前記第1および第2の信号線と交互に接続され、前記信号出力回路は、前記第1および第2のトランジスタのいずれかがオンしているとき、前記信号および前記信号と同相のもう1つの信号をそれぞれ前記第1および第2の信号線へ出力し、
前記複数の電流ドライバの各々は、隣接するデータ書込線に前記データ書込電流が流されるとき、前記データ書込電流と反対方向の所定の電流を前記対応するデータ書込線に流す、請求項8または請求項9に記載の半導体記憶装置。 - 前記複数の電流ドライバの各々は、
当該電流ドライバが受ける前記第1の電源電位と前記対応するデータ書込線が接続される前記第1または第2の信号線における前記第2の電源電位との電位差に基づいて、当該電流ドライバから前記対応するデータ書込線が接続される前記第1または第2の信号線へ向かう方向に前記対応するデータ書込線に前記所定の電流を流す第3のトランジスタと、
前記対応するデータ書込線が接続される前記第1または第2の信号線における前記第1の電源電位と当該電流ドライバが受ける前記第2の電源電位との電位差に基づいて、前記対応するデータ書込線が接続される前記第1または第2の信号線から当該電流ドライバへ向かう方向に前記対応するデータ書込線に前記所定の電流を流す第4のトランジスタとをさらに含む、請求項10または請求項11に記載の半導体記憶装置。 - 前記複数のメモリセルは、複数のブロックに分割され、
前記共通線は、隣接するブロックによって共用される、請求項1から請求項4、請求項8および請求項9のいずれか1項に記載の半導体記憶装置。 - 前記複数のメモリセルの各々は、記憶データに応じた方向に磁化される磁性体層を有し、データ書込時、当該メモリセルが接続されるデータ書込線に流される電流の方向に応じて決定される前記磁性体層の磁化方向によって書込データを記憶する、請求項1から請求項13のいずれか1項に記載の半導体記憶装置。
- 前記複数のメモリセルの列に対応して設けられ、読出データが読出される複数の読出ビット線をさらに備え、
前記複数のデータ書込線は、前記複数のメモリセルの列に対応して設けられ、かつ、前記磁性体層を磁化する磁界を発生させる前記データ書込電流が流される複数の書込ビット線である、請求項14に記載の半導体記憶装置。 - 前記複数のデータ書込線に対応して設けられ、各々が対応するデータ書込線と前記共通線との間に設けられる複数の列選択ゲートをさらに備え、
前記複数のデータ書込線は、前記複数のメモリセルの列に対応して設けられ、かつ、前記磁性体層を磁化する磁界を発生させる前記データ書込電流が流される複数のビット線であり、
前記複数の列選択ゲートの各々は、データ読出時、前記対応するビット線を前記共通線から電気的に切離す、請求項14に記載の半導体記憶装置。 - 前記複数のメモリセルの列に対応して設けられ、データ書込時、所定の方向に所定の電流が流される複数の書込ビット線と、
前記複数のメモリセルの列に対応して設けられ、データ読出時、読出データが読出される複数の読出ビット線とをさらに備え、
前記複数のデータ書込線は、前記複数のメモリセルの行に対応して設けられ、かつ、前記磁性体層を磁化する磁界を発生させる前記データ書込電流が流される複数の書込ディジット線である、請求項14に記載の半導体記憶装置。 - 前記複数のメモリセルの列に対応して設けられ、データ書込時、所定の方向に所定の電流が流され、データ読出時、読出データが読出される複数のビット線と、
前記複数のビット線に対応して設けられ、各々が対応するビット線と前記データが読出されるデータバスとの間に設けられる複数の列選択ゲートとをさらに備え、
前記複数のデータ書込線は、前記複数のメモリセルの行に対応して設けられ、かつ、前記磁性体層を磁化する磁界を発生させる前記データ書込電流が流される複数の書込ディジット線であり、
前記複数の列選択ゲートの各々は、データ書込時、前記対応するビット線を前記データバスから電気的に切離し、データ読出時、前記対応するビット線を前記データバスと電気的に接続する、請求項14に記載の半導体記憶装置。
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