JP4435207B2

JP4435207B2 - 磁気ランダムアクセスメモリ

Info

Publication number: JP4435207B2
Application number: JP2007156576A
Authority: JP
Inventors: 善寛上田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-06-13
Filing date: 2007-06-13
Publication date: 2010-03-17
Anticipated expiration: 2027-06-13
Also published as: US20080310215A1; JP2008310876A

Description

本発明は、スピン注入磁化反転型の磁気ランダムアクセスメモリに関する。

磁気抵抗ランダムアクセスメモリ(ＭＲＡＭ：Magnetoresistive Random Access memory)は、メモリセルとして磁気抵抗効果素子を利用する。磁気抵抗効果素子は、磁化方向が可変の自由層（記録層）と磁化方向が固定された固定層とを含み、それらの間に非磁性層が挟まれている。磁気抵抗効果素子は、自由層の磁化の向きが固定層の磁化の向きと平行なときに低抵抗状態となり、反平行のときに高抵抗状態となる。この抵抗状態の違いが情報の記録に用いられる。

情報の読み出しは、磁気抵抗効果素子に読み出し電流を流して、抵抗状態に起因する電流値あるいは電圧値を参照値と比較することで、その抵抗状態を判定する。

情報の書き込みは、磁場書き込み方式とスピン注入磁化反転方式（例えば、特許文献１及び非特許文献１参照）とがある。磁場書き込み方式では、直交する２本の書き込み線を流れる電流により発生させた磁場を自由層に印加し、自由層の磁化を反転させる。このようなメモリセルが複数配置されることによりメモリセルアレイが構成される。一方、スピン注入磁化反転方式は、固定層の磁気モーメントによりスピン偏極させた電流を自由層に流し、自由層の磁化の向きを変化させる。

スピン注入磁化反転方式は、磁場書き込み方式と比べて、ナノスケールの磁性体に対して、より直接的な作用を及ぼすことが可能である。このため、隣接するメモリセルへの誤書き込みが生じないとともに、高速な磁化反転が期待できる。また、スピン注入磁化反転方式は、セルサイズが小さくなるに従って書き込みに必要な電流量が減少するという利点もある。

しかしながら、スピン注入磁化反転方式では、選択トランジスタが磁気抵抗効果素子に直列に接続されるため、メモリセルに流せる電流量が制限されてしまう。従って、書き込みを行なうのに十分な電流を流すには、選択トランジスタのゲート幅Ｗのサイズを大きくする必要があり、メモリセルが大きくなってしまい、高集積化が妨げられてしまう問題がある。
米国特許第5,695,864号明細書 M. Hosomi et al., "A Novel Nonvolatile Memory with Spin Torque Transfer magnetization Switching: Spin-RAM," IEDM Tech. Dig., 2005, pp. 459-462

本発明は、書き込み電流の供給時間を調整することで反転電流値を制御することが可能な磁気ランダムアクセスメモリを提供する。

本発明の一視点による磁気ランダムアクセスメモリは、第１の情報を書き込む第１のメモリセルと第２の情報を書き込む第２のメモリセルとを有するメモリセルアレイを備えるメモリユニットと、前記メモリユニットに接続され、書き込みデータ信号が決定する前に前記第１及び第２のメモリセル内の磁気抵抗効果素子に前記第１の情報を書き込む第１の方向の書き込み電流を流し始め、前記書き込みデータ信号が決定した後に前記第１のメモリセル内の磁気抵抗効果素子に前記第１の方向に前記書き込み電流を流し続けながら前記第２のメモリセル内の磁気抵抗効果素子のみに前記第２の情報を書き込む第２の方向に変化させた前記書き込み電流を流す制御回路とを具備する。

本発明によれば、書き込み電流の供給時間を調整することで反転電流値を制御することが可能な磁気ランダムアクセスメモリを提供できる。

本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］磁気ランダムアクセスメモリの構成
図１は、本発明の一実施形態に係る磁気ランダムアクセスメモリの概略的なブロック図を示す。以下に、磁気ランダムアクセスメモリの概略的な構成について説明する。

図１に示すように、磁気ランダムアクセスメモリは、複数のメモリユニットＭＵｎ（ｎ＝０〜７）、制御回路（コントローラ）２０、入力バッファ３０を備えている。

メモリユニットＭＵｎは、メモリセルアレイＭＣＡ、カラムデコーダ１１ａ、１１ｂ、ロウデコーダ１２、書き込みドライバ回路１３ａ、１３ｂをそれぞれ有している。メモリユニットＭＵｎは、制御回路２０を介して、入力バッファ３０にそれぞれ接続されている。メモリユニットＭＵｎには共通の書き込み活性信号ＷＴが供給され、メモリユニットＭＵｎ毎に異なる書き込みデータ信号Ｄｎ（ｎ＝０〜７）が制御回路２０から供給される。尚、本例ではメモリユニットＭＵｎは８個で構成されているが、このユニットの個数は増減可能である。

制御回路２０は、書き込み用の入力データ信号ＩＮｎ（ｎ＝０〜７）が入力バッファ３０から入力され、書き込みデータ信号ＤｎをメモリユニットＭＵｎにそれぞれ供給する。

入力バッファ３０は、入力データ信号ＩＮｎを保持し、この入力データ信号ＩＮｎを制御回路２０に供給する。

［２］メモリユニット
図２は、本発明の一実施形態に係るメモリユニットの概略的な構成図を示す。以下に、メモリユニットの概略的な構成について図示するメモリセルＭＣを中心に説明する。尚、本図のメモリユニットは、図１の１つのメモリユニットに対応する。

図２に示すように、メモリユニットＭＵは、メモリセルアレイＭＣＡ、第１及び第２のビット線ＢＬａｎ、ＢＬｂｎ（ｎ＝１〜４）、ワード線ＷＬｎ（ｎ＝１〜４）、第１及び第２のカラムデコーダ１１ａ、１１ｂ、ロウデコーダ１２、第１及び第２の書き込みドライバ回路１３ａ、１３ｂ、第１及び第２のカラム選択用のパストランジスタＴｒａｎ、Ｔｒｂｎ（ｎ＝１〜４）、第１及び第２の共通線１４ａ、１４ｂを含んで構成されている。

メモリセルアレイＭＣＡは、複数のメモリセルＭＣが行列状に配置されて構成されている。メモリセルＭＣは、カラムデコーダ１１ａ、１１ｂ及びロウデコーダ１２によって選択される。メモリセルＭＣは、互いに直列接続された磁気抵抗効果素子１００とセル選択用のトランジスタＳＴｒとで構成される。磁気抵抗効果素子１００は、例えばＭＴＪ（Magnetic Tunnel Junction）素子である。

磁気抵抗効果素子１００の一端は、トランジスタＳＴｒの電流経路（ソース／ドレイン）の一端に接続されている。磁気抵抗効果素子１００の他端は、第１のビット線ＢＬａ１に接続されている。トランジスタＳＴｒの電流経路の他端は、第２のビット線ＢＬｂ１に接続されている。トランジスタＳＴｒのゲートは、ワード線ＷＬ１に接続されている。

ここで、複数のメモリセルＭＣ同士の関係は、以下の通りである。

Ｘ方向に隣接するメモリセルＭＣは、同一のワード線ＷＬｎを共有する。例えば、図２に示すように、Ｘ方向に隣接するトランジスタＳＴｒのゲートは共通のワード線ＷＬ１に接続されている。

Ｙ方向に隣接するメモリセルＭＣは、トランジスタＳＴｒの電流経路の一端同士又は磁気抵抗効果素子１００の一端同士が接続され、この接続関係が交互に存在する。例えば、図２に示すように、Ｙ方向に隣接するトランジスタＳＴｒの電流経路がノードｎ１で接続され、このノードｎ１は第２のビット線ＢＬｂ１に接続される。具体的には、隣接するトランジスタＳＴｒのソース／ドレイン拡散層を互いに共有して形成し、この共有拡散層と第２のビット線ＢＬｂ１とをコンタクトで接続する。また、図２に示すように、Ｙ方向に隣接する磁気抵抗効果素子１００の一端同士がノードｎ２で接続され、このノードｎ２は第１のビット線ＢＬａ１に接続される。

第１のビット線ＢＬａ１の一端は、第１のパストランジスタＴｒａ１の電流経路の一端に接続されている。第１のパストランジスタＴｒａ１の電流経路の他端は、第１の共通線１４ａに接続されている。第１のパストランジスタＴｒａ１のゲートは、第１のカラムデコーダ１１ａに接続されている。従って、第１のパストランジスタＴｒａ１は、第１のカラムデコーダ１１ａにより駆動される。第１の共通線１４ａは、第１の書き込みドライバ回路１３ａに接続されている。

第２のビット線ＢＬｂ１の一端は、第２のパストランジスタＴｒｂ１の電流経路の一端に接続されている。第２のパストランジスタＴｒｂ１の電流経路の他端は、第２の共通線１４ｂに接続されている。第２のパストランジスタＴｒｂ１のゲートは、第２のカラムデコーダ１１ｂに接続されている。従って、第２のパストランジスタＴｒｂ１は、第２のカラムデコーダ１１ｂにより駆動される。第２の共通線１４ｂは、第２の書き込みドライバ回路１３ｂに接続されている。

ワード線ＷＬ１の一端は、メモリセルアレイＭＣＡの周辺で、ロウデコーダ１２に接続されている。これにより、メモリセルＭＣのトランジスタＳＴｒは、ワード線ＷＬ１を介してロウデコーダ１２により駆動される。

第１の書き込みドライバ回路１３ａは、電流ソース及び電流シンクとこれらを排他的に有効にする制御回路とからなる。具体的には、第１の書き込みドライバ回路１３ａは、インバータ１５、ＮＡＮＤ回路１６ａ、ＰＭＯＳトランジスタ１７ａ、ＮＭＯＳトランジスタ１８ａ、電流源１９ａを有している。インバータ１５の出力端子はＮＡＮＤ回路１６ａの入力端子に接続され、ＮＡＮＤ回路１６ａの出力端子はＰＭＯＳトランジスタ１７ａのゲート及びＮＭＯＳトランジスタ１８ａのゲートに接続されている。ＰＭＯＳトランジスタ１７ａ及びＮＭＯＳトランジスタ１８ａの電流経路の一端は共通線１４ａに接続されている。ＰＭＯＳトランジスタ１７ａの電流経路の他端は電流源１９ａに接続されている。このような第１の書き込みドライバ回路１３ａにおいて、インバータ１５の入力端子には、図１の制御回路２０から書き込みデータ信号Ｄｎが入力される。ＮＡＮＤ回路１６ａの入力端子には、インバータ１５の出力信号と書き込み活性信号ＷＴとが入力される。

第２の書き込みドライバ回路１３ｂは、電流ソース及び電流シンクとこれらを排他的に有効にする制御回路とからなる。具体的には、第２の書き込みドライバ回路１３ｂは、ＮＡＮＤ回路１６ｂ、ＰＭＯＳトランジスタ１７ｂ、ＮＭＯＳトランジスタ１８ｂ、電流源１９ｂを有している。ＮＡＮＤ回路１６ｂの出力端子はＰＭＯＳトランジスタ１７ｂのゲート及びＮＭＯＳトランジスタ１８ｂのゲートに接続されている。ＰＭＯＳトランジスタ１７ｂ及びＮＭＯＳトランジスタ１８ｂの電流経路の一端は共通線１４ｂに接続されている。ＰＭＯＳトランジスタ１７ｂの電流経路の他端は電流源１９ｂに接続されている。このような第２の書き込みドライバ回路１３ｂにおいて、ＮＡＮＤ回路１６ａの入力端子には、書き込みデータ信号Ｄｎと書き込み活性信号ＷＴとが入力される。

第１及び第２の書き込みドライバ回路１３ａ、１３ｂの書き込み活性信号ＷＴが非活性のときは、第１及び第２の書き込みドライバ回路１３ａ、１３ｂは電流シンクとして機能し、第１及び第２の共通線１４ａ、１４ｂを固定電位（例えば接地電位）に設定する。一方、第１及び第２の書き込みドライバ回路１３ａ、１３ｂの書き込み活性信号ＷＴが活性のときは、書き込みデータ信号Ｄｎの論理に従って、電流ソースあるいは電流シンクのどちらかとして機能する。尚、第１の書き込みドライバ回路１３ａと第２の書き込みドライバ回路１３ｂとでは、書き込みデータ信号Ｄｎの論理に応じたソース／シンクの機能が反対になっている。

［３］磁気抵抗効果素子
［３−１］構造
図３は、本発明の一実施形態に係る磁気抵抗効果素子の断面図を示す。以下に、磁気抵抗効果素子の構造について説明する。

磁気抵抗効果素子１００は、スピン注入磁化反転方式によって、２つの定常状態を取り得る構成を有している。具体的には、図３に示すように、磁気抵抗効果素子１００は、少なくとも、固定層１０１、自由層（記録層）１０３、固定層１０１及び自由層１０３間に設けられた中間層１０２を有している。さらに、自由層１０３の中間層１０２と反対の面上に上部電極１０５を設け、反強磁性層１０４の固定層１０１と反対の面上に下部電極１０６を設けてもよい。

固定層１０１は、強磁性材料からなり、磁化方向は固定されている。例えば、固定層１０１の中間層１０２と反対の面上に反強磁性層１０４を設けることにより、固定層１０１の磁化を固定することができる。

自由層１０３は、強磁性材料からなる。自由層１０３の磁化方向に関しては、固定層１０１のような固着化機構を設けない。よって、自由層１０３の磁化方向は可変である。

中間層１０２は、非磁性材料からなる。中間層１０２は、固定層１０１と自由層１０３との間に働く直接的な相互作用が無視できる程度に、固定層１０１と自由層１０３とを隔離するだけの膜厚が望ましい。同時に、磁気抵抗効果素子１００に書き込み電流を流した場合に、固定層１０１を透過した伝導電子が自由層１０３に至るまでに電子のスピンの方向が反転しないことが要求されるため、中間層１０２の膜厚はスピン拡散長よりも薄いことが望ましい。中間層１０２としては、非磁性金属、非磁性半導体、絶縁膜等を用いることができる。

尚、固定層１０１及び自由層１０３の各層は、図示するような単層に限定されない。例えば、固定層１０１及び自由層１０３の少なくとも一方は、複数の強磁性層からなる積層構造でもよい。

また、固定層１０１及び自由層１０３の少なくとも一方は、第１の強磁性層／非磁性層／第２の強磁性層の３層からなり、第１及び第２の強磁性層の磁化方向が反平行状態となるように磁気結合（層間交換結合）した反強磁性結合構造であってもよいし、第１及び第２の強磁性層の磁化方向が平行状態となるように磁気結合（層間交換結合）した強磁性結合構造であってもよい。

また、ダブルジャンクション構造でもよい。ダブルジャンクション構造の磁気抵抗効果素子は、第１の固定層、第２の固定層、自由層、第１の固定層及び自由層間に設けられた第１の中間層、第２の固定層及び自由層間に設けられた第２の中間層を有する。このようなダブルジャンクション構造は、シングルジャンクション構造と比較して、低抵抗時における抵抗値と高抵抗時における抵抗値との比、いわゆるＭＲ比（magneto-resistance ratio）をさらに大きくできるという利点がある。

［３−２］材料の具体例
固定層１０１、自由層１０３の強磁性材料としては、例えば、Ｃｏ、Ｆｅ、Ｎｉ、又はこれらを含む合金を用いることができる。

中間層１０２として非磁性金属を用いる場合には、Ａｕ、Ｃｕ、Ｃｒ、Ｚｎ、Ｇａ、Ｎｂ、Ｍｏ、Ｒｕ、Ｐｄ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、Ｂｉのうちのいずれか、あるいは、これらのいずれか１種以上を含む合金を用いることができる。尚、中間層１０２をトンネルバリア層として機能させる場合には、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＭｇＯ、ＡｌＮなどの絶縁酸化物を用いることができる。

反強磁性層１０４の材料としては、例えば、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｐｄ−Ｍｎ、ＮｉＯ、Ｆｅ_２Ｏ_３、磁性半導体などを用いることができる。

［３−３］平行／反平行の磁化状態
図４（ａ）及び（ｂ）は、本発明の一実施形態に係る磁気抵抗効果素子の平行／反平行状態の断面図を示す。以下に、スピン注入書き込みによる磁気抵抗効果素子の平行／反平行の磁化状態について説明する。

固定層１０１の磁化方向に対して反平行な方向を向いた自由層１０３の磁化を反転させて、固定層１０１の磁化方向に平行な方向に向ける場合、固定層１０１から自由層１０３に向けて電子流を流す。一般に、ある磁性体を通過する電子流のうちの多くは、この磁性体の磁化方向と平行なスピンを有しているため、固定層１０１を通過した電子流のうちの多くは、固定層１０１の磁化方向と平行なスピンを有する。この電子流が、自由層１０３の磁化に対して働くトルクに対して主要な寄与となる。尚、残りの電子流は、固定層１０１の磁化方向と反平行なスピンを有する。

一方、固定層１０１の磁化方向に対して平行な方向を向いた自由層１０３の磁化を反転させて、固定層１０１の磁化方向に反平行な方向に向ける場合、自由層１０３から固定層１０１に向けて電子流を流す。この電子流は、自由層１０３を透過し、このうちの固定層１０１の磁化方向に反平行なスピンを有する電子の多くは、固定層１０１により反射されて自由層１０３に戻ってくる。そして、自由層１０３に再度流入し、固定層１０１の磁化方向に反平行なスピンを有する電子が、自由層１０３の磁化に対して働くトルクに対して主要な寄与となる。尚、自由層１０３を透過した、固定層１０１の磁化方向に反平行なスピンを有する電子の一部は、少数であるが、固定層１０１を透過する。

上記のスピン注入書き込みにおいて、磁気抵抗効果素子１００の抵抗状態と記憶する論理とを対応させる。すなわち、図４（ａ）に示すように、固定層１０１及び自由層１０３の磁化が平行状態（低抵抗状態）である場合を「０」とし、図４（ｂ）に示すように、固定層１０１及び自由層１０３の磁化が反平行状態（高抵抗状態）である場合を「１」とする。

［３−４］磁化配置
磁気抵抗効果素子１００の固定層１０１及び自由層１０３の磁化方向は、膜面に対して垂直方向を向いていてもよいし（垂直磁化型）、膜面に対して平行方向に向いていてもよい（面内磁化型、平行磁化型）。

尚、垂直磁化型であれば、面内磁化型のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。

［４］書き込み動作
［４−１］参考例
まず、図１を用いて、参考例として通常の書き込み方法の流れについて説明する。

（１）入力データ信号ＩＮ０〜ＩＮ７が確定し、この入力データ信号ＩＮ０〜ＩＮ７を入力バッファ３０が保持する。

（２）入力バッファ３０から制御回路２０に入力データ信号ＩＮ０〜ＩＮ７が入力され、制御回路２０はこの入力データ信号ＩＮ０〜ＩＮ７の論理をそのまま書き込みデータ信号Ｄ０〜Ｄ７としてメモリユニットＭＵ０〜ＭＵ７に供給する。

（３）書き込み活性信号ＷＴを活性化することにより、メモリユニットＭＵ０〜ＭＵ７内のメモリセルＭＣに書き込み電流を供給し、磁気抵抗効果素子１００にデータを書き込む。

（４）書き込み活性信号ＷＴを非活性にすることにより、書き込み電流の供給を停止する。

以上のように、参考例の書き込み方法では、書き込みデータ信号Ｄ０〜Ｄ７が決定されるまで、書き込み活性信号ＷＴはメモリセルＭＣに供給されず、書き込みは開始されない。

［４−２］書き込み方法例１
書き込み方法例１は、１書きのための書き込み電流の供給時間を長くすることで、１書きの反転電流を小さくするものである。

図５は、本発明の一実施形態に係る書き込み方法例１のタイミングチャートを示す。図６（ａ）及び（ｂ）は、本発明の一実施形態に係る書き込み方法例１の具体例を説明するための図を示す。以下に、図１、図５、図６（ａ）及び（ｂ）を用いて、書き込み方法例１について説明する。

（１）時刻ｔ０
時刻ｔ０において、書き込みデータ信号Ｄ０〜Ｄ７は、制御回路２０により全て１論理状態にする。

（２）時刻ｔ１
時刻ｔ１において、書き込みドライバ回路１３ａ、１３ｂにより書き込み活性信号ＷＴを活性化し、全てのメモリユニットＭＵ０〜ＭＵ７に１書きのための書き込み電流の供給を開始する。

（３）時刻ｔ２
時刻ｔ２において、入力データ信号ＩＮ０〜ＩＮ７が確定し、この入力データ信号ＩＮ０〜ＩＮ７を入力バッファ３０が制御回路２０に供給する。

（４）時刻ｔ３
時刻ｔ３において、制御回路２０は、入力データ信号ＩＮ０〜ＩＮ７の論理に応じた書き込みデータ信号Ｄ０〜Ｄ７を出力する。従って、１書きを行うメモリユニットの書き込み電流の方向はそのまま変化せず、０書きを行なうメモリユニットの書き込み電流の方向のみを逆転させる。

（５）時刻ｔ４
時刻ｔ４において、書き込みドライバ回路１３ａ、１３ｂにより書き込み活性信号ＷＴを非活性にすることにより、書き込み電流の供給を停止する。

このような書き込み方法例１において、メモリユニットＭＵ０〜ＭＵ７に例えば「０１０１０１０１」の書き込みを行なう場合、時刻ｔ１から時刻ｔ４における書き込み電流Ｉの方向は図６（ａ）及び（ｂ）のようになる。

まず、図６（ａ）に示すように、時刻ｔ１から時刻ｔ２の間は、メモリユニットＭＵ０〜ＭＵ７の全てに１書きのための書き込み電流Ｉを流す。つまり、メモリユニットＭＵ０〜ＭＵ７の全ての磁気抵抗効果素子１００に対して、固定層１０１から自由層１０３に向けて書き込み電流Ｉ（自由層１０３から固定層１０１に向けて電子流）を流す。

次に、図６（ｂ）に示すように、時刻ｔ３から時刻ｔ４の間は、０書きを行なうメモリユニットＭＵ０、ＭＵ２、ＭＵ４、ＭＵ６の４つのみに、０書きのための書き込み電流Ｉを流す。つまり、もともと１書きを行うメモリユニットＭＵ１、ＭＵ３、ＭＵ５、ＭＵ７には１書きのための書き込み電流Ｉを流し続け、０書きを行なうメモリユニットＭＵ０、ＭＵ２、ＭＵ４、ＭＵ６の書き込み電流Ｉのみを反対方向に流すようにする。

［４−３］書き込み方法例２
書き込み方法例２は、０書きのための書き込み電流の供給時間を長くすることで、０書きの反転電流を小さくするものである。

図７は、本発明の一実施形態に係る書き込み方法例２のタイミングチャートを示す。図８（ａ）及び（ｂ）は、本発明の一実施形態に係る書き込み方法例２の具体例を説明するための図を示す。以下に、図１、図７、図８（ａ）及び（ｂ）を用いて、書き込み方法例１について説明する。

（１）時刻ｔ０
時刻ｔ０において、書き込みデータ信号Ｄ０〜Ｄ７は、制御回路２０により全て０論理状態にする。

（２）時刻ｔ１
時刻ｔ１において、書き込みドライバ回路１３ａ、１３ｂにより書き込み活性信号ＷＴを活性化し、全てのメモリユニットＭＵ０〜ＭＵ７に０書きのための書き込み電流の供給を開始する。

（４）時刻ｔ３
時刻ｔ３において、制御回路２０は、入力データ信号ＩＮ０〜ＩＮ７の論理に応じた書き込みデータ信号Ｄ０〜Ｄ７を出力する。従って、０書きを行うメモリユニットの書き込み電流の方向はそのまま変化せず、１書きを行なうメモリユニットの書き込み電流の方向のみを逆転させる。

このような書き込み方法例２において、メモリユニットＭＵ０〜ＭＵ７に例えば「０１０１０１０１」の書き込みを行なう場合には、書き込み電流Ｉの方向は図８（ａ）及び（ｂ）のようになる。

まず、図８（ａ）に示すように、時刻ｔ１から時刻ｔ２の間は、メモリユニットＭＵ０〜ＭＵ７の全てに０書きのための書き込み電流Ｉを流す。つまり、メモリユニットＭＵ０〜ＭＵ７の全ての磁気抵抗効果素子１００に対して、自由層１０３から固定層１０１に向けて書き込み電流Ｉ（固定層１０１から自由層１０３に向けて電子流）を流す。

次に、図８（ｂ）に示すように、時刻ｔ３から時刻ｔ４の間は、１書きを行なうメモリユニットＭＵ１、ＭＵ３、ＭＵ５、ＭＵ７の４つのみに、１書きのための書き込み電流Ｉを流す。つまり、もともと０書きを行うメモリユニットＭＵ０、ＭＵ２、ＭＵ４、ＭＵ６には０書きのための書き込み電流Ｉを流し続け、１書きを行なうメモリユニットＭＵ１、ＭＵ３、ＭＵ５、ＭＵ７の書き込み電流Ｉのみを反対方向に流すようにする。

［４−４］反転電流
図９は、本発明の一実施形態に係る磁気抵抗効果素子の反転電流の書き込み時間依存性を示す。以下に、１反転及び０反転における反転電流の書き込み時間（書き込みパルス幅）の依存性について説明する。

図９に示すように、反転電流Ｉｃの実験事実として次のことが言える。

（ａ）反転電流Ｉｃは書き込みパルス幅ｔ（書き込み時間）に依存する。このパルス幅ｔが大きいほど、１反転及び０反転の両方とも反転電流Ｉｃは小さくて済む。

（ｂ）０→１反転（１反転）に必要な電流値と１→０反転（０反転）に必要な電流値とは異なる。一般に、同じ書き込みパルス幅ｔにおいて、０反転の反転電流Ｉｃの方が１反転の反転電流Ｉｃよりも小さい。

尚、反転電流Ｉｃは、次の式（１）で示される。

Ｉｃ＝Ｉｃ０［１−（ｋＴ／Ｅ）ｌｎ（ｔ／ｔ０）］…（１）
ここで、Ｉｃ０は１ｎｓにおける反転電流、ｋはボルツマン定数、Ｔは絶対温度、ｔ０＝１ｎｓである。

上述する反転電流Ｉｃの特徴（ａ）から、書き込み電流を供給する時間（書き込みパルス幅ｔ）を長くすれば、反転電流Ｉｃを小さくできることが分かる。従って、参考例と比べて、上記書き込み方法例１では、１書きを行なうメモリユニットＭＵ１、ＭＵ３、ＭＵ５、ＭＵ７への１書き電流の供給時間が長くなり、上記書き込み方法例２では、０書きを行なうメモリユニットＭＵ０、ＭＵ２、ＭＵ４、ＭＵ６への０書き電流の供給時間が長くなる。このため、書き込み方法例１は１反転の反転電流Ｉｃを小さくでき、書き込み方法例２は０反転の反転電流Ｉｃを小さくできる。これにより、選択トランジスタＳＴｒのゲート幅Ｗによって決定される、メモリセルＭＣに供給可能な電流の最大値を小さくできるため、ゲート幅Ｗを小さくすることができ、メモリセルＭＣの高集積化が可能となる。

さらに、上述する反転電流Ｉｃの特徴（２）から、書き込みパルス幅ｔが同じ場合、１反転の反転電流Ｉｃの方が０反転の反転電流Ｉｃよりも大きい。このため、上記書き込み方法例１の１書き電流の供給時間や上記書き込み方法例２の０書き電流の供給時間を調整することで、１反転と０反転の反転電流Ｉｃを同じ程度にすることができる。例えば、上記書き込み方法例１の１書き電流の供給時間を長くすることで、１反転の反転電流Ｉｃを０反転の反転電流と同じになるまで下げることができる。これにより、回路構成を容易とすることが可能となる。

［５］読み出し動作
本実施形態の読み出し動作では、磁気抵抗（Magneto Resistive）効果を利用する。

選択セルに対応したビット線及びワード線を選択し、選択セルのトランジスタＳＴｒをオン状態にする。そして、選択セルの磁気抵抗効果素子１００に読み出し電流を流す。この読み出し電流に基づいて磁気抵抗効果素子１００の抵抗値を読み出し、センスアンプを介した増幅動作によって、「０」、「１」の記録状態を判別する。

尚、読み出し動作時は、定電圧を印加して電流値を読み出してもよいし、定電流を印加して電圧値を読み出してもよい。

［６］効果
本実施形態では、書き込みデータが決定される前において、第１の情報（「１」又は「０」）を書き込む第１のメモリセルＭＣと第２の情報（「０」又は「１」）を書き込む第２のメモリセルＭＣの両方に第１の情報を書き込むための第１の方向の書き込み電流の供給を開始する。そして、書き込みデータが決定された後において、第１のメモリセルＭＣには第１の方向に書き込み電流をそのまま流し続け、第２のメモリセルＭＣには第２の情報を書き込むための第２の方向に書き込み電流を変化させて流す。

これにより、書き込みデータが決定される前から第１のメモリセルＭＣには第１の情報を書き込むための書き込み電流を流しているため、この第１の情報の書き込み電流の供給時間を長くすることができる。つまり、書き込みパルス幅ｔを長くすることができるため、図９からも分かるように、第１の情報の反転電流Ｉｃを小さくすることが可能となる。従って、メモリセルＭＣに供給可能な電流の最大値を小さくできるため、トランジスタＳＴｒのゲート幅Ｗを小さくすることができ、メモリセルＭＣの高集積化が可能となる。

また、書き込み電流の供給時間を調整することで、「０」、「１」書き込みの両方の反転電流Ｉｃを同じ程度にすることができる。このため、回路構成を容易とすることが可能となる。

その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の一実施形態に係わる磁気ランダムアクセスメモリの概略的なブロック図。本発明の一実施形態に係るメモリユニットの概略的な構成図。本発明の一実施形態に係る磁気抵抗効果素子の断面図。本発明の一実施形態に係る磁気抵抗効果素子の平行／反平行状態の断面図。本発明の一実施形態に係る書き込み方法例１のタイミングチャート。本発明の一実施形態に係る書き込み方法例１の書き込み電流の供給方法を示す模式図。本発明の一実施形態に係る書き込み方法例２のタイミングチャート。本発明の一実施形態に係る書き込み方法例２の書き込み電流の供給方法を示す模式図。本発明の一実施形態に係る磁気抵抗効果素子の反転電流の書き込み時間依存性を示す図。

符号の説明

１１ａ、１１ｂ…カラムデコーダ、１２…ロウデコーダ、１３ａ、１３ｂ…書き込みドライバ回路、１４ａ、１４ｂ…共通線、１５…インバータ、１６ａ、１６ｂ…ＮＡＮＤ回路、１７ａ、１７ｂ…ＰＭＯＳトランジスタ、１８ａ、１８ｂ…ＮＭＯＳトランジスタ、１９ａ、１９ｂ…電流源、２０…制御回路、３０…入力バッファ、１００…磁気抵抗効果素子、１０１…固定層、１０２…中間層、１０３…自由層、１０４…反強磁性層、１０５…下部電極、１０６…上部電極、ＭＵｎ…メモリユニット、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＩＮｎ…入力データ信号、Ｄｎ…書き込みデータ信号、ＷＴ…書き込み活性信号、ＢＬａｎ、ＢＬｂｎ…ビット線、ＷＬｎ…ワード線、Ｔｒａｎ、Ｔｒｂｎ…カラム選択用のパストランジスタ、ＳＴｒ…セル選択用のトランジスタ、ｎ１、ｎ２…ノード。

Claims

第１の情報を書き込む第１のメモリセルと第２の情報を書き込む第２のメモリセルとを有するメモリセルアレイを備えるメモリユニットと、
前記メモリユニットに接続され、書き込みデータ信号が決定する前に前記第１及び第２のメモリセル内の磁気抵抗効果素子に前記第１の情報を書き込む第１の方向の書き込み電流を流し始め、前記書き込みデータ信号が決定した後に前記第１のメモリセル内の磁気抵抗効果素子に前記第１の方向に前記書き込み電流を流し続けながら前記第２のメモリセル内の磁気抵抗効果素子のみに前記第２の情報を書き込む第２の方向に変化させた前記書き込み電流を流す制御回路と
を具備することを特徴とするスピン注入磁化反転型の磁気ランダムアクセスメモリ。
前記第１の方向の前記書き込み電流の供給時間は、前記第２の方向の前記書き込み電流の供給時間より長いことを特徴とする請求項１に記載のスピン注入磁化反転型の磁気ランダムアクセスメモリ。
同じ書き込みパルス幅において、前記第２の方向に流す前記書き込み電流の反転電流値は、前記第１の方向に流す前記書き込み電流の反転電流値より小さいことを特徴とする請求項１に記載のスピン注入磁化反転型の磁気ランダムアクセスメモリ。
前記メモリユニットは、前記制御回路から前記書き込みデータ信号が供給される書き込みドライバ回路をさらに備え、
前記書き込みドライバ回路は、電流ソース及び電流シンクとこれらを排他的に有効にする制御回路とを有することを特徴とする請求項１に記載のスピン注入磁化反転型の磁気ランダムアクセスメモリ。
前記第１の方向に流す前記書き込み電流は、前記第２の方向に流す前記書き込み電流と同じ値であることを特徴とする請求項１に記載のスピン注入磁化反転型の磁気ランダムアクセスメモリ。