JP2010124449A - アナログデジタル変換回路 - Google Patents
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Abstract
【解決手段】本発明のADC回路は、第1のプリアンプPA0の入力オフセットを調整する第1のプリアンプキャリブレーション回路CALA0と、第2のプリアンプPA4の入力オフセットを調整する第2のプリアンプキャリブレーション回路CALA4と、第1のプリアンプPA0が出力する第1の出力信号と第2のプリアンプPA4が出力する第2の出力信号との間を補間する補間信号を生成する補間回路30と、入力された信号に基づきデジタル値を出力する複数のコンパレータCMP0〜CMP4と、複数のコンパレータのうち少なくとも補間信号が入力されるコンパレータCMP1〜CMP3の入力オフセットを調整する複数のコンパレータキャリブレーション回路CAL30〜CAL34と、を有する。
【選択図】図1
Description
以下、図面を参照して本発明の実施の形態について説明する。以下では、アナログデジタル変換回路の一例として、入力信号(アナログ値を有するアナログ入力信号AIN)を差動信号として増幅し、その差動信号をコンパレータに与える形態のアナログデジタル変換回路について説明する。しかし、本発明はコンパレータにどのような信号の形態によりコンパレータにアナログ値を与えるかについて特に制限するものではない。また、以下の説明において入力オフセット電圧は、プリアンプ又はコンパレータが出力信号を反転させる実際の閾値と、その閾値の理想値との差の電圧値であるものとする。
式により求めることができる。
実施の形態2にかかるアナログデジタル変換回路2のブロック図を図6に示す。図6に示すようにアナログデジタル変換回路2は、実施の形態1にかかるアナログデジタル変換回路1にスイッチ回路SWBを追加したものである。スイッチ回路SWBは、第1、第2のプリアンプの出力(例えば、後段プリアンプPBの出力)の間に設けられる。そして、スイッチ回路SWBは、後段プリアンプPBの出力の間の接続状態を他の回路から与えられるリセット信号RSTBに応じて切り替える。
実施の形態3にかかるアナログデジタル変換回路3のブロック図を図7に示す。図7に示すように、アナログデジタル変換回路3では、第1、第2のプリアンプとしてフォールディング形式の接続を有するプリアンプを用いる。フォールディング形式のプリアンプ(以下、フォールディングアンプと称す。)では、複数のプリアンプ(本実施の形態では3つ)の出力を互いに接続して1つの出力信号を生成する。なお、アナログデジタル変換回路3では、プリアンプの増加に伴い平滑回路20の抵抗の数を増加させている。また、実施の形態3にかかるアナログデジタル変換回路3では、前段プリアンプがフォールディングアンプに対応する入力信号を生成するために、本形式に対応した基準電圧VRを生成する基準電圧生成回路11を有する。
実施の形態4では、実施の形態3にかかるアナログデジタル変換回路3におけるキャリブレーション設定値の別の算出方法について説明する。ここで、実施の形態4においてもンパレータCMP0〜CMP4の遷移に対応するアナログデジタル変換回路の入力換算オフセットは、上記(23)式〜(37)式により与えられる。しかし、実施の形態4では、プリアンプキャリブレーション回路CALA0a〜CALA4c、CALA4a〜CALA4cに与えるキャリブレーション設定値CALA0a〜CALA4c、CALA4a〜CALA4cに(47)式及び(48)式の条件を与える。
実施の形態5にかかるアナログデジタル変換回路4のブロック図を図9に示す。図9に示すように、実施の形態5にかかるアナログデジタル変換回路4は、実施の形態3にかかるアナログデジタル変換回路3の変形例(アナログデジタル変換回路3a)の前段プリアンプにスイッチ回路SWA及びプリアンプキャリブレーション回路CALBを追加したものである。ここで、スイッチ回路SWAは、制御タイミングが異なるスイッチ回路SWAa〜SWAcを有する。
実施の形態6にかかるアナログデジタル変換回路5のブロック図を図12に示す。図21に示すブロック図では、フォールディングアンプを1つの回路ブロックとして示した。また、前段プリアンプPA及びプリアンプ用補間回路(例えば、プリアンプ用補間回路31)についても回路ブロックとして詳細な素子の表示を省略した。さらに、図12では、フォールディングアンプの後段に接続される補間回路30及びコンパレータCMPについても省略した。補間回路30及びコンパレータCMPについては上記実施の形態1〜5に準ずるものである。
実施の形態7にかかるアナログデジタル変換回路6のブロック図を図13に示す。図13に示すブロック図は、図12に示したブロック図を拡張したものである。図13に示すように、アナログデジタル変換回路6は、図12に示したアナログデジタル変換回路5の後段プリアンプに相当するフォールディングアンプを2段有する。また、図13に示すアナログデジタル変換回路6は、コンパレータCMPを9個(例えば、コンパレータCMP0〜CMP8)有する。つまり、アナログデジタル変換回路6は、実施の形態1〜6にかかるアナログデジタル変換回路よりも高分解能である。
上記実施の形態において示したフォールディングアンプでは、1つのプリアンプに対するキャリブレーション動作中においても他のプリアンプを動作させる。一方、実施の形態8にかかるアナログデジタル変換回路では、フォールディングアンプを構成するプリアンプのうち1つのプリアンプに対してキャリブレーション動作を行っている期間は、他のプリアンプの動作を停止する。
10、11 基準電圧生成回路
20 平滑回路
30、31、32 補間回路
40 エンコーダ
SWAa〜SWAc、SWB、SWBa〜SWBc、SWC スイッチ回路
AIN アナログ入力信号
CAL30〜CAL38 コンパレータキャリブレーション回路
CALA0、CALA0a〜CALA0c プリアンプキャリブレーション回路
CALA4、CALA4a〜CALA4c プリアンプキャリブレーション回路
CALB0、CALB0a〜CALB0c プリアンプキャリブレーション回路
CALB2、CALB2a〜CALB2c プリアンプキャリブレーション回路
CALB4、CALB4a〜CALB4c プリアンプキャリブレーション回路
CALB8、CALB8a〜CALB8c プリアンプキャリブレーション回路
CALC0、CALC0a〜CALC0c プリアンプキャリブレーション回路
CALC2、CALC2a〜CALC2c プリアンプキャリブレーション回路
CALC4、CALC4a〜CALC4c プリアンプキャリブレーション回路
CALC6、CALC6a〜CALC6c プリアンプキャリブレーション回路
CALC8、CALC8a〜CALC8c プリアンプキャリブレーション回路
CMP0〜CMP8 コンパレータ
PA0、PA0a〜PA0c プリアンプ
PA4、PA4a〜PA4c プリアンプ
PB0、PB0a〜PB0c プリアンプ
PB2、PB2a〜PB2c プリアンプ
PB4、PB4a〜PB4c プリアンプ
PB8、PB8a〜PB8c プリアンプ
PC0、PC0a〜PC0c プリアンプ
PC2、PBCa〜PC2c プリアンプ
PC4、PC4a〜PC4c プリアンプ
PC6、PC6a〜PC6c プリアンプ
PC8、PC8a〜PC8c プリアンプ
RA、RC 抵抗
VR0、VR0a〜VR0c 基準電圧
VR4、VR4a〜VR4c 基準電圧
VR8、VR8a〜VR8c 基準電圧
VRB 低電位側基準電圧
VRT 高電位側基準電圧
Claims (14)
- 第1の基準電圧と入力信号を受ける第1のプリアンプと、
第2の基準電圧と前記入力信号を受ける第2のプリアンプと、
前記第1のプリアンプに対応して設けられ、前記第1のプリアンプの入力オフセットを調整する第1のプリアンプキャリブレーション回路と、
前記第2のプリアンプに対応して設けられ、前記第2のプリアンプの入力オフセットを調整する第2のプリアンプキャリブレーション回路と、
前記第1のプリアンプの出力端子と前記第2のプリアンプの出力端子との間に設け、前記第1のプリアンプが出力する第1の出力信号と前記第2のプリアンプが出力する第2の出力信号との間の電圧値を有する補間信号を生成する補間回路と、
前記第1の出力信号と、前記第2の出力信号と、前記補間信号と、のいずれか1つが入力され、入力された信号に基づきデジタル値を出力する複数のコンパレータと、
前記複数のコンパレータのうち少なくとも前記補間信号が入力されるコンパレータのそれぞれに対応して設けられ、対応するコンパレータの入力オフセットを調整する複数のコンパレータキャリブレーション回路と、
を有するアナログデジタル変換器。 - 前記複数のコンパレータキャリブレーション回路は、前記第1の出力信号又は前記第2の出力信号のいずれか一方が入力されるコンパレータに対応するコンパレータキャリブレーション回路を含む請求項1に記載のアナログデジタル変換回路。
- 前記第1、第2のプリアンプキャリブレーション回路及び前記複数のコンパレータキャリブレーション回路は、それぞれキャリブレーション設定値が設定され、前記キャリブレーション設定値に応じて対応するプリアンプ又はコンパレータの入力オフセット量を調節する請求項1又は2に記載のアナログデジタル変換回路。
- 前記キャリブレーション設定値は、キャリブレーション用アナログ入力信号に対応する前記アナログデジタル変換回路のデジタル出力値と、前記キャリブレーション用アナログ入力信号に対応する基準デジタル値と、の差に基づき算出される請求項3に記載のアナログデジタル変換回路。
- 前記キャリブレーション設定値は、前記第1、第2のプリアンプキャリブレーション回路及び前記複数のコンパレータキャリブレーション回路のそれぞれに対して個別の値となる請求項3又は4に記載のアナログデジタル変換回路。
- 前記第1、第2のプリアンプは、複数段のプリアンプにより構成され、前記第1、第2のプリアンプキャリブレーション回路は、前記複数段のプリアンプの少なくとも1つに対して設けられる請求項1乃至5のいずれか1項に記載のアナログデジタル変換回路。
- 前記第1、第2の出力信号は、差動信号であって、
前記第1、第2のプリアンプの出力端子間には、外部から入力されるリセット信号に応じて前記出力端子を互いに短絡させるスイッチ回路が設けられ、
前記複数のコンパレータは、前記スイッチ回路が短絡している期間にキャリブレーションが行われる請求項1乃至6のいずれか1項に記載のアナログデジタル変換回路。 - 前記第1、第2のプリアンプは、並列に設けられる複数のプリアンプの出力が互いに接続されるフォールディングアンプ形式の構成を有する請求項1乃至7のいずれか1項に記載のアナログデジタル変換回路。
- 前記複数のプリアンプは、それぞれ入力端子を短絡させるスイッチ回路を有し、
前記スイッチ回路は対応するプリアンプ毎に独立に制御され、
前記複数のプリアンプは、前記スイッチ回路が短絡状態となっている期間においてキャリブレーションが行われる請求項8に記載のアナログデジタル変換回路。 - 前記フォールディングアンプ形式の構成を有するプリアンプは、キャリブレーション期間において、キャリブレーション対象となっている状態で動作し、キャリブレーション対象となっていない状態で動作を停止する請求項8に記載のアナログデジタル変換回路。
- 前記第1、第2のプリアンプキャリブレーション回路及び前記複数のコンパレータキャリブレーション回路が調節する前記入力オフセットの調整量は、前記第1のプリアンプに含まれる前記複数のプリアンプに対する前記入力オフセットの調整量の和をゼロとして算出される請求項1乃至10のいずれか1項に記載のアナログデジタル変換回路。
- 前記第1、第2のプリアンプは、複数段のプリアンプにより構成され、前記第1、第2のプリアンプキャリブレーション回路は、前記複数段のプリアンプの全てに対して設けられる請求項1乃至5のいずれか1項に記載のアナログデジタル変換回路。
- 前記第1、第2の出力信号は、差動信号であって、
前記第1、第2のプリアンプを構成する前記複数段のプリアンプの出力端子間には、それぞれ外部から入力されるリセット信号に応じて前記出力端子を互いに短絡させるスイッチ回路が設けられる請求項12に記載のアナログデジタル変換回路。 - 前記第1、第2のプリアンプは、前段に設けられた2つのプリアンプの出力信号の間の電圧値を有するプリアンプ用補間信号を生成するプリアンプ用補間回路を有し、
前記複数段のプリアンプのうち後段に配置されるプリアンプは、前段のプリアンプの出力信号を前記プリアンプ用補間回路を介して受信するプリアンプと、前記プリアンプ用補間信号を受信するプリアンプと、を含む請求項12又は13に記載のアナログデジタル変換回路。
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