JP3887229B2 - 電流駆動型表示装置の駆動回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電流が供給されることによって発光する有機エレクトロルミネセンス素子(以下「有機EL素子」という。)や発光ダイオード(以下「LED」という。)等を使用した電流駆動型表示装置の駆動回路、特に駆動電流のばらつきを抑えるための駆動回路に関するものである。
【0002】
【従来の技術】
図2は、有機EL素子を使用した従来の電流駆動型表示装置の概略を示す回路図である。
この表示装置は、表示パネル1と、この表示パネル1のデータ線側を駆動するデータ線駆動回路10と、走査線側を駆動する走査線駆動回路20と、制御回路30とで、主に構成されている。
【0003】
表示パネル1は、複数本のデータ線SEG1,SEG2,…と、これと直交する複数本の走査線COM1,COM2,…とを有し、これらのデータ線SEG1,SEG2,…及び走査線COM1,COM2,…の交差箇所に、有機EL素子EL11〜EL22,…がそれぞれ接続されている。
【0004】
データ線駆動回路10は、制御電圧である入力電圧VELを入力し、複数の出力端子13−1,13−2,…から一定の駆動電流を出力し、各データ線SEG1,SEG2,…に供給する回路である。
【0005】
有機EL素子を使用した表示装置は、電流駆動の表示装置であり、この表示品質を保つために、駆動用ドライバ集積回路(以下「ドライバIC」という。)を構成するデータ線駆動回路10及び走査線駆動回路20の内、特に、データ線駆動回路10には、出力電流である駆動電流の定電流特性と、出力端子13−1,13−2,…間の駆動電流値の端子間ばらつきが小さいことが要求される。有機EL表示装置は、電流駆動の表示装置のため、表示パネル1の大きな配線抵抗の影響、又、オン(ここでは電流が流れる状態をいう。)する表示ピクセル(画素)の数の差による電流差の影響、特に大電流が流れる表示パネル1の陰極側である走査線側の電圧レベルが大きく変動し、駆動電流の定電流特性が悪いと表示に影響する。又、EL素子自体に掛かる電圧の温度依存性も大きく、表示パネル1の陽極側であるデータ線側の電位が大きく変動しても、電流値が変化しないような駆動電流の定電流特性を必要とする。さらに、ドライバIC間の出力間電流ばらつきは、そのまま表示品質に影響する。
【0006】
このような要求を満たすために、データ線駆動回路10は、基準となる定電流を発生する定電流回路11と、その発生した定電流を出力する出力回路12とで構成されている。
【0007】
定電流回路11は、演算増幅器(以下「オペアンプ」という。)11aを有している。オペアンプ11aは、この反転入力端子に入力電圧VELが入力され、非反転入力端子が抵抗接続端子11dに接続され、出力端子から電流制御信号を出力する回路である。オペアンプ11aの出力端子には、電流電源用のPチャネル型MOSトランジスタ(以下「PMOS」という。)11bのゲートが接続され、このソースがデータ線用電源電位Vs(例えば、20V)が接続されている。PMOS11bは、抵抗接続端子11dに流れる基準電流Irを制御する機能を有し、このドレインが、PMOS11cを介して抵抗接続端子11dに接続されている。PMOS11cは、ゲートが接地電位GNDに接続されて常時オン状態になっており、出力回路12側のスイッチ用トランジスタと条件を合わせるために設けられている。抵抗接続端子11dは、外付けの基準抵抗11eを介して接地電位GNDに接続されている。
【0008】
出力回路12は、出力端子13−1,13−2,…へ定電流を流すための電流源となるPMOS12a−1,12a−2,…を有している。PMOS12a−1,12a−2,…は、PMOS11bと同じ大きさのトランジスタであり、これらのゲートがオペアンプ11aの出力端子に接続され、ソースが電源電位Vsに接続されている。各PMOS12a−1,12a−2,…のドレインは、スイッチ用の各PMOS12b−1,12b−2,…を介して、出力端子13−1,13−2,…にそれぞれ接続されている。各PMOS12b−1,12b−2,…は、ゲートに与えられる表示データ用の制御信号D1,D2,…により、オン/オフ動作する。
【0009】
各出力端子13−1,13−2,…は、スイッチ用のNチャネル型MOSトランジスタ(以下「NMOS」という。)14−1,14−2,…を介して、接地電位GNDに接続されている。各NMOS14−1,14−2,…は、ゲートに与えられる制御信号D1,D2,…によりオン/オフ動作し、PMOS12b−1,12b−2,…がオン状態のときにはオフ状態となり、PMOS12b−1,12b−2,…がオフ状態のときにはオン状態になって、出力端子13−1,13−2,…を接地電位GNDに接続する機能を有している。
【0010】
走査線駆動回路20は、表示データを切替えるためのアドレス用の制御信号C1,C2,…に基づき、各走査線COM1,COM2,…を接地電位GND又は走査線用電源電位Vc(例えば、20V)に切替え接続する回路であり、各走査線COM1,COM2,…に接続されたPMOS及びNMOSからなるCMOS出力回路で構成されている。即ち、走査線COM1のノードN21には、PMOS21aを介して電源電位Vcが接続されると共に、NMOS21bを介して接地電位GNDに接続されている。これらのPMOS21及びNMOS21bのゲートには、制御信号C1が入力される。走査線COM2のノードN22には、PMOS22aを介して電源電位Vcが接続されると共に、NMOS22bを介して接地電位GNDが接続され、これらのPMOS22a及びNMOS22bのゲートに制御信号C2が入力される。以下同様に、他の走査線にも、PMOS及びNMOSからなるCMOS出力回路が接続されている。
【0011】
制御回路30は、PMOS12b−1,12b−2,…及びNMOS14−1,14−2,…を切替えるための制御信号D1,D2,…や、PMOS21a,22a,…及びNMOS21b,22b,…を切替えるための制御信号C1,C2,…を出力したり、あるいはオペアンプ11aに与える入力電圧VEL等を出力する回路である。
【0012】
以上のように構成される図2の表示装置の動作を説明する。
まず、表示装置の全体の動作を説明する。
データ線駆動回路10において、入力電圧VELと基準抵抗11eにより、表示パネル1に流れる電流が制御される。例えば、制御信号D1が“L”レベルのとき、PMOS12b−1がオン状態、NMOS14−1がオフ状態になる。電流源用のPMOS12a−1から出力された一定の駆動電流は、オン状態のPMOS12b−1を通して出力端子13−1から出力され、表示パネル1のデータ線SEG1へ送られる。
【0013】
走査線駆動回路20において、例えば、制御信号C1が“H”レベルのとき、PMOS21aがオフ状態、NMOS21bがオン状態になる。NMOS21bがオン状態になると、出力端子13−1から出力された一定の駆動電流は、EL素子EL11→走査線COM1→ノードN21→NMOS21b→接地電位GNDへ流れる。EL素子EL11に電流が流れると、このEL素子EL11が発光する。
【0014】
制御信号C1が“L”レベルのときには、PMOS21aがオン状態、NMOS21bがオフ状態になる。このとき、EL素子EL11のアノードとカソード間に電位差が生じないので、このEL素子EL11に電流が流れず、発光しない。又、制御信号D1が“H”レベルのとき、PMOS12b−1がオフ状態、NMOS14−1がオン状態になる。この状態でPMOS21aがオン状態のとき、EL素子EL11のアノードが接地電位GND、カソードが電源電位Vcになって逆方向にバイアスされるので、このEL素子EL11に電流が流れず、発光しない。
【0015】
次に、データ線駆動回路10の詳細な動作を説明する。
定電流回路11は、基準抵抗11eに加わる電圧が入力電圧VELと同電位になるように動作する。即ち、基準抵抗11eに加わる電圧が入力電圧VELより低い場合は、オペアンプ11aの出力電圧が低下し、PMOS11bの駆動能力が大きくなり、抵抗接続端子11dの電圧が高くなる。逆に、抵抗接続端子11dの電圧が入力電圧VELより高い場合は、PMOS11bの駆動能力も小さくなり、該抵抗接続端子11dの電圧が低くなる。この結果、PMOS11bから基準抵抗11eの経路に流れる基準電流Irは、該基準抵抗11eの抵抗値をRとすると、Ir=VEL/Rで決定される。
【0016】
オペアンプ11aの出力端子に接続された出力回路12内のPMOS12a−1,12a−2,…は、PMOS11bと同じ大きさのトランジスタであるため、該PMOS11bに基準電流Ir=VEL/Rが流れるとき、このPMOS11bと同条件にあるPMOS12a−1,12a−2,…にも、基準電流Irと同じ電流が流れる。制御信号D1,D2,…が“L”レベルのときには、PMOS12b−1,12b−2,…がオン状態になるので、基準電流Irに相当する一定の駆動電流が出力端子13−1,13−2,…から出力される。
【0017】
このように、従来のデータ線駆動回路10では、入力電圧VELと基準抵抗11eにより、表示パネル1に流れる電流を制御している。このデータ線駆動回路10は、PMOS11b,12a−1,12a−2,…が全て同じトランジスタ特性をもっていることを前提にしている。しかし、ICチップ内のトランジスタが全て同一のトランジスタ特性を示すわけでもなく、PMOS11b,12a−1,12a−2,…の閾値電圧Vtp等に製造ばらつきが絡み、このときの出力端子13−1,13−2,…の出力電流が、次式のようになる。
Ids=β(Vgs−Vtp±ΔVtp)2
但し、Ids;PMOSのドレイン・ソース間電流
β;トランジスタゲイン
ΔVtp;PMOSの閾値電圧Vtpのばらつき
PMOSのドレイン・ソース間電流Idsのばらつき幅は、ΔVtpの影響が大きく、この電流Idsのばらつきを小さくするためには、ゲート・ソース間電圧Vgsを大きくすることが1つの対策となる。
【0018】
図4は、PMOSのトランジスタ特性を示す図であり、横軸にドレイン・ソース間電圧Vds、縦軸にドレイン・ソース間電流Idsがとられている。ドレイン・ソース間電圧Vdsの立上がり近辺の領域は、非直線性領域(比飽和領域)であり、該ドレイン・ソース間電圧Vdsが大きくなると、直線性領域(飽和領域)へ移行する。
【0019】
ソース・ドレイン間の電流Idsのばらつきを小さくするために、ゲート・ソース間電圧Vgsを大きくすることが1つの対策であるが、しかし、ゲート・ソース間電圧を上げることは、PMOSの定電流領域である直線性領域の開始する電圧を上げることなる。図4のトランジスタ特性でいえば、ゲート・ソース間電圧Vgsが上がれば、定電流特性を示すドレイン・ソース間電圧Vdsも大きくなる。定電流領域を表示パネル1の表示電圧とする場合は、ドレイン・ソース間電圧Vdsの上昇が、出力回路12の消費電力(Ids×Vds)を大きくすることになり、IC内で発熱の問題を起こし、ゲート・ソース間電圧Vgsを上げてばらつき対策とすることには制約がある。
出力電流のばらつきを減らすために、図3のようなデータ線駆動回路も提案されている。
【0020】
図3は、従来の他のデータ線駆動回路を示す回路図であり、図2中の要素と共通の要素には共通の符号が付されている。
このデータ線駆動回路では、PMOS11b,12b−1,12b−2,…と電源電位Vsとの間に、抵抗15−0,15−1,15−2,…を接続し、電流ばらつきを減らすようにしている。
【0021】
例えば、出力端子13−1の経路において、PMOS12b−1の閾値電圧VtpのばらつきΔVtpが、基準のPMOS11bより+側に振れると、この出力端子13−1のビットだけ出力電流が減少する。出力電流が減ると、抵抗15−1に加わる電圧も減少し(R×ΔI)(但し、R;抵抗15−1の抵抗値、ΔI;出力端子13−1の電流減少分)、この減少した分だけ出力電流を決定するPMOS12b−1のゲート・ソース間電圧Vgsが上がったように働き、ばらつきを抑える効果がある。しかし、これらも限定的なものであり、出力電流が少なくて済むような構造の表示パネル1では、ゲート・ソース間電圧Vgsが低くなり、閾値電圧Vtpのばらつきの影響が大きくでる分を補正しきれない。
【0022】
【発明が解決しようとする課題】
上述したように、従来の回路構成では、出力電流規格に幅がある場合、図2の回路構成のように、出力電流の大きいところでは定電流特性が始まる出力電圧(ドレイン・ソース間電圧Vds)が大きくなって出力回路12の消費電力が増える。又、図3の回路構成のように、出力電流の小さいところではゲート・ソース間電圧Vgsが低くなり、ばらつきが大きくなる等の制約が大きかった。よって、各データ線SEG1,SEG2,…に供給される電流値は、互いに等しい一定値にはならず、互いにばらついてしまうことになる。結果として、EL素子EL11,…の発光量がデータ線SEG1,SEG2,…毎にばらついてしまうという課題があった。
【0023】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第1の発明は、電流駆動型表示装置の駆動回路において、入力電圧と抵抗接続端子の電圧とを入力し、前記抵抗接続端子の電圧が前記入力電圧と同電位になるように電流制御信号を出力する制御手段と、第1の電流経路と、基準抵抗と、第2、第3、第4の電流経路と、切替え信号生成回路とを備えている。
【0024】
前記第1の電流経路は、前記電流制御信号に基づいて第1の定電流を流す電流源用の第1のトランジスタを有し、前記第1のトランジスタが、第1電源ノードと前記抵抗接続端子との間に接続された経路である。前記基準抵抗は、前記抵抗接続端子と第2電源ノードとの間に接続され、所定の抵抗値によって基準電流を流す抵抗である。前記第2の電流経路は、前記電流制御信号に基づいて前記第1の定電流に対応した第2の定電流を流す電流源用の第2のトランジスタと、前記第2の定電流を導通/遮断する第2のスイッチ手段とを有し、前記第2のトランジスタ及び前記第2のスイッチ手段が、前記第1の電流経路に対して並列に接続された1つ又は複数の経路である。
【0025】
前記第3の電流経路は、前記電流制御信号に基づいて前記第1の定電流に対応した第3の定電流を流す電流源用の第3のトランジスタと、前記第3の定電流を導通/遮断する第3のスイッチ手段とを有し、前記第3のトランジスタ及び前記第3のスイッチ手段が、前記第1電源ノードと駆動電流を出力する出力端子との間に直列に接続された経路である。前記第4の電流経路は、前記電流制御信号に基づいて前記第2の定電流に対応した第4の定電流を流す電流源用の第4のトランジスタと、前記第4の定電流を導通/遮断する第4のスイッチ手段とを有し、前記第4のトランジスタ及び前記第4のスイッチ手段が、前記第3の電流経路に対して並列に接続された1つ又は複数の経路である。
【0026】
又、前記切替え信号生成回路は、前記第2のスイッチ手段のオン/オフ状態を切替える第1の切替え信号と、前記第3のスイッチ手段のオン/オフ状態を切替えるデータ制御信号とに応じて、前記第4のスイッチ手段のオン/オフ状態を切替える第2の切替え信号を出力する回路である。
【0027】
このような構成を採用したことにより、入力電圧と抵抗接続端子の電圧とが、制御手段に入力されると、該抵抗接続端子の電圧が、入力電圧と同電位になるように制御手段から電流制御信号が出力され、電流源用の第1、第2、第3及び第4のトランジスタに与えられる。第3の電流経路において、データ制御信号によって第3のスイッチ手段が導通状態になると、第1のトランジスタに流れる第1の定電流に対応した第3の定電流が、第3のトランジスタに流れる。第2の電流経路において、第1の切替え信号により第2のスイッチ手段が導通状態になると、第1のトランジスタに流れる第1の定電流に対応した第2の定電流が、第2のトランジスタに流れる。
【0028】
この第2の電流経路の第2の定電流は、第1の電流経路の第1の定電流に加算され、この加算された電流が、抵抗接続端子に接続された基準抵抗へ流れる。これに対応して第4の電流経路において、第2の切替え信号により第4のスイッチ手段が導通し、第2のトランジスタに流れる第2の定電流に対応した第4の定電流が、第4のトランジスタに流れる。この第4の電流経路の第4の定電流は、第3の電流経路の第3の定電流に加算され、この加算された電流が出力端子から出力される。
【0029】
要求される駆動電流の電流値が変更された場合、この電流値に対応して基準抵抗又は入力電圧を変更すると共に、第1及び第2の切替え信号によってそれぞれ第2及び第4のスイッチ手段のオン/オフ状態を切替えることにより、動作する電流経路の総数が変わる。これにより、各電流経路内のトランジスタは、常に最適条件で動作する。
【0030】
第2の発明は、第1の発明の電流駆動型表示装置の駆動回路において、前記制御手段がオペアンプで構成されている。
【0031】
第3の発明は、第1又は第2の発明の電流駆動型表示装置の駆動回路において、前記第2及び第4のスイッチ手段は、外部から入力される前記第1の切替え信号に応じてオン/オフ状態の切替えが行われる。
【0032】
第4の発明は、第1又は第2の発明の電流駆動型表示装置の駆動回路において、前記基準抵抗又は前記入力電圧の変更時において該基準抵抗を流れる前記基準電流を検出し、この検出結果に対応して前記第1の切替え信号を発生する電流検出回路、を設けている。
【0033】
これにより、基準抵抗又は入力電圧が変更されたときに、この変更後の基準抵抗を流れる基準電流が、電流検出回路で検出され、この検出結果に対応して第1の切替え信号が発生され、これに対応して第2及び第4のスイッチ手段のオン/オフ状態が切替えられる。
【0034】
第5の発明は、第1〜第4の発明のいずれか1つの電流駆動型表示装置の駆動回路において、前記出力端子に発光素子が接続されている。
【0035】
第6の発明は、第1〜第4の発明のいずれか1つの電流駆動型表示装置の駆動回路において、前記出力端子には、前記データ制御信号に基づき前記第3のスイッチ手段に対して相補的にオン/オフ動作する第5のスイッチ手段を介して、前記第2電源ノードが接続されると共に、発光素子が接続されている。
【0036】
この第6の発明によれば、複数の発光素子に対して互いに等しい一定の駆動電流が供給される。この結果、複数の発光素子の発光量のばらつきが抑制される。
【0037】
第7の発明は、第5又は第6の発明の電流駆動型表示装置の駆動回路において、発光素子を有機EL素子で構成している。
【0038】
第8の発明は、第1〜第7の発明のいずれか1つの電流駆動型表示装置の駆動回路において、前記トランジスタ及び前記スイッチ手段は、MOSトランジスタで構成されている。
【0039】
【発明の実施の形態】
(第1の実施形態)
図1は、本発明の第1の実施形態を示す有機EL素子を使用した電流駆動型表示装置の概略の回路図であり、従来の図2中の要素と共通の要素には共通の符号が付されている。
この表示装置は、図1と同様の表示パネル1と、この表示パネル1のデータ線SEG1,SEG2,…に駆動電流を供給するデータ線駆動回路40と、表示パネル1の走査線COM1,COM2,…を接地電位GND又は走査線用電源電位Vc(例えば、20V)に切替えて接続するための走査線駆動回路50と、制御信号D11,D21,…,C1,C2,…等を出力するための制御回路60と、この制御回路60の内部あるいは外部に設けられた切替え信号生成回路61,62,…とで、主に構成されている。
【0040】
データ線駆動回路40は、制御電圧である入力電圧VELを入力して基準となる定電流を発生する定電流回路41と、この発生した定電流を出力端子43−1,43−2,…から出力する出力回路42とで構成されている。
【0041】
定電流回路41は、入力電圧VELと抵抗接続端子41dの電圧とを入力し、該抵抗接続端子41dの電圧が、入力電圧VELと同電位になるように電流制御信号を出力する制御手段(例えば、オペアンプ)41aを有している。オペアンプ41aは、この反転入力端子に入力電圧VELが入力され、非反転入力端子が抵抗接続端子41dに接続され、出力端子から電流制御信号を出力する回路である。オペアンプ41dの出力端子には、第1の定電流を流す電流源用の第1のトランジスタ(例えば、PMOS)41b−1のゲートが接続され、このソースが第1電源ノードであるデータ線用電源電位Vs(例えば、20V)のノードに接続されている。
【0042】
PMOS41b−1のドレインには、第1のスイッチ手段(例えば、PMOS)41c−1のソースが接続されている。PMOS41c−1は、ゲートが接地電位GNDに接続されて常時オン状態になっており、他のスイッチ手段との条件を合わせるために設けられ、このソースが抵抗接続端子41dに接続されている。これらのPMOS41b−1及び41c−1により、第1の電流経路が構成されている。
【0043】
抵抗接続端子41dは、外付けの基準抵抗41eを介して、第2電源ノード(例えば、接地電位GNDノード)に接続されている。基準抵抗41eは、抵抗値Rを有し、この抵抗値Rによって基準電流Ir=VEL/Rを流す抵抗である。
【0044】
オペアンプ41aの出力端子には、PMOS41b−1を流れる第1の定電流に対応した第2の定電流を流すための、電流源用の1つ又は複数の第2のトランジスタ(例えば、2つのPMOS)41b−2,41b−3のゲートが接続されている。PMOS41b−2,41b−3のソースは、電源電位Vsに接続され、これらのドレインに、第2の定電流を導通/遮断するための1つ又は複数の第2のスイッチ手段(例えば、2つのPMOS)41c−2,41c−3のソースが接続されている。PMOS41c−2,41c−3は、電流決定に使用するトランジスタ数を制御するためのものであり、これらのドレインが抵抗接続端子41dに接続され、第1の切替え信号S1,S2の“L”レベルによってオン状態、“H”レベルによってオフ状態になる。これらのPMOS41b−2,41b−3,41c−2,41c−3により、第2の電流経路が構成されている。
【0045】
切替え信号S1,S2が共に“H”レベルの場合は、PMOS41c−2,41c−3がオフ状態になり、PMOS41b−1のみで、基準抵抗41eに流れる基準電流Irが決定される。切替え信号S1が“L”レベル、切替え信号S2が“H”レベルのときには、PMOS41c−2がオン状態、PMOS41c−3がオフ状態となり、PMOS41b−1,41b−2の合計電流により、基準抵抗41eを流れる基準電流Irが決定される。切替え信号S1,S2が共に“L”レベルのときには、PMOS41c−2,41c−3がオン状態となり、PMOS41b−1,41b−2,41b−3の合計電流により、基準抵抗41eを流れる基準電流Irが決定される。
【0046】
出力回路42は、PMOS41b−1を流れる第1の定電流に対応した第3の定電流を流すための、電流源用の第3のトランジスタ(例えば、PMOS)42a−11,42a−21,…を有し、これらのゲートがオペアンプ41aの出力端子に接続されている。PMOS42a−11,42a−21,…のソースは、電源電位Vsに接続され、これらのドレインに、第3の定電流を導通/遮断するための第3のスイッチ手段(例えば、PMOS)42b−11,42b−21,…のソースが接続されている。PMOS42b−11,42b−21,…のドレインは、出力端子43−1,43−2,…に接続され、ゲートに与えられるデータ制御信号である制御信号D11,D21,…によりオン/オフ動作する。これらのPMOS42a−11,42a−21,…,42b−11,42b−21,…により、第3の電流経路が構成されている。
【0047】
オペアンプ41aの出力端子には、PMOS41b−2,41b−3,…を流れる第2の定電流に対応した第4の定電流を流すための、電流源用の1つ又は複数の第4のトランジスタ(例えば、2組のPMOS)42a−12,42a−13と42a−22,42a−23のゲートが接続されている。これらのPMOS42a−12,42a−13,42a−22,42a−23,…のソースは、電源電位Vsに接続され、これらのドレインが、第4の定電流を導通/遮断するための第4のスイッチ手段(例えば、PMOS)42b−12,42b−13,42b−22,42b−23,…のソースに接続されている。PMOS42b−12,42b−13のドレインは、出力端子43−1に接続され、PMOS42b−22,42b−23のドレインも、出力端子43−2に接続されている。これらのPMOS42a−12,42a−13,42a−22,42a−23,…,42b−12,42b−13,42b−22,42b−23,…により、第4の電流経路が構成されている。
【0048】
PMOS42b−12,42b−13,43b−22,42b−23,…は、第2の切替え信号D12,D13,D22,D23,…によりオン/オフ動作し、該第2の切替え信号D12,D13,D22,D23が“L”レベルのときにオン状態となり、“H”レベルのときにオフ状態となり、オン状態のときにこれらを流れる電流を出力端子43−1,43−2側へ加算する機能を有している。
【0049】
定電流回路41側で2組のPMOS41b−1,41b−2を使用する場合には、出力回路42側のPMOS42a−11,42a−12と42a−21,42a−22の2組を使用し、定電流回路41側が3組のPMOS41b−1,41b−2,41b−3を使用する場合は、出力回路42側も3組のPMOS42a−11,42a−12,42a−13と42a−21,42a−22,42a−23,…を使用し、出力端子43−1,43−2,…へ出力する駆動電流を制御する。これらのPMOS41b−1〜41b−3,42a−11〜42a−13,42a−21〜42a−23,…は、所定の電流値範囲内で最適動作条件に設定されている。
【0050】
出力回路42の出力端子43−1,43−2,…には、表示パネル1のデータ線SEG1,SEG2,…が接続されると共に、第5のスイッチ手段(例えば、NMOS)44−1,44−2のドレインが接続されている。NMOS44−1,44−2,…は、ソースが接地電位GNDに接続され、ゲートに与えられる制御信号D11,D21,…によりオン/オフ動作し、PMOS42b−11,42b−21,…がオン状態のときにはオフ状態になり、PMOS42b−11,42b−21,…がオフ状態のときにはオン状態になって、出力端子43−1,43−2,…を接地電位GNDに接続するようになっている。
【0051】
走査線駆動回路50は、各走査線COM1,COM2,…側のノードN51,N52,…に接続されたCMOS出力回路で構成されている。即ち、走査線COM1側のノードN51には、CMOS出力回路を構成するPMOS51a及びNMOS51bのドレインが接続され、このPMOS51aのソースが電源電位Vcに接続され、NMOS51bのソースが接地電位GNDに接続されている。PMOS51a及びNMOS51bのゲートには、制御信号C1が与えられてオン/オフ動作する。走査線COM2側のノードN52にも、CMOS出力回路を構成するPMOS52a及びNMOS52bのドレインが接続され、このPMOS52aのソースが電源電位Vcに接続され、NMOS52bのソースが接地電位GNDに接続されている。このPMOS52a及びNMOS52bのゲートには、制御信号C2が与えられてオン/オフ動作する。
【0052】
制御回路60は、表示データ用の制御信号D11,D21,…や、表示データを切替えるためのアドレス用の制御信号C1,C2,…等を出力する回路である。
切替え信号生成回路61,62,…の内、切替え信号生成回路61は、外部から入力される第1の切替え信号S1,S2と、制御回路60から出力されるデータ制御信号である制御信号D11とを入力し、PMOS42b−12,42b−13を切替えるための第2の切替え信号D12,D13を出力する回路である。切替え信号生成回路61は、入力される切替え信号S1,S2及び制御信号D11をそれぞれ反転する3つのインバータ61a,61b,61cと、これらの出力側に接続されて切替え信号D12,D13を出力する2つの2入力NANDゲート61d,61eとで構成されている。この切替え信号生成回路61では、切替え信号S1が“L”レベルの場合だけ、制御信号D11と同時に切替え信号D12が出力される。
【0053】
切替え信号生成回路62は、外部から入力される第1の切替え信号S1,S2と、制御回路60から出力されるデータ制御信号である制御信号D21とを入力し、PMOS42b−22,42b−23を切替えるための切替え信号D22,D23を出力する回路である。この切替え信号生成回路62は、切替え信号生成回路61と同様に、3つのインバータ62a,62b,62cと、2つの2入力NANDゲート62d,62eとで構成されている。他の切替え信号生成回路も同様の回路である。
【0054】
切替え信号生成回路61,62,…に入力する切替え信号S1,S2は、例えば、図1の表示装置内にデコード回路を設け、このデコード回路に接続された外部端子を用い、この外部端子を指定することにより該切替え信号S1,S2を入力したり、あるいは、バスに接続された制御レジスタにて切替え信号S1,S2の入力を制御する等、種々の構成を採用できる。
【0055】
以上のように構成される図1の表示装置の動作を説明する。
まず、表示装置の全体の動作を説明する。
制御電圧である入力電圧VELがデータ線駆動回路40に入力されると、定電流回路41において、入力電圧VELと基準抵抗41eとによって定電流が生成される。制御回路60から出力される制御信号D11,D21,…,C1,C2,…の内、例えば、制御信号D11が“L”レベルのとき、出力回路42内のPMOS42b−11がオン状態、NMOS44−1がオフ状態になる。すると、電流源用のPMOS42a−11を流れる定電流が、オン状態のPMOS42b−11を通り、駆動電流として出力端子43−1へ出力される。
【0056】
このとき、制御信号C1が“H”レベルで、走査線駆動回路50内のPMOS51aがオフ状態、NMOS51bがオン状態になっていれば、出力端子43−1から出力された駆動電流は、データ線SEG1→EL素子EL11→走査線COM1→ノードN51→NMOS51b→接地電位GNDへ流れる。EL素子EL11に電流が流れると、これが発光する。
【0057】
制御信号C1が“L”レベルで、PMOS51aがオン状態、NMOS51bがオフ状態のときは、EL素子EL11のアノードの電位とカソードの電位が同電位になり、電位差がないため、このEL素子EL11に電流が流れず、発光しない。又、制御信号D11が“H”レベルで、PMOS42b−11がオフ状態、NMOS44−1がオン状態になると、PMOS42a−11に流れる定電流がPMOS42b−11で遮断される。出力端子43−1は、オン状態のNMOS44−1によって接地電位GNDになるので、EL素子EL11に電流が流れず、発光しない。
【0058】
次に、データ線駆動回路40の詳細な動作を説明する。
定電流回路41は、基準抵抗41eに加わる電圧が、入力電圧VELと同電位になるように動作する。即ち、基準抵抗41eに加わる電圧が入力電圧VELより低い場合は、オペアンプ41aの出力電圧が低下し、PMOS41b−1の駆動能力が大きくなり、抵抗接続端子41dの電圧が高くなる。逆に、抵抗接続端子41dの電圧が入力電圧VELより高い場合には、PMOS41b−1の駆動能力が小さくなり、抵抗接続端子41dの電圧が下がる。この結果、PMOS41b−1から基準抵抗41eの経路に流れる基準電流Irは、Ir=VEL/Rで決定される。
【0059】
出力回路42内のPMOS42a−11,42a−21,…は、出力端子43−1,43−2,…に定電流を流すための電流源となるトランジスタであり、PMOS41b−1と同じ大きさのトランジスタである。PMOS41b−1に基準電流Ir=VEL/Rが流れるとき、このPMOS41b−1と同条件にあるPMOS42a−11,42a−21,…にも、基準電流Irと同じ電流が流れる。制御信号D11,D21,…が“L”レベルのときに、PMOS42b−11,42b−21,…がオン状態となり、同一の定電流が駆動電流として出力端子43−1,43−2,…から出力され、表示パネル1のデータ線SEG1,SEG2,…へ供給される。
【0060】
例えば、各電流経路(PMOS41b−1からPMOS41c−1の経路、PMOS42a−11からPMOS42b−11の経路、PMOS42a−21からPMOS42b−21の経路等)において、仮に、入力電圧VEL=6V、基準抵抗41eの抵抗値R=30kΩの条件で、基準電流Ir=200μAを流し、PMOSのばらつき対策で各PMOSのゲート長、ゲート幅、ゲート電圧、及び図4の定電流領域である直線性領域を最適値に設定しているとする。このとき、基準電流Ir=200μAと同一の電流が、各出力端子43−1,43−2,…から出力され、データ線SEG1,SEG2,…へ供給される。
【0061】
この条件で、各データ線SEG1,SEG2,…へ供給するための電流値を要求によって変更する場合、下記の表の電流値の関係に示すように、基準抵抗41eを10kΩのものに取替えれば、基準電流Irが600μAになり、これによって各出力端子43−1,43−2,…から600μAの駆動電流を出力できる。
【表1】
【0062】
各電流経路(PMOS41b−1からPMOS41c−1の経路、PMOS42a−11からPMOS42b−11の経路、PMOS42a−21からPMOS42b−21の経路等)へ基準電流Ir=600μAを流すと、各PMOS41b−1,42a−11,42a−21,…のゲート電圧が上昇し、図4に示すように、定電流領域である直線性領域の開始電圧も上昇する。これにより、各PMOS41b−1,42a−11,42a−21,…が最適動作条件からずれることになる。
【0063】
そこで、これを防止するために、本実施形態では、切替え信号S1,S2が共に“L”レベルになるよう外部から制御する。すると、切替え信号生成回路61,62,…から出力される切替え信号D12,D13,D22,D23,…も“L”レベルになる。切替え信号S1,S2が“L”レベルになると、PMOS41c−2,41c−3がオン状態になると共に、切替え信号D12,D13,D22,D23,…の“L”レベルによってPMOS42b−12,42b−13,42b−22,42b−23,…もオン状態になる。
【0064】
これにより、各PMOS41b−1〜41b−3,42a−11〜42a−13,42a−21〜42a−23,…の電流経路にそれぞれ200μAが流れ、基準抵抗41eに流れる基準電流Irが600μAになり、これと同一の電流値600μAが各出力端子43−1,43−2,…から出力されることになる。よって、最適に設定した各PMOS41b−1,…当り200μAの電流設定にすることができる。
【0065】
本実施形態では、次のような効果がある。
本実施形態では、出力端子43−1,43−2,…から出力される駆動電流において、要求される電流値が変更された場合、これに対応して基準抵抗41eの抵抗値を変えると共に、第1の切替え信号S1,S2及び第2の切替え信号D12,D13,D22,D23,…によって動作させる電流経路の数を変更するようにしている。このとき、各電流経路を流れる電流値が変更されるものの、各電流経路のPMOS41b−1,…は常に最適条件で動作することになるので、データ線駆動回路40全体としても最適条件で動作するという効果が得られる。従って、各出力端子43−1,43−2,…から出力される駆動電流のばらつきを抑制でき、互いに等しい一定電流を表示パネル1へ供給できる。この結果、EL素子EL11,…の発光量がデータ線SEG1,SEG2,…毎にばらつくことを防止できる。
【0066】
(第2の実施形態)
図5は、本発明の第2の実施形態を示すデータ線駆動回路の回路図であり、第1の実施形態を示す図1中の要素と共通の要素には共通の符号が付されている。
このデータ線駆動回路は、図1と同様の定電流回路41、及び出力回路42の他に、新たに、電流検出回路45を設けている。電流検出回路45は、要求される駆動電流の電流値が変更され、これに応じて基準抵抗41eの抵抗値を変更したときに、該基準抵抗41eを流れる基準電流Irを検出し、この検出結果に対応してPMOS41c−2,41c−3のオン/オフ状態を切替えるための第1の切替え信号S1,S2を発生する回路である。
【0067】
電流検出回路45は、オペアンプ41aの出力端子にゲートが接続されたPMOS45aを有し、このソースが電源電位Vsに接続されている。PMOS45aは、PMOS41b−1と同一サイズであって同一条件で動作するトランジスタである。PMOS45aのドレイン側ノードN45bには、抵抗45bを介して接地電位GNDが接続されている。基準電圧Vrと接地電位GNDとの間には、分圧抵抗45c,45d,45eが直列に接続されている。
【0068】
ノードN45bと、分圧抵抗45c及び45dの接続点のノードN45dとは、電圧比較器であるコンパレータ45fの入力端子に接続されている。ノードN45bと、分圧抵抗45d及び45eの接続点のノードN45eとは、コンパレータ45gの入力端子に接続されている。コンパレータ45f,45gの出力端子は、ラッチ回路45hの入力端子Dに接続されている。
【0069】
ラッチ回路45hは、ラッチ端子Lに入力されるロード(Load)信号Ldが“H”レベルのときに、入力端子Dのデータをラッチする回路である。ロード信号Ldは、インバータ45iで反転され、ラッチ回路45hの出力端子Qと、このインバータ45iの出力端子とが、2入力NANDゲート45j,45kの入力端子に入力され、このNANDゲート45j,45kから切替え信号S1,S2が出力されるようになっている。
【0070】
この切替え信号S1,S2が、PMOS41c−2,41c−3のゲートに入力されると共に、切替え信号生成回路61,62,…に入力され、この切替え信号生成回路61,62,…で生成された切替え信号D12,D13,D22,D23,…が、PMOS42b−12,42b−13,42b−22,42b−23,…のゲートに与えられるようになっている。
【0071】
次に、図5の動作を説明する。
要求される駆動電流の電流値が変更され、これに対応して基準抵抗41eの抵抗値を変更すると、PMOS41b−1と同じ条件でPMOS45aが動作し、変更された基準抵抗41eに流れる基準電流Irと同じ大きさの電流が、抵抗45bに流れる。抵抗45bのノードN45bには、電流値に比例した電圧が表れる。このノードN45bの電圧と、基準電圧Vrが分圧抵抗45c,45d,45eで分圧されたノードN45d,N45eの電圧とが、コンパレータ45f,45gで比較される。この比較結果は、ロード信号Ldが“H”レベルのときに、ラッチ回路45hに保持される。
【0072】
基準抵抗41eに流れる基準電流Irが小さく、ノードN45bの電圧が、基準電圧Vrを分圧したノードN45e,ノードN45dの電圧より低い場合は、コンパレータ45f,45gから“L”レベルが出力され、これがラッチ回路45hに取り込まれ、NANDゲート45j,45kから“H”レベルの切替え信号S1,S2が出力される。この切替え信号S1,S2の“H”レベルにより、定電流回路41内のPMOS41c−2,41c−3がオフ状態になる。このように、基準抵抗41eに流れる基準電流Irが小さい場合は、定電流回路41においてPMOS41b−1,41c−1の電流経路だけが動作する。
【0073】
基準抵抗41eの抵抗値を変更することにより、この基準抵抗41eに流れる基準電流Irが大きくなり、抵抗45bのノードN45bの電圧が上がり、抵抗45eのノードN45eの電圧より高い電圧になると、コンパレータ45gは“H”レベルを出力し、NANDゲート45kから出力される切替え信号S1が“L”レベルに切替わる。すると、定電流回路41内のPMOS41c−2がオン状態になり、PMOS41b−2,41c−2の電流経路も動作する。切替え信号S1が“L”レベルになると、切替え信号生成回路61,62,…によって生成される切替え信号D12,D22,…も“L”レベルになり、PMOS42b−12,42b−22,…もオン状態になる。このため、PMOS42a−12,42b−12の電流経路と、PMOS42a−22,42b−22の電流経路も動作する。
【0074】
基準抵抗41eの抵抗値の変更によってさらに基準電流Irが大きくなり、抵抗45bのノードN45bの電圧が上がって、抵抗45dのノードN45dの電圧を上回るようになると、NANDゲート45jから出力される切替え信号S2も“L”レベルになる。切替え信号S2が“L”レベルになると、定電流回路41内のPMOS41c−3がオン状態となり、PMOS41b−3,41c−3の電流経路も動作する。同時に、切替え信号生成回路61,62,…で生成される切替え信号D13,D23,…も“L”レベルになり、出力回路42内のPMOS42b−13,42b−23,…がオン状態になる。このため、PMOS42a−13,42b−13の電流経路、PMOS42a−23,42b−23の電流経路等も動作する。
【0075】
このように、基準抵抗41eに流れる基準電流Irが大きくなるにつれ、定電流回路41はPMOS41b−1,41c−1の組だけから、PMOS41b−2,41c−2の組、PMOS41b−3,41c−3の組へと動き始める。基準抵抗41eに流れる基準電流Irは、全体ではVEL/Rによって変化するが、1つの電流経路に流れる電流は抑えられ、各電流経路では最適時に近い条件で動作させることが可能となる。
【0076】
以上のように、本実施形態では、次の(a)、(b)のような効果がある。
(a)第1の実施形態では、切替え信号S1,S2を外部から指定する必要があったが、この第2の実施形態では、電流検出回路45によって内部で自動的に切替え信号S1,S2を生成するため、使用者側からみればコントロールを意識する必要がなくなり、使い勝手がよくなる。なお、要求される駆動電流の電流値を変更する場合、この駆動電流の電流値に対応して、電流検出回路45に与える基準電圧Vrを変更すればよい。
【0077】
(b)第1の実施形態及びこの第2の実施形態とも、駆動電流を変える方法として、基準抵抗41eの抵抗値を変える方法について説明したが、基準電流Ir=VEL/Rの関係から、制御電圧である入力電圧VELを変えてもよい。入力電圧VELを変え、アナログ的に駆動電流の出力を制御する場合、第1の実施形態では、切替え信号S1,S2の入力の設定が若干難しい。これに対し、この第2の実施形態では、切替え信号S1,S2が内部の電流検出回路45で生成されるので、アナログ的変化にも対応が容易である。
【0078】
(利用形態)
本発明は、上記実施形態に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の(イ)、(ロ)のようなものがある。
【0079】
(イ)データ線駆動回路40や走査線駆動回路50等は、他のMOSトランジスタ構成やバイポーラトランジスタ等で構成することも可能である。
【0080】
(ロ)実施形態では、有機EL素子でのドットマトリクス型表示装置に適用した例を説明したが、駆動する発光素子は有機EL素子に限定されるものではなく、駆動回路が駆動する対象は、電流が供給されることによって表示状態に遷移する発光素子であれば、LED等の種々の発光素子を用いた表示装置等に適用できる。
【0081】
【発明の効果】
以上詳細に説明したように、第1の発明によれば、電流経路を複数設けておき、要求される駆動電流の電流値が変更された場合、この電流値に対応して基準抵抗又は入力電圧を変更すると共に、第1及び第2の切替え信号により第2及び第4のスイッチ手段のオン/オフ状態をそれぞれ切替えて、動作させる電流経路の総数を変更するようにしている。このとき、基準抵抗を流れる電流値は変更されるものの、各電流経路のトランジスタは、常に最適条件で動作することになるので、駆動回路全体としても最適条件で動作するという効果が得られる。従って、各出力端子から出力される駆動電流のばらつきを防止できる。
【0082】
第2の発明によれば、制御手段をオペアンプで構成したので、電流制御信号の生成が容易になる。
【0083】
第3の発明によれば、第2及び第4のスイッチ手段は、外部から入力される第1の切替え信号に応じてオン/オフ状態の切替えを行うようにしたので、駆動回路の回路構成を複雑にすることなく、要求される駆動電流の電流値の変更に容易に対応できる。
【0084】
第4の発明によれば、電流検出回路によって第2及び第4のスイッチ手段のオン/オフ状態を切替えるための第1の切替え信号を生成するようにしたので、基準抵抗又は入力電圧の変更時の設定が内部で自動的に行える。しかも、入力電圧を変えてアナログ的に出力電流を制御する場合、電流検出回路によって自動的に第1の切替え信号が発生されるので、アナログ的変化に対する対応が容易になる。
【0085】
第5〜第7の発明によれば、出力端子に有機EL素子等の発光素子が接続されるので、各出力端子から出力される駆動電流のばらつきを防止して、複数の発光素子の発光量のばらつきを的確に防止できる。
【0086】
第8の発明によれば、トランジスタ及びスイッチ手段をMOSトランジスタで構成したので、電圧でMOSトランジスタをゲート制御でき、回路構成が簡単になる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態を示す電流駆動型表示装置の概略の回路図である。
【図2】 従来の電流駆動型表示装置の概略の回路図である。
【図3】従来の他のデータ線駆動回路の回路図である。
【図4】トランジスタ特性を示す図である。
【図5】本発明の第2の実施形態を示すデータ線駆動回路の回路図である。
【符号の説明】
1 表示パネル
40 データ線駆動回路
41 定電流回路
41a オペアンプ
41b−1〜41b−3,41c−1〜41c−3 PMOS
41d 抵抗接続端子
41e 基準抵抗
42 出力回路
42a−11〜42a−13,42a−21〜42a−23,42b−11〜42b−13,42b−21〜42b−23 PMOS
45 電流検出回路
50 走査線駆動回路
60 制御回路
61,62 切替え信号生成回路
Claims (8)
- 入力電圧と抵抗接続端子の電圧とを入力し、前記抵抗接続端子の電圧が前記入力電圧と同電位になるように電流制御信号を出力する制御手段と、
前記電流制御信号に基づいて第1の定電流を流す電流源用の第1のトランジスタを有し、前記第1のトランジスタが、第1電源ノードと前記抵抗接続端子との間に接続された第1の電流経路と、
前記抵抗接続端子と第2電源ノードとの間に接続され、所定の抵抗値によって基準電流を流す基準抵抗と、
前記電流制御信号に基づいて前記第1の定電流に対応した第2の定電流を流す電流源用の第2のトランジスタと、前記第2の定電流を導通/遮断する第2のスイッチ手段とを有し、前記第2のトランジスタ及び前記第2のスイッチ手段が、前記第1の電流経路に対して並列に接続された1つ又は複数の第2の電流経路と、
前記電流制御信号に基づいて前記第1の定電流に対応した第3の定電流を流す電流源用の第3のトランジスタと、前記第3の定電流を導通/遮断する第3のスイッチ手段とを有し、前記第3のトランジスタ及び前記第3のスイッチ手段が、前記第1電源ノードと駆動電流を出力する出力端子との間に直列に接続された第3の電流経路と、
前記電流制御信号に基づいて前記第2の定電流に対応した第4の定電流を流す電流源用の第4のトランジスタと、前記第4の定電流を導通/遮断する第4のスイッチ手段とを有し、前記第4のトランジスタ及び前記第4のスイッチ手段が、前記第3の電流経路に対して並列に接続された1つ又は複数の第4の電流経路と、
前記第2のスイッチ手段のオン/オフ状態を切替える第1の切替え信号と、前記第3のスイッチ手段のオン/オフ状態を切替えるデータ制御信号とに応じて、前記第4のスイッチ手段のオン/オフ状態を切替える第2の切替え信号を出力する切替え信号生成回路と、
を備えたことを特徴とする電流駆動型表示装置の駆動回路。 - 前記制御手段は、演算増幅器で構成されていることを特徴とする請求項1記載の電流駆動型表示装置の駆動回路。
- 前記第2及び第4のスイッチ手段は、外部から入力される前記第1の切替え信号に応じてオン/オフ状態の切替えが行われることを特徴とする請求項1又は2記載の電流駆動型表示装置の駆動回路。
- 請求項1又は2記載の電流駆動型表示装置の駆動回路において、
前記基準抵抗又は前記入力電圧の変更時において該基準抵抗を流れる前記基準電流を検出し、この検出結果に対応して前記第1の切替え信号を発生する電流検出回路、を設けたことを特徴とする電流駆動型表示装置の駆動回路。 - 前記出力端子には、発光素子が接続されることを特徴とする請求項1〜4のいずれか1項に記載の電流駆動型表示装置の駆動回路。
- 前記出力端子には、前記データ制御信号に基づき前記第3のスイッチ手段に対して相補的にオン/オフ動作する第5のスイッチ手段を介して、前記第2電源ノードが接続されると共に、発光素子が接続されることを特徴とする請求項1〜4のいずれか1項に記載の電流駆動型表示装置の駆動回路。
- 前記発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項5又は6記載の電流駆動型表示装置の駆動回路。
- 前記トランジスタ及び前記スイッチ手段は、MOSトランジスタで構成されていることを特徴とする請求項1〜7のいずれか1項に記載の電流駆動型表示装置の駆動回路。
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