JP2003202830A - 駆動回路 - Google Patents
駆動回路Info
- Publication number
- JP2003202830A JP2003202830A JP2001401069A JP2001401069A JP2003202830A JP 2003202830 A JP2003202830 A JP 2003202830A JP 2001401069 A JP2001401069 A JP 2001401069A JP 2001401069 A JP2001401069 A JP 2001401069A JP 2003202830 A JP2003202830 A JP 2003202830A
- Authority
- JP
- Japan
- Prior art keywords
- current
- pmos
- switch means
- transistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims description 16
- 230000000903 blocking effect Effects 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 claims 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 101100202858 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SEG2 gene Proteins 0.000 description 9
- 101150080085 SEG1 gene Proteins 0.000 description 8
- 101100421134 Schizosaccharomyces pombe (strain 972 / ATCC 24843) sle1 gene Proteins 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 101000746134 Homo sapiens DNA endonuclease RBBP8 Proteins 0.000 description 6
- 101000969031 Homo sapiens Nuclear protein 1 Proteins 0.000 description 6
- 102100021133 Nuclear protein 1 Human genes 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3216—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using a passive matrix
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3275—Details of drivers for data electrodes
- G09G3/3283—Details of drivers for data electrodes in which the data driver supplies a variable data current for setting the current through, or the voltage across, the light-emitting elements
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/06—Passive matrix structure, i.e. with direct application of both column and row voltages to the light emitting or modulating elements, other than LCD or OLED
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0233—Improving the luminance or brightness uniformity across the screen
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
- Electronic Switches (AREA)
- Electroluminescent Light Sources (AREA)
Abstract
(57)【要約】
【課題】 複数の駆動電流間のばらつきを抑え、複数の
発光素子の発光量のばらつきをなくす。 【解決手段】 所定の電流値範囲内で最適動作条件に設
定された複数の電流経路（ＰＭＯＳ４１ｂ−１とＰＭＯ
Ｓ４１ｃ−１の経路等）を設けておく。複数の出力端子
４３−１，…から出力される、要求される駆動電流の電
流値が変更された場合、この電流値に対応して基準抵抗
４１ｅ又は入力電圧ＶＥＬを変更すると共に、切替え信
号Ｓ１，…によってＰＭＯＳ４１ｃ−２，…のオン／オ
フ状態を切替え、動作させる電流経路の総数を変更す
る。これにより、各電流経路のＰＭＯＳ４１ａ−１，…
を最適条件で動作させることができ、出力端子４３−
１，…から出力される駆動電流のばらつきを防止でき
る。
発光素子の発光量のばらつきをなくす。 【解決手段】 所定の電流値範囲内で最適動作条件に設
定された複数の電流経路（ＰＭＯＳ４１ｂ−１とＰＭＯ
Ｓ４１ｃ−１の経路等）を設けておく。複数の出力端子
４３−１，…から出力される、要求される駆動電流の電
流値が変更された場合、この電流値に対応して基準抵抗
４１ｅ又は入力電圧ＶＥＬを変更すると共に、切替え信
号Ｓ１，…によってＰＭＯＳ４１ｃ−２，…のオン／オ
フ状態を切替え、動作させる電流経路の総数を変更す
る。これにより、各電流経路のＰＭＯＳ４１ａ−１，…
を最適条件で動作させることができ、出力端子４３−
１，…から出力される駆動電流のばらつきを防止でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電流が供給される
ことによって発光する有機エレクトロルミネセンス素子
（以下「有機ＥＬ素子」という。）や発光ダイオード
（以下「ＬＥＤ」という。）等を使用した電流駆動型表
示装置等を駆動するための駆動回路、特に駆動電流のば
らつきを抑えるための駆動回路に関するものである。
ことによって発光する有機エレクトロルミネセンス素子
（以下「有機ＥＬ素子」という。）や発光ダイオード
（以下「ＬＥＤ」という。）等を使用した電流駆動型表
示装置等を駆動するための駆動回路、特に駆動電流のば
らつきを抑えるための駆動回路に関するものである。
【０００２】
【従来の技術】図２は、有機ＥＬ素子を使用した従来の
表示装置の概略を示す回路図である。この表示装置は、
表示パネル１と、この表示パネル１のデータ線側を駆動
するデータ線駆動回路１０と、走査線側を駆動する走査
線駆動回路２０と、制御回路３０とで、主に構成されて
いる。
表示装置の概略を示す回路図である。この表示装置は、
表示パネル１と、この表示パネル１のデータ線側を駆動
するデータ線駆動回路１０と、走査線側を駆動する走査
線駆動回路２０と、制御回路３０とで、主に構成されて
いる。
【０００３】表示パネル１は、複数本のデータ線ＳＥＧ
１，ＳＥＧ２，…と、これと直交する複数本の走査線Ｃ
ＯＭ１，ＣＯＭ２，…とを有し、これらのデータ線ＳＥ
Ｇ１，ＳＥＧ２，…及び走査線ＣＯＭ１，ＣＯＭ２，…
の交差箇所に、有機ＥＬ素子ＥＬ１１〜ＥＬ２２，…が
それぞれ接続されている。
１，ＳＥＧ２，…と、これと直交する複数本の走査線Ｃ
ＯＭ１，ＣＯＭ２，…とを有し、これらのデータ線ＳＥ
Ｇ１，ＳＥＧ２，…及び走査線ＣＯＭ１，ＣＯＭ２，…
の交差箇所に、有機ＥＬ素子ＥＬ１１〜ＥＬ２２，…が
それぞれ接続されている。
【０００４】データ線駆動回路１０は、制御電圧である
入力電圧ＶＥＬを入力し、複数の出力端子１３−１，１
３−２，…から一定の駆動電流を出力し、各データ線Ｓ
ＥＧ１，ＳＥＧ２，…に供給する回路である。
入力電圧ＶＥＬを入力し、複数の出力端子１３−１，１
３−２，…から一定の駆動電流を出力し、各データ線Ｓ
ＥＧ１，ＳＥＧ２，…に供給する回路である。
【０００５】有機ＥＬ素子を使用した表示装置は、電流
駆動の表示装置であり、この表示品質を保つために、駆
動用ドライバ集積回路（以下「ドライバＩＣ」とい
う。）を構成するデータ線駆動回路１０及び走査線駆動
回路２０の内、特に、データ線駆動回路１０には、出力
電流である駆動電流の定電流特性と、出力端子１３−
１，１３−２，…間の駆動電流値の端子間ばらつきが小
さいことが要求される。有機ＥＬ表示装置は、電流駆動
の表示装置のため、表示パネル１の大きな配線抵抗の影
響、又、オン（ここでは電流が流れる状態をいう。）す
る表示ピクセル（画素）の数の差による電流差の影響、
特に大電流が流れる表示パネル１の陰極側である走査線
側の電圧レベルが大きく変動し、駆動電流の定電流特性
が悪いと表示に影響する。又、ＥＬ素子自体に掛かる電
圧の温度依存性も大きく、表示パネル１の陽極側である
データ線側の電位が大きく変動しても、電流値が変化し
ないような駆動電流の定電流特性を必要とする。さら
に、ドライバＩＣ間の出力間電流ばらつきは、そのまま
表示品質に影響する。
駆動の表示装置であり、この表示品質を保つために、駆
動用ドライバ集積回路（以下「ドライバＩＣ」とい
う。）を構成するデータ線駆動回路１０及び走査線駆動
回路２０の内、特に、データ線駆動回路１０には、出力
電流である駆動電流の定電流特性と、出力端子１３−
１，１３−２，…間の駆動電流値の端子間ばらつきが小
さいことが要求される。有機ＥＬ表示装置は、電流駆動
の表示装置のため、表示パネル１の大きな配線抵抗の影
響、又、オン（ここでは電流が流れる状態をいう。）す
る表示ピクセル（画素）の数の差による電流差の影響、
特に大電流が流れる表示パネル１の陰極側である走査線
側の電圧レベルが大きく変動し、駆動電流の定電流特性
が悪いと表示に影響する。又、ＥＬ素子自体に掛かる電
圧の温度依存性も大きく、表示パネル１の陽極側である
データ線側の電位が大きく変動しても、電流値が変化し
ないような駆動電流の定電流特性を必要とする。さら
に、ドライバＩＣ間の出力間電流ばらつきは、そのまま
表示品質に影響する。
【０００６】このような要求を満たすために、データ線
駆動回路１０は、基準となる定電流を発生する定電流回
路１１と、その発生した定電流を出力する出力回路１２
とで構成されている。
駆動回路１０は、基準となる定電流を発生する定電流回
路１１と、その発生した定電流を出力する出力回路１２
とで構成されている。
【０００７】定電流回路１１は、演算増幅器（以下「オ
ペアンプ」という。）１１ａを有している。オペアンプ
１１ａは、この反転入力端子に入力電圧ＶＥＬが入力さ
れ、非反転入力端子が抵抗接続端子１１ｄに接続され、
出力端子から電流制御信号を出力する回路である。オペ
アンプ１１ａの出力端子には、電流電源用のＰチャネル
型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１
１ｂのゲートが接続され、このソースがデータ線用電源
電位Ｖｓ（例えば、２０Ｖ）が接続されている。ＰＭＯ
Ｓ１１ｂは、抵抗接続端子１１ｄに流れる基準電流Ｉｒ
を制御する機能を有し、このドレインが、ＰＭＯＳ１１
ｃを介して抵抗接続端子１１ｄに接続されている。ＰＭ
ＯＳ１１ｃは、ゲートが接地電位ＧＮＤに接続されて常
時オン状態になっており、出力回路１２側のスイッチ用
トランジスタと条件を合わせるために設けられている。
抵抗接続端子１１ｄは、外付けの基準抵抗１１ｅを介し
て接地電位ＧＮＤに接続されている。
ペアンプ」という。）１１ａを有している。オペアンプ
１１ａは、この反転入力端子に入力電圧ＶＥＬが入力さ
れ、非反転入力端子が抵抗接続端子１１ｄに接続され、
出力端子から電流制御信号を出力する回路である。オペ
アンプ１１ａの出力端子には、電流電源用のＰチャネル
型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１
１ｂのゲートが接続され、このソースがデータ線用電源
電位Ｖｓ（例えば、２０Ｖ）が接続されている。ＰＭＯ
Ｓ１１ｂは、抵抗接続端子１１ｄに流れる基準電流Ｉｒ
を制御する機能を有し、このドレインが、ＰＭＯＳ１１
ｃを介して抵抗接続端子１１ｄに接続されている。ＰＭ
ＯＳ１１ｃは、ゲートが接地電位ＧＮＤに接続されて常
時オン状態になっており、出力回路１２側のスイッチ用
トランジスタと条件を合わせるために設けられている。
抵抗接続端子１１ｄは、外付けの基準抵抗１１ｅを介し
て接地電位ＧＮＤに接続されている。
【０００８】出力回路１２は、出力端子１３−１，１３
−２，…へ定電流を流すための電流源となるＰＭＯＳ１
２ａ−１，１２ａ−２，…を有している。ＰＭＯＳ１２
ａ−１，１２ａ−２，…は、ＰＭＯＳ１１ｂと同じ大き
さのトランジスタであり、これらのゲートがオペアンプ
１１ａの出力端子に接続され、ソースが電源電位Ｖｓに
接続されている。各ＰＭＯＳ１２ａ−１，１２ａ−２，
…のドレインは、スイッチ用の各ＰＭＯＳ１２ｂ−１，
１２ｂ−２，…を介して、出力端子１３−１，１３−
２，…にそれぞれ接続されている。各ＰＭＯＳ１２ｂ−
１，１２ｂ−２，…は、ゲートに与えらえれる表示デー
タ用の制御信号Ｄ１，Ｄ２，…により、オン／オフ動作
する。
−２，…へ定電流を流すための電流源となるＰＭＯＳ１
２ａ−１，１２ａ−２，…を有している。ＰＭＯＳ１２
ａ−１，１２ａ−２，…は、ＰＭＯＳ１１ｂと同じ大き
さのトランジスタであり、これらのゲートがオペアンプ
１１ａの出力端子に接続され、ソースが電源電位Ｖｓに
接続されている。各ＰＭＯＳ１２ａ−１，１２ａ−２，
…のドレインは、スイッチ用の各ＰＭＯＳ１２ｂ−１，
１２ｂ−２，…を介して、出力端子１３−１，１３−
２，…にそれぞれ接続されている。各ＰＭＯＳ１２ｂ−
１，１２ｂ−２，…は、ゲートに与えらえれる表示デー
タ用の制御信号Ｄ１，Ｄ２，…により、オン／オフ動作
する。
【０００９】各出力端子１３−１，１３−２，…は、ス
イッチ用のＮチャネル型ＭＯＳトランジスタ（以下「Ｎ
ＭＯＳ」という。）１４−１，１４−２，…を介して、
接地電位ＧＮＤに接続されている。各ＮＭＯＳ１４−
１，１４−２，…は、ゲートに与えらえる制御信号Ｄ
１，Ｄ２，…によりオン／オフ動作し、ＰＭＯＳ１２ｂ
−１，１２ｂ−２，…がオン状態のときにはオフ状態と
なり、ＰＭＯＳ１２ｂ−１，１２ｂ−２，…がオフ状態
のときにはオン状態になって、出力端子１３−１，１３
−２，…を接地電位ＧＮＤに接続する機能を有してい
る。
イッチ用のＮチャネル型ＭＯＳトランジスタ（以下「Ｎ
ＭＯＳ」という。）１４−１，１４−２，…を介して、
接地電位ＧＮＤに接続されている。各ＮＭＯＳ１４−
１，１４−２，…は、ゲートに与えらえる制御信号Ｄ
１，Ｄ２，…によりオン／オフ動作し、ＰＭＯＳ１２ｂ
−１，１２ｂ−２，…がオン状態のときにはオフ状態と
なり、ＰＭＯＳ１２ｂ−１，１２ｂ−２，…がオフ状態
のときにはオン状態になって、出力端子１３−１，１３
−２，…を接地電位ＧＮＤに接続する機能を有してい
る。
【００１０】走査線駆動回路２０は、表示データを切替
えるためのアドレス用の制御信号Ｃ１，Ｃ２，…に基づ
き、各走査線ＣＯＭ１，ＣＯＭ２，…を接地電位ＧＮＤ
又は走査線用電源電位Ｖｃ（例えば、２０Ｖ）に切替え
接続する回路であり、各走査線ＣＯＭ１，ＣＯＭ２，…
に接続されたＰＭＯＳ及びＮＭＯＳからなるＣＭＯＳ出
力回路で構成されている。即ち、走査線ＣＯＭ１のノー
ドＮ２１には、ＰＭＯＳ２１ａを介して電源電位Ｖｃが
接続されると共に、ＮＭＯＳ２１ｂを介して接地電位Ｇ
ＮＤに接続されている。これらのＰＭＯＳ２１及びＮＭ
ＯＳ２１ｂのゲートには、制御信号Ｃ１が入力される。
走査線ＣＯＭ２のノードＮ２２には、ＰＭＯＳ２２ａを
介して電源電位Ｖｃが接続されると共に、ＮＭＯＳ２２
ｂを介して接地電位ＧＮＤが接続され、これらのＰＭＯ
Ｓ２２ａ及びＮＭＯＳ２２ｂのゲートに制御信号Ｃ２が
入力される。以下同様に、他の走査線にも、ＰＭＯＳ及
びＮＭＯＳからなるＣＭＯＳ出力回路が接続されてい
る。
えるためのアドレス用の制御信号Ｃ１，Ｃ２，…に基づ
き、各走査線ＣＯＭ１，ＣＯＭ２，…を接地電位ＧＮＤ
又は走査線用電源電位Ｖｃ（例えば、２０Ｖ）に切替え
接続する回路であり、各走査線ＣＯＭ１，ＣＯＭ２，…
に接続されたＰＭＯＳ及びＮＭＯＳからなるＣＭＯＳ出
力回路で構成されている。即ち、走査線ＣＯＭ１のノー
ドＮ２１には、ＰＭＯＳ２１ａを介して電源電位Ｖｃが
接続されると共に、ＮＭＯＳ２１ｂを介して接地電位Ｇ
ＮＤに接続されている。これらのＰＭＯＳ２１及びＮＭ
ＯＳ２１ｂのゲートには、制御信号Ｃ１が入力される。
走査線ＣＯＭ２のノードＮ２２には、ＰＭＯＳ２２ａを
介して電源電位Ｖｃが接続されると共に、ＮＭＯＳ２２
ｂを介して接地電位ＧＮＤが接続され、これらのＰＭＯ
Ｓ２２ａ及びＮＭＯＳ２２ｂのゲートに制御信号Ｃ２が
入力される。以下同様に、他の走査線にも、ＰＭＯＳ及
びＮＭＯＳからなるＣＭＯＳ出力回路が接続されてい
る。
【００１１】制御回路３０は、ＰＭＯＳ１２ｂ−１，１
２ｂ−２，…及びＮＭＯＳ１４−１，１４−２，…を切
替えるための制御信号Ｄ１，Ｄ２，…や、ＰＭＯＳ２１
ａ，２２ａ，…及びＮＭＯＳ２１ｂ，２２ｂ，…を切替
えるための制御信号Ｃ１，Ｃ２，…を出力したり、ある
いはオペアンプ１１ａに与える入力電圧ＶＥＬ等を出力
する回路である。
２ｂ−２，…及びＮＭＯＳ１４−１，１４−２，…を切
替えるための制御信号Ｄ１，Ｄ２，…や、ＰＭＯＳ２１
ａ，２２ａ，…及びＮＭＯＳ２１ｂ，２２ｂ，…を切替
えるための制御信号Ｃ１，Ｃ２，…を出力したり、ある
いはオペアンプ１１ａに与える入力電圧ＶＥＬ等を出力
する回路である。
【００１２】以上のように構成される図２の表示装置の
動作を説明する。まず、表示装置の全体の動作を説明す
る。データ線駆動回路１０において、入力電圧ＶＥＬと
基準抵抗１１ｅにより、表示パネル１に流れる電流が制
御される。例えば、制御信号Ｄ１が“Ｌ”レベルのと
き、ＰＭＯＳ１２ｂ−１がオン状態、ＮＭＯＳ１４−１
がオフ状態になる。電流源用のＰＭＯＳ１２ａ−１から
出力された一定の駆動電流は、オン状態のＰＭＯＳ１２
ｂ−１を通して出力端子１３−１から出力され、表示パ
ネル１のデータ線ＳＥＧ１へ送られる。
動作を説明する。まず、表示装置の全体の動作を説明す
る。データ線駆動回路１０において、入力電圧ＶＥＬと
基準抵抗１１ｅにより、表示パネル１に流れる電流が制
御される。例えば、制御信号Ｄ１が“Ｌ”レベルのと
き、ＰＭＯＳ１２ｂ−１がオン状態、ＮＭＯＳ１４−１
がオフ状態になる。電流源用のＰＭＯＳ１２ａ−１から
出力された一定の駆動電流は、オン状態のＰＭＯＳ１２
ｂ−１を通して出力端子１３−１から出力され、表示パ
ネル１のデータ線ＳＥＧ１へ送られる。
【００１３】走査線駆動回路２０において、例えば、制
御信号Ｃ１が“Ｈ”レベルのとき、ＰＭＯＳ２１ａがオ
フ状態、ＮＭＯＳ２１ｂがオン状態になる。ＮＭＯＳ２
１ｂがオン状態になると、出力端子１３−１から出力さ
れた一定の駆動電流は、ＥＬ素子ＥＬ１１→走査線ＣＯ
Ｍ１→ノードＮ２１→ＮＭＯＳ２１ｂ→接地電位ＧＮＤ
へ流れる。ＥＬ素子ＥＬ１１に電流が流れると、このＥ
Ｌ素子ＥＬ１１が発光する。
御信号Ｃ１が“Ｈ”レベルのとき、ＰＭＯＳ２１ａがオ
フ状態、ＮＭＯＳ２１ｂがオン状態になる。ＮＭＯＳ２
１ｂがオン状態になると、出力端子１３−１から出力さ
れた一定の駆動電流は、ＥＬ素子ＥＬ１１→走査線ＣＯ
Ｍ１→ノードＮ２１→ＮＭＯＳ２１ｂ→接地電位ＧＮＤ
へ流れる。ＥＬ素子ＥＬ１１に電流が流れると、このＥ
Ｌ素子ＥＬ１１が発光する。
【００１４】制御信号Ｃ１が“Ｌ”レベルのときには、
ＰＭＯＳ２１ａがオン状態、ＮＭＯＳ２１ｂがオフ状態
になる。このとき、ＥＬ素子ＥＬ１１のアノードとカソ
ード間に電位差が生じないので、このＥＬ素子ＥＬ１１
に電流が流れず、発光しない。又、制御信号Ｄ１が
“Ｈ”レベルのとき、ＰＭＯＳ１２ｂ−１がオフ状態、
ＮＭＯＳ１４−１がオン状態になる。この状態でＰＭＯ
Ｓ２１ａがオン状態のとき、ＥＬ素子ＥＬ１１のアノー
ドが接地電位ＧＮＤ、カソードが電源電位Ｖｃになって
逆方向にバイアスされるので、このＥＬ素子ＥＬ１１に
電流が流れず、発光しない。
ＰＭＯＳ２１ａがオン状態、ＮＭＯＳ２１ｂがオフ状態
になる。このとき、ＥＬ素子ＥＬ１１のアノードとカソ
ード間に電位差が生じないので、このＥＬ素子ＥＬ１１
に電流が流れず、発光しない。又、制御信号Ｄ１が
“Ｈ”レベルのとき、ＰＭＯＳ１２ｂ−１がオフ状態、
ＮＭＯＳ１４−１がオン状態になる。この状態でＰＭＯ
Ｓ２１ａがオン状態のとき、ＥＬ素子ＥＬ１１のアノー
ドが接地電位ＧＮＤ、カソードが電源電位Ｖｃになって
逆方向にバイアスされるので、このＥＬ素子ＥＬ１１に
電流が流れず、発光しない。
【００１５】次に、データ線駆動回路１０の詳細な動作
を説明する。定電流回路１１は、基準抵抗１１ｅに加わ
る電圧が入力電圧ＶＥＬと同電位になるように動作す
る。即ち、基準抵抗１１ｅに加わる電圧が入力電圧ＶＥ
Ｌより低い場合は、オペアンプ１１ａの出力電圧が低下
し、ＰＭＯＳ１１ｂの駆動能力が大きくなり、抵抗接続
端子１１ｄの電圧が高くなる。逆に、抵抗接続端子１１
ｄの電圧が入力電圧ＶＥＬより高い場合は、ＰＭＯＳ１
１ｂの駆動能力も小さくなり、該抵抗接続端子１１ｄの
電圧が低くなる。この結果、ＰＭＯＳ１１ｂから基準抵
抗１１ｅの経路に流れる基準電流Ｉｒは、該基準抵抗１
１ｅの抵抗値をＲとすると、Ｉｒ＝ＶＥＬ／Ｒで決定さ
れる。
を説明する。定電流回路１１は、基準抵抗１１ｅに加わ
る電圧が入力電圧ＶＥＬと同電位になるように動作す
る。即ち、基準抵抗１１ｅに加わる電圧が入力電圧ＶＥ
Ｌより低い場合は、オペアンプ１１ａの出力電圧が低下
し、ＰＭＯＳ１１ｂの駆動能力が大きくなり、抵抗接続
端子１１ｄの電圧が高くなる。逆に、抵抗接続端子１１
ｄの電圧が入力電圧ＶＥＬより高い場合は、ＰＭＯＳ１
１ｂの駆動能力も小さくなり、該抵抗接続端子１１ｄの
電圧が低くなる。この結果、ＰＭＯＳ１１ｂから基準抵
抗１１ｅの経路に流れる基準電流Ｉｒは、該基準抵抗１
１ｅの抵抗値をＲとすると、Ｉｒ＝ＶＥＬ／Ｒで決定さ
れる。
【００１６】オペアンプ１１ａの出力端子に接続された
出力回路１２内のＰＭＯＳ１２ａ−１，１２ａ−２，…
は、ＰＭＯＳ１１ｂと同じ大きさのトランジスタである
ため、該ＰＭＯＳ１１ｂに基準電流Ｉｒ＝ＶＥＬ／Ｒが
流れるとき、このＰＭＯＳ１１ｂと同条件にあるＰＭＯ
Ｓ１２ａ−１，１２ａ−２，…にも、基準電流Ｉｒと同
じ電流が流れる。制御信号Ｄ１，Ｄ２，…が“Ｌ”レベ
ルのときには、ＰＭＯＳ１２ｂ−１，１２ｂ−２，…が
オン状態になるので、基準電流Ｉｒに相当する一定の駆
動電流が出力端子１３−１，１３−２，…から出力され
る。
出力回路１２内のＰＭＯＳ１２ａ−１，１２ａ−２，…
は、ＰＭＯＳ１１ｂと同じ大きさのトランジスタである
ため、該ＰＭＯＳ１１ｂに基準電流Ｉｒ＝ＶＥＬ／Ｒが
流れるとき、このＰＭＯＳ１１ｂと同条件にあるＰＭＯ
Ｓ１２ａ−１，１２ａ−２，…にも、基準電流Ｉｒと同
じ電流が流れる。制御信号Ｄ１，Ｄ２，…が“Ｌ”レベ
ルのときには、ＰＭＯＳ１２ｂ−１，１２ｂ−２，…が
オン状態になるので、基準電流Ｉｒに相当する一定の駆
動電流が出力端子１３−１，１３−２，…から出力され
る。
【００１７】このように、従来のデータ線駆動回路１０
では、入力電圧ＶＥＬと基準抵抗１１ｅにより、表示パ
ネル１に流れる電流を制御している。このデータ線駆動
回路１０は、ＰＭＯＳ１１ｂ，１２ａ−１，１２ａ−
２，…が全て同じトランジスタ特性をもっていることを
前提にしている。しかし、ＩＣチップ内のトランジスタ
が全て同一のトランジスタ特性を示すわけでもなく、Ｐ
ＭＯＳ１１ｂ，１２ａ−１，１２ａ−２，…の閾値電圧
Ｖｔｐ等に製造ばらつきが絡み、このときの出力端子１
３−１，１３−２，…の出力電流が、次式のようにな
る。 Ｉｄｓ＝β（Ｖｇｓ−Ｖｔｐ±ΔＶｔｐ）2 但し、Ｉｄｓ；ＰＭＯＳのドレイン・ソース間電流 β；トランジスタゲイン ΔＶｔｐ；ＰＭＯＳの閾値電圧Ｖｔｐのばらつき ＰＭＯＳのドレイン・ソース間電流Ｉｄｓのばらつき幅
は、ΔＶｔｐの影響が大きく、この電流Ｉｄｓのばらつ
きを小さくするためには、ゲート・ソース間電圧Ｖｇｓ
を大きくすることが１つの対策となる。
では、入力電圧ＶＥＬと基準抵抗１１ｅにより、表示パ
ネル１に流れる電流を制御している。このデータ線駆動
回路１０は、ＰＭＯＳ１１ｂ，１２ａ−１，１２ａ−
２，…が全て同じトランジスタ特性をもっていることを
前提にしている。しかし、ＩＣチップ内のトランジスタ
が全て同一のトランジスタ特性を示すわけでもなく、Ｐ
ＭＯＳ１１ｂ，１２ａ−１，１２ａ−２，…の閾値電圧
Ｖｔｐ等に製造ばらつきが絡み、このときの出力端子１
３−１，１３−２，…の出力電流が、次式のようにな
る。 Ｉｄｓ＝β（Ｖｇｓ−Ｖｔｐ±ΔＶｔｐ）2 但し、Ｉｄｓ；ＰＭＯＳのドレイン・ソース間電流 β；トランジスタゲイン ΔＶｔｐ；ＰＭＯＳの閾値電圧Ｖｔｐのばらつき ＰＭＯＳのドレイン・ソース間電流Ｉｄｓのばらつき幅
は、ΔＶｔｐの影響が大きく、この電流Ｉｄｓのばらつ
きを小さくするためには、ゲート・ソース間電圧Ｖｇｓ
を大きくすることが１つの対策となる。
【００１８】図４は、ＰＭＯＳのトランジスタ特性を示
す図であり、横軸にドレイン・ソース間電圧Ｖｄｓ、縦
軸にドレイン・ソース間電流Ｉｄｓがとられている。ド
レイン・ソース間電圧Ｖｄｓの立上がり近辺の領域は、
非直線性領域（比飽和領域）であり、該ドレイン・ソー
ス間電圧Ｖｄｓが大きくなると、直線性領域（飽和領
域）へ移行する。
す図であり、横軸にドレイン・ソース間電圧Ｖｄｓ、縦
軸にドレイン・ソース間電流Ｉｄｓがとられている。ド
レイン・ソース間電圧Ｖｄｓの立上がり近辺の領域は、
非直線性領域（比飽和領域）であり、該ドレイン・ソー
ス間電圧Ｖｄｓが大きくなると、直線性領域（飽和領
域）へ移行する。
【００１９】ソース・ドレイン間の電流Ｉｄｓのばらつ
きを小さくするために、ゲート・ソース間電圧Ｖｇｓを
大きくすることが１つの対策であるが、しかし、ゲート
・ソース間電圧を上げることは、ＰＭＯＳの定電流領域
である直線性領域の開始する電圧を上げることなる。図
４のトランジスタ特性でいえば、ゲート・ソース間電圧
Ｖｇｓが上がれば、定電流特性を示すドレイン・ソース
間電圧Ｖｄｓも大きくなる。定電流領域を表示パネル１
の表示電圧とする場合は、ドレイン・ソース間電圧Ｖｄ
ｓの上昇が、出力回路１２の消費電力（Ｉｄｓ×Ｖｄ
ｓ）を大きくすることになり、ＩＣ内で発熱の問題を起
こし、ゲート・ソース間電圧Ｖｇｓを上げてばらつき対
策とすることには制約がある。出力電流のばらつきを減
らすために、図３のようなデータ線駆動回路も提案され
ている。
きを小さくするために、ゲート・ソース間電圧Ｖｇｓを
大きくすることが１つの対策であるが、しかし、ゲート
・ソース間電圧を上げることは、ＰＭＯＳの定電流領域
である直線性領域の開始する電圧を上げることなる。図
４のトランジスタ特性でいえば、ゲート・ソース間電圧
Ｖｇｓが上がれば、定電流特性を示すドレイン・ソース
間電圧Ｖｄｓも大きくなる。定電流領域を表示パネル１
の表示電圧とする場合は、ドレイン・ソース間電圧Ｖｄ
ｓの上昇が、出力回路１２の消費電力（Ｉｄｓ×Ｖｄ
ｓ）を大きくすることになり、ＩＣ内で発熱の問題を起
こし、ゲート・ソース間電圧Ｖｇｓを上げてばらつき対
策とすることには制約がある。出力電流のばらつきを減
らすために、図３のようなデータ線駆動回路も提案され
ている。
【００２０】図３は、従来の他のデータ線駆動回路を示
す回路図であり、図２中の要素と共通の要素には共通の
符号が付されている。このデータ線駆動回路では、ＰＭ
ＯＳ１１ｂ，１２ｂ−１，１２ｂ−２，…と電源電位Ｖ
ｓとの間に、抵抗１５−０，１５−１，１５−２，…を
接続し、電流ばらつきを減らすようにしている。
す回路図であり、図２中の要素と共通の要素には共通の
符号が付されている。このデータ線駆動回路では、ＰＭ
ＯＳ１１ｂ，１２ｂ−１，１２ｂ−２，…と電源電位Ｖ
ｓとの間に、抵抗１５−０，１５−１，１５−２，…を
接続し、電流ばらつきを減らすようにしている。
【００２１】例えば、出力端子１３−１の経路におい
て、ＰＭＯＳ１２ｂ−１の閾値電圧ＶｔｐのばらつきΔ
Ｖｔｐが、基準のＰＭＯＳ１１ｂより＋側に振れると、
この出力端子１３−１のビットだけ出力電流が減少す
る。出力電流が減ると、抵抗１５−１に加わる電圧も減
少し（Ｒ×ΔＩ）（但し、Ｒ；抵抗１５−１の抵抗値、
ΔＩ；出力端子１３−１の電流減少分）、この減少した
分だけ出力電流を決定するＰＭＯＳ１２ｂ−１のゲート
・ソース間電圧Ｖｇｓが上がったように働き、ばらつき
を抑える効果がある。しかし、これらも限定的なもので
あり、出力電流が少なくて済むような構造の表示パネル
１では、ゲート・ソース間電圧Ｖｇｓが低くなり、閾値
電圧Ｖｔｐのばらつきの影響が大きくでる分を補正しき
れない。
て、ＰＭＯＳ１２ｂ−１の閾値電圧ＶｔｐのばらつきΔ
Ｖｔｐが、基準のＰＭＯＳ１１ｂより＋側に振れると、
この出力端子１３−１のビットだけ出力電流が減少す
る。出力電流が減ると、抵抗１５−１に加わる電圧も減
少し（Ｒ×ΔＩ）（但し、Ｒ；抵抗１５−１の抵抗値、
ΔＩ；出力端子１３−１の電流減少分）、この減少した
分だけ出力電流を決定するＰＭＯＳ１２ｂ−１のゲート
・ソース間電圧Ｖｇｓが上がったように働き、ばらつき
を抑える効果がある。しかし、これらも限定的なもので
あり、出力電流が少なくて済むような構造の表示パネル
１では、ゲート・ソース間電圧Ｖｇｓが低くなり、閾値
電圧Ｖｔｐのばらつきの影響が大きくでる分を補正しき
れない。
【００２２】
【発明が解決しようとする課題】上述したように、従来
の回路構成では、出力電流規格に幅がある場合、図２の
回路構成のように、出力電流の大きいところでは定電流
特性が始まる出力電圧（ドレイン・ソース間電圧Ｖｄ
ｓ）が大きくなって出力回路１２の消費電力が増える。
又、図３の回路構成のように、出力電流の小さいところ
ではゲート・ソース間電圧Ｖｇｓが低くなり、ばらつき
が大きくなる等の制約が大きかった。よって、各データ
線ＳＥＧ１，ＳＥＧ２，…に供給される電流値は、互い
に等しい一定値にはならず、互いにばらついてしまうこ
とになる。結果として、ＥＬ素子ＥＬ１１，…の発光量
がデータ線ＳＥＧ１，ＳＥＧ２，…毎にばらついてしま
うという課題があった。
の回路構成では、出力電流規格に幅がある場合、図２の
回路構成のように、出力電流の大きいところでは定電流
特性が始まる出力電圧（ドレイン・ソース間電圧Ｖｄ
ｓ）が大きくなって出力回路１２の消費電力が増える。
又、図３の回路構成のように、出力電流の小さいところ
ではゲート・ソース間電圧Ｖｇｓが低くなり、ばらつき
が大きくなる等の制約が大きかった。よって、各データ
線ＳＥＧ１，ＳＥＧ２，…に供給される電流値は、互い
に等しい一定値にはならず、互いにばらついてしまうこ
とになる。結果として、ＥＬ素子ＥＬ１１，…の発光量
がデータ線ＳＥＧ１，ＳＥＧ２，…毎にばらついてしま
うという課題があった。
【００２３】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、駆動回路において、入
力電圧と抵抗接続端子の電圧とを入力し、前記抵抗接続
端子の電圧が前記入力電圧と同電位になるように電流制
御信号を出力する制御手段と、第１の電流経路と、基準
抵抗と、第２、第３、第４の電流経路とを備えている。
に、本発明の内の第１の発明は、駆動回路において、入
力電圧と抵抗接続端子の電圧とを入力し、前記抵抗接続
端子の電圧が前記入力電圧と同電位になるように電流制
御信号を出力する制御手段と、第１の電流経路と、基準
抵抗と、第２、第３、第４の電流経路とを備えている。
【００２４】前記第１の電流経路は、前記電流制御信号
に基づいて第１の定電流を流す電流源用の第１のトラン
ジスタを有し、前記第１のトランジスタが、第１電源ノ
ードと前記抵抗接続端子との間に接続された経路であ
る。前記基準抵抗は、前記抵抗接続端子と第２電源ノー
ドとの間に接続され、所定の抵抗値によって基準電流を
流す抵抗である。前記第２の電流経路は、前記電流制御
信号に基づいて前記第１の定電流に対応した第２の定電
流を流す電流源用の第２のトランジスタと、前記第２の
定電流を導通／遮断する第２のスイッチ手段とを有し、
前記第２のトランジスタ及び前記第２のスイッチ手段
が、前記第１の電流経路に対して並列に接続された１つ
又は複数の経路である。
に基づいて第１の定電流を流す電流源用の第１のトラン
ジスタを有し、前記第１のトランジスタが、第１電源ノ
ードと前記抵抗接続端子との間に接続された経路であ
る。前記基準抵抗は、前記抵抗接続端子と第２電源ノー
ドとの間に接続され、所定の抵抗値によって基準電流を
流す抵抗である。前記第２の電流経路は、前記電流制御
信号に基づいて前記第１の定電流に対応した第２の定電
流を流す電流源用の第２のトランジスタと、前記第２の
定電流を導通／遮断する第２のスイッチ手段とを有し、
前記第２のトランジスタ及び前記第２のスイッチ手段
が、前記第１の電流経路に対して並列に接続された１つ
又は複数の経路である。
【００２５】前記第３の電流経路は、前記電流制御信号
に基づいて前記第１の定電流に対応した第３の定電流を
流す電流源用の第３のトランジスタと、制御信号に基づ
き前記第３の定電流を導通／遮断する第３のスイッチ手
段とを有し、前記第３のトランジスタ及び前記第３のス
イッチ手段が、前記第１電源ノードと駆動電流を出力す
る出力端子との間に直列に接続された経路である。又、
前記第４の電流経路は、前記電流制御信号に基づいて前
記第２の定電流に対応した第４の定電流を流す電流源用
の第４のトランジスタと、前記第４の定電流を導通／遮
断する第４のスイッチ手段とを有し、前記第４のトラン
ジスタ及び前記第４のスイッチ手段が、前記第３の電流
経路に対して並列に接続された１つ又は複数の経路であ
る。
に基づいて前記第１の定電流に対応した第３の定電流を
流す電流源用の第３のトランジスタと、制御信号に基づ
き前記第３の定電流を導通／遮断する第３のスイッチ手
段とを有し、前記第３のトランジスタ及び前記第３のス
イッチ手段が、前記第１電源ノードと駆動電流を出力す
る出力端子との間に直列に接続された経路である。又、
前記第４の電流経路は、前記電流制御信号に基づいて前
記第２の定電流に対応した第４の定電流を流す電流源用
の第４のトランジスタと、前記第４の定電流を導通／遮
断する第４のスイッチ手段とを有し、前記第４のトラン
ジスタ及び前記第４のスイッチ手段が、前記第３の電流
経路に対して並列に接続された１つ又は複数の経路であ
る。
【００２６】そして、前記第１、第２、第３及び第４の
トランジスタは、所定の電流値範囲内で最適動作条件に
設定されており、要求される前記駆動電流の電流値が変
更された場合、その電流値に対応して前記基準抵抗又は
前記入力電圧を変更すると共に、前記第２及び第４のス
イッチ手段のオン／オフ状態を切替えて、動作させる前
記電流経路の総数を変更するようにしている。
トランジスタは、所定の電流値範囲内で最適動作条件に
設定されており、要求される前記駆動電流の電流値が変
更された場合、その電流値に対応して前記基準抵抗又は
前記入力電圧を変更すると共に、前記第２及び第４のス
イッチ手段のオン／オフ状態を切替えて、動作させる前
記電流経路の総数を変更するようにしている。
【００２７】このような構成を採用したことにより、入
力電圧と抵抗接続端子の電圧とが、制御手段に入力され
ると、該抵抗接続端子の電圧が、入力電圧と同電位にな
るように制御手段から電流制御信号が出力され、電流源
用の第１、第２、第３及び第４のトランジスタに与えら
える。第３の電流経路において、制御信号によって第３
のスイッチ手段が導通状態になると、第１のトランジス
タに流れる第１の定電流に対応した第３の定電流が、第
３のトランジスタに流れる。第２の電流経路において、
第２のスイッチ手段が導通状態になると、第１のトラン
ジスタに流れる第１の定電流に対応した第２の定電流
が、第２のトランジスタに流れる。
力電圧と抵抗接続端子の電圧とが、制御手段に入力され
ると、該抵抗接続端子の電圧が、入力電圧と同電位にな
るように制御手段から電流制御信号が出力され、電流源
用の第１、第２、第３及び第４のトランジスタに与えら
える。第３の電流経路において、制御信号によって第３
のスイッチ手段が導通状態になると、第１のトランジス
タに流れる第１の定電流に対応した第３の定電流が、第
３のトランジスタに流れる。第２の電流経路において、
第２のスイッチ手段が導通状態になると、第１のトラン
ジスタに流れる第１の定電流に対応した第２の定電流
が、第２のトランジスタに流れる。
【００２８】この第２の電流経路の第２の定電流は、第
１の電流経路の第１の定電流に加算され、この加算され
た電流が、抵抗接続端子に接続された基準抵抗へ流れ
る。これに対応して第４の電流経路において、第４のス
イッチ手段が導通し、第２のトランジスタに流れる第２
の定電流に対応した第４の定電流が、第４のトランジス
タに流れる。この第４の電流経路の第４の定電流は、第
３の電流経路の第３の定電流に加算され、この加算され
た電流が出力端子から出力される。
１の電流経路の第１の定電流に加算され、この加算され
た電流が、抵抗接続端子に接続された基準抵抗へ流れ
る。これに対応して第４の電流経路において、第４のス
イッチ手段が導通し、第２のトランジスタに流れる第２
の定電流に対応した第４の定電流が、第４のトランジス
タに流れる。この第４の電流経路の第４の定電流は、第
３の電流経路の第３の定電流に加算され、この加算され
た電流が出力端子から出力される。
【００２９】要求される駆動電流の電流値が変更された
場合、この電流値に対応して基準抵抗又は入力電圧を変
更すると共に、第２及び第４のスイッチ手段のオン／オ
フ状態を切替えることにより、動作する電流経路の総数
が変わる。これにより、各電流経路内のトランジスタ
は、常に最適条件で動作する。
場合、この電流値に対応して基準抵抗又は入力電圧を変
更すると共に、第２及び第４のスイッチ手段のオン／オ
フ状態を切替えることにより、動作する電流経路の総数
が変わる。これにより、各電流経路内のトランジスタ
は、常に最適条件で動作する。
【００３０】第２の発明は、第１の発明の駆動回路にお
いて、前記制御手段がオペアンプで構成されている。
いて、前記制御手段がオペアンプで構成されている。
【００３１】第３の発明は、第１又は第２の発明の駆動
回路において、前記第２及び第４のスイッチ手段は、外
部から入力される切替え信号によりオン／オフ状態の切
替えが行われる。
回路において、前記第２及び第４のスイッチ手段は、外
部から入力される切替え信号によりオン／オフ状態の切
替えが行われる。
【００３２】第４の発明は、第１又は第２の発明の駆動
回路において、前記基準抵抗又は前記入力電圧の変更時
において該基準抵抗を流れる前記基準電流を検出し、こ
の検出結果に対応して前記第２及び第４のスイッチ手段
のオン／オフ状態を切替えるための切替え信号を発生す
る電流検出回路、を設けている。
回路において、前記基準抵抗又は前記入力電圧の変更時
において該基準抵抗を流れる前記基準電流を検出し、こ
の検出結果に対応して前記第２及び第４のスイッチ手段
のオン／オフ状態を切替えるための切替え信号を発生す
る電流検出回路、を設けている。
【００３３】これにより、基準抵抗又は入力電圧が変更
されたときに、この変更後の基準抵抗を流れる基準電流
が、電流検出回路で検出され、この検出結果に対応して
切替え信号が発生され、第２及び第２のスイッチ手段の
オン／オフ状態が切替えられる。
されたときに、この変更後の基準抵抗を流れる基準電流
が、電流検出回路で検出され、この検出結果に対応して
切替え信号が発生され、第２及び第２のスイッチ手段の
オン／オフ状態が切替えられる。
【００３４】第５の発明は、第１〜第４の発明のいずれ
か１つの駆動回路において、前記出力端子に発光素子が
接続されている。
か１つの駆動回路において、前記出力端子に発光素子が
接続されている。
【００３５】第６の発明は、第１〜第４の発明のいずれ
か１つの駆動回路において、前記出力端子には、前記制
御信号に基づき前記第３のスイッチ手段に対して相補的
にオン／オフ動作する第５のスイッチ手段を介して、前
記第２電源ノードが接続されると共に、発光素子が接続
されている。
か１つの駆動回路において、前記出力端子には、前記制
御信号に基づき前記第３のスイッチ手段に対して相補的
にオン／オフ動作する第５のスイッチ手段を介して、前
記第２電源ノードが接続されると共に、発光素子が接続
されている。
【００３６】この第６及び第７の発明によれば、複数の
発光素子に対して互いに等しい一定の駆動電流が供給さ
れる。この結果、複数の発光素子の発光量のばらつきが
抑制される。
発光素子に対して互いに等しい一定の駆動電流が供給さ
れる。この結果、複数の発光素子の発光量のばらつきが
抑制される。
【００３７】第７の発明は、第５又は第６の発明の駆動
回路において、発光素子を有機ＥＬ素子で構成してい
る。
回路において、発光素子を有機ＥＬ素子で構成してい
る。
【００３８】第８の発明は、第１〜第７の発明のいずれ
か１つの駆動回路において、前記トランジスタ及び前記
スイッチ手段は、ＭＯＳトランジスタで構成されてい
る。
か１つの駆動回路において、前記トランジスタ及び前記
スイッチ手段は、ＭＯＳトランジスタで構成されてい
る。
【００３９】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示す有機ＥＬ素子を使用した表示
装置の概略の回路図であり、従来の図２中の要素と共通
の要素には共通の符号が付されている。この表示装置
は、図１と同様の表示パネル１と、この表示パネル１の
データ線ＳＥＧ１，ＳＥＧ２，…に駆動電流を供給する
データ線駆動回路４０と、表示パネル１の走査線ＣＯＭ
１，ＣＯＭ２，…を接地電位ＧＮＤ又は走査線用電源電
位Ｖｃ（例えば、２０Ｖ）に切替えて接続するための走
査線駆動回路５０と、制御信号Ｄ１１，Ｄ２１，…，Ｃ
１，Ｃ２，…等を出力するための制御回路６０と、この
制御回路６０の内部あるいは外部に設けられた切替え信
号生成回路６１，６２，…とで、主に構成されている。
明の第１の実施形態を示す有機ＥＬ素子を使用した表示
装置の概略の回路図であり、従来の図２中の要素と共通
の要素には共通の符号が付されている。この表示装置
は、図１と同様の表示パネル１と、この表示パネル１の
データ線ＳＥＧ１，ＳＥＧ２，…に駆動電流を供給する
データ線駆動回路４０と、表示パネル１の走査線ＣＯＭ
１，ＣＯＭ２，…を接地電位ＧＮＤ又は走査線用電源電
位Ｖｃ（例えば、２０Ｖ）に切替えて接続するための走
査線駆動回路５０と、制御信号Ｄ１１，Ｄ２１，…，Ｃ
１，Ｃ２，…等を出力するための制御回路６０と、この
制御回路６０の内部あるいは外部に設けられた切替え信
号生成回路６１，６２，…とで、主に構成されている。
【００４０】データ線駆動回路４０は、制御電圧である
入力電圧ＢＥＬを入力して基準となる定電流を発生する
定電流回路４１と、この発生した定電流を出力端子４３
−１，４３−２，…から出力する出力回路４２とで構成
されている。
入力電圧ＢＥＬを入力して基準となる定電流を発生する
定電流回路４１と、この発生した定電流を出力端子４３
−１，４３−２，…から出力する出力回路４２とで構成
されている。
【００４１】定電流回路４１は、入力電圧ＢＥＬと抵抗
接続端子４１ｄの電圧とを入力し、該抵抗接続端子４１
ｄの電圧が、入力電圧ＢＥＬと同電位になるように電流
制御信号を出力する制御手段（例えば、オペアンプ）４
１ａを有している。オペアンプ４１ａは、この反転入力
端子に入力電圧ＶＥＬが入力され、非反転入力端子が抵
抗接続端子４１ｄに接続され、出力端子から電流制御信
号を出力する回路である。オペアンプ４１ｄの出力端子
には、第１の定電流を流す電流源用の第１のトランジス
タ（例えば、ＰＭＯＳ）４１ｂ−１のゲートが接続さ
れ、このソースが第１電源ノードであるデータ線用電源
電位Ｖｓ（例えば、２０Ｖ）のノードに接続されてい
る。
接続端子４１ｄの電圧とを入力し、該抵抗接続端子４１
ｄの電圧が、入力電圧ＢＥＬと同電位になるように電流
制御信号を出力する制御手段（例えば、オペアンプ）４
１ａを有している。オペアンプ４１ａは、この反転入力
端子に入力電圧ＶＥＬが入力され、非反転入力端子が抵
抗接続端子４１ｄに接続され、出力端子から電流制御信
号を出力する回路である。オペアンプ４１ｄの出力端子
には、第１の定電流を流す電流源用の第１のトランジス
タ（例えば、ＰＭＯＳ）４１ｂ−１のゲートが接続さ
れ、このソースが第１電源ノードであるデータ線用電源
電位Ｖｓ（例えば、２０Ｖ）のノードに接続されてい
る。
【００４２】ＰＭＯＳ４１ｂ−１のドレインには、第１
のスイッチ手段（例えば、ＰＭＯＳ）４１ｃ−１のソー
スが接続されている。ＰＭＯＳ４１ｃ−１は、ゲートが
接地電位ＧＮＤに接続されて常時オン状態になってお
り、他のスイッチ手段との条件を合わせるために設けら
れ、このソースが抵抗接続端子４１ｄに接続されてい
る。これらのＰＭＯＳ４１ｂ−１及び４１ｃ−１によ
り、第１の電流経路が構成されている。
のスイッチ手段（例えば、ＰＭＯＳ）４１ｃ−１のソー
スが接続されている。ＰＭＯＳ４１ｃ−１は、ゲートが
接地電位ＧＮＤに接続されて常時オン状態になってお
り、他のスイッチ手段との条件を合わせるために設けら
れ、このソースが抵抗接続端子４１ｄに接続されてい
る。これらのＰＭＯＳ４１ｂ−１及び４１ｃ−１によ
り、第１の電流経路が構成されている。
【００４３】抵抗接続端子４１ｄは、外付けの基準抵抗
４１ｅを介して、第２電源ノード（例えば、接地電位Ｇ
ＮＤノード）に接続されている。基準抵抗４１ｅは、抵
抗値Ｒを有し、この抵抗値Ｒによって基準電流Ｉｒ＝Ｖ
ＥＬ／Ｒを流す抵抗である。
４１ｅを介して、第２電源ノード（例えば、接地電位Ｇ
ＮＤノード）に接続されている。基準抵抗４１ｅは、抵
抗値Ｒを有し、この抵抗値Ｒによって基準電流Ｉｒ＝Ｖ
ＥＬ／Ｒを流す抵抗である。
【００４４】オペアンプ４１ａの出力端子には、ＰＭＯ
Ｓ４１ｂ−１を流れる第１の定電流に対応した第２の定
電流を流すための、電流源用の１つ又は複数の第２のト
ランジスタ（例えば、２つのＰＭＯＳ）４１ｂ−２，４
１ｂ−３のゲートが接続されている。ＰＭＯＳ４１ｂ−
２，４１ｂ−３のソースは、電源電位Ｖｓに接続され、
これらのドレインに、第２の定電流を導通／遮断するた
めの１つ又は複数の第２のスイッチ手段（例えば、２つ
のＰＭＯＳ）４１ｃ−２，４１ｃ−３のソースが接続さ
れている。ＰＭＯＳ４１ｃ−２，４１ｃ−３は、電流決
定に使用するトランジスタ数を制御するためのものであ
り、これらのドレインが抵抗接続端子４１ｄに接続さ
れ、切替え信号Ｓ１，Ｓ２の“Ｌ”レベルによってオン
状態、“Ｈ”レベルによってオフ状態になる。これらの
ＰＭＯＳ４１ｂ−２，４１ｂ−３，４１ｃ−２，４１ｃ
−３により、第２の電流経路が構成されている。
Ｓ４１ｂ−１を流れる第１の定電流に対応した第２の定
電流を流すための、電流源用の１つ又は複数の第２のト
ランジスタ（例えば、２つのＰＭＯＳ）４１ｂ−２，４
１ｂ−３のゲートが接続されている。ＰＭＯＳ４１ｂ−
２，４１ｂ−３のソースは、電源電位Ｖｓに接続され、
これらのドレインに、第２の定電流を導通／遮断するた
めの１つ又は複数の第２のスイッチ手段（例えば、２つ
のＰＭＯＳ）４１ｃ−２，４１ｃ−３のソースが接続さ
れている。ＰＭＯＳ４１ｃ−２，４１ｃ−３は、電流決
定に使用するトランジスタ数を制御するためのものであ
り、これらのドレインが抵抗接続端子４１ｄに接続さ
れ、切替え信号Ｓ１，Ｓ２の“Ｌ”レベルによってオン
状態、“Ｈ”レベルによってオフ状態になる。これらの
ＰＭＯＳ４１ｂ−２，４１ｂ−３，４１ｃ−２，４１ｃ
−３により、第２の電流経路が構成されている。
【００４５】切替え信号Ｓ１，Ｓ２が共に“Ｈ”レベル
の場合は、ＰＭＯＳ４１ｃ−２，４１ｃ−３がオフ状態
になり、ＰＭＯＳ４１ｂ−１のみで、基準抵抗４１ｅに
流れる基準電流Ｉｒが決定される。切替え信号Ｓ１が
“Ｌ”レベル、切替え信号Ｓ２が“Ｈ”レベルのときに
は、ＰＭＯＳ４１ｃ−２がオン状態、ＰＭＯＳ４１ｃ−
３がオフ状態となり、ＰＭＯＳ４１ｂ−１，４１ｂ−２
の合計電流により、基準抵抗４１ｅを流れる基準電流Ｉ
ｒが決定される。切替え信号Ｓ１，Ｓ２が共に“Ｌ”レ
ベルのときには、ＰＭＯＳ４１ｃ−２，４１ｃ−３がオ
ン状態となり、ＰＭＯＳ４１ｂ−１，４１ｂ−２，４１
ｂ−３の合計電流により、基準抵抗４１ｅを流れる基準
電流Ｉｒが決定される。
の場合は、ＰＭＯＳ４１ｃ−２，４１ｃ−３がオフ状態
になり、ＰＭＯＳ４１ｂ−１のみで、基準抵抗４１ｅに
流れる基準電流Ｉｒが決定される。切替え信号Ｓ１が
“Ｌ”レベル、切替え信号Ｓ２が“Ｈ”レベルのときに
は、ＰＭＯＳ４１ｃ−２がオン状態、ＰＭＯＳ４１ｃ−
３がオフ状態となり、ＰＭＯＳ４１ｂ−１，４１ｂ−２
の合計電流により、基準抵抗４１ｅを流れる基準電流Ｉ
ｒが決定される。切替え信号Ｓ１，Ｓ２が共に“Ｌ”レ
ベルのときには、ＰＭＯＳ４１ｃ−２，４１ｃ−３がオ
ン状態となり、ＰＭＯＳ４１ｂ−１，４１ｂ−２，４１
ｂ−３の合計電流により、基準抵抗４１ｅを流れる基準
電流Ｉｒが決定される。
【００４６】出力回路４２は、ＰＭＯＳ４１ｂ−１を流
れる第１の定電流に対応した第３の定電流を流すため
の、電流源用の第３のトランジスタ（例えば、ＰＭＯ
Ｓ）４２ａ−１１，４２ａ−２１，…を有し、これらの
ゲートがオペアンプ４１ａの出力端子に接続されてい
る。ＰＭＯＳ４２ａ−１１，４２ａ−２１，…のソース
は、電源電位Ｖｓに接続され、これらのドレインに、第
３の定電流を導通／遮断するための第３のスイッチ手段
（例えば、ＰＭＯＳ）４２ｂ−１１，４２ｂ−２１，…
のソースが接続されている。ＰＭＯＳ４２ｂ−１１，４
２ｂ−２１，…のドレインは、出力端子４３−１，４３
−２，…に接続され、ゲートに与えらえる制御信号Ｄ１
１，Ｄ２１，…によりオン／オフ動作する。これらのＰ
ＭＯＳ４２ａ−１１，４２ａ−２１，…，４２ｂ−１
１，４２ｂ−２１，…により、第３の電流経路が構成さ
れている。
れる第１の定電流に対応した第３の定電流を流すため
の、電流源用の第３のトランジスタ（例えば、ＰＭＯ
Ｓ）４２ａ−１１，４２ａ−２１，…を有し、これらの
ゲートがオペアンプ４１ａの出力端子に接続されてい
る。ＰＭＯＳ４２ａ−１１，４２ａ−２１，…のソース
は、電源電位Ｖｓに接続され、これらのドレインに、第
３の定電流を導通／遮断するための第３のスイッチ手段
（例えば、ＰＭＯＳ）４２ｂ−１１，４２ｂ−２１，…
のソースが接続されている。ＰＭＯＳ４２ｂ−１１，４
２ｂ−２１，…のドレインは、出力端子４３−１，４３
−２，…に接続され、ゲートに与えらえる制御信号Ｄ１
１，Ｄ２１，…によりオン／オフ動作する。これらのＰ
ＭＯＳ４２ａ−１１，４２ａ−２１，…，４２ｂ−１
１，４２ｂ−２１，…により、第３の電流経路が構成さ
れている。
【００４７】オペアンプ４１ａの出力端子には、ＰＭＯ
Ｓ４１ｂ−２，４１ｂ−３，…を流れる第２の定電流に
対応した第４の定電流を流すための、電流源用の１つ又
は複数の第４のトランジスタ（例えば、２組のＰＭＯ
Ｓ）４２ａ−１２，４２ａ−１３と４２ａ−２２，４２
ａ−２３のゲートが接続されている。これらのＰＭＯＳ
４２ａ−１２，４２ａ−１３，４２ａ−２２，４２ａ−
２３，…のソースは、電源電位Ｖｓに接続され、これら
のドレインが、第４の定電流を導通／遮断するための第
４のスイッチ手段（例えば、ＰＭＯＳ）４２ｂ−１２，
４２ｂ−１３，４２ｂ−２２，４２ｂ−２３，…のソー
スに接続されている。ＰＭＯＳ４２ｂ−１２，４２ｂ−
１３のドレインは、出力端子４３−１に接続され、ＰＭ
ＯＳ４２ｂ−２２，４２ｂ−２３のドレインも、出力端
子４３−２に接続されている。これらのＰＭＯＳ４２ａ
−１２，４２ａ−１３，４２ａ−２２，４２ａ−２３，
…，４２ｂ−１２，４２ｂ−１３，４２ｂ−２２，４２
ｂ−２３，…により、第４の電流経路が構成されてい
る。
Ｓ４１ｂ−２，４１ｂ−３，…を流れる第２の定電流に
対応した第４の定電流を流すための、電流源用の１つ又
は複数の第４のトランジスタ（例えば、２組のＰＭＯ
Ｓ）４２ａ−１２，４２ａ−１３と４２ａ−２２，４２
ａ−２３のゲートが接続されている。これらのＰＭＯＳ
４２ａ−１２，４２ａ−１３，４２ａ−２２，４２ａ−
２３，…のソースは、電源電位Ｖｓに接続され、これら
のドレインが、第４の定電流を導通／遮断するための第
４のスイッチ手段（例えば、ＰＭＯＳ）４２ｂ−１２，
４２ｂ−１３，４２ｂ−２２，４２ｂ−２３，…のソー
スに接続されている。ＰＭＯＳ４２ｂ−１２，４２ｂ−
１３のドレインは、出力端子４３−１に接続され、ＰＭ
ＯＳ４２ｂ−２２，４２ｂ−２３のドレインも、出力端
子４３−２に接続されている。これらのＰＭＯＳ４２ａ
−１２，４２ａ−１３，４２ａ−２２，４２ａ−２３，
…，４２ｂ−１２，４２ｂ−１３，４２ｂ−２２，４２
ｂ−２３，…により、第４の電流経路が構成されてい
る。
【００４８】ＰＭＯＳ４２ｂ−１２，４２ｂ−１３，４
３ｂ−２２，４２ｂ−２３，…は、切替え信号Ｄ１２，
Ｄ１３，Ｄ２２，Ｄ２３，…によりオン／オフ動作し、
該切替え信号Ｄ１２，Ｄ１３，Ｄ２２，Ｄ２３が“Ｌ”
レベルのときにオン状態となり、“Ｈ”レベルのときに
オフ状態となり、オン状態のときにこれらを流れる電流
を出力端子４３−１，４３−２側へ加算する機能を有し
ている。
３ｂ−２２，４２ｂ−２３，…は、切替え信号Ｄ１２，
Ｄ１３，Ｄ２２，Ｄ２３，…によりオン／オフ動作し、
該切替え信号Ｄ１２，Ｄ１３，Ｄ２２，Ｄ２３が“Ｌ”
レベルのときにオン状態となり、“Ｈ”レベルのときに
オフ状態となり、オン状態のときにこれらを流れる電流
を出力端子４３−１，４３−２側へ加算する機能を有し
ている。
【００４９】定電流回路４１側で２組のＰＭＯＳ４１ｂ
−１，４１ｂ−２を使用する場合には、出力回路４２側
のＰＭＯＳ４２ａ−１１，４２ａ−１２と４２ａ−２
１，４２ａ−２２の２組を使用し、定電流回路４１側が
３組のＰＭＯＳ４１ｂ−１，４１ｂ−２，４１ｂ−３を
使用する場合は、出力回路４２側も３組のＰＭＯＳ４２
ａ−１１，４２ａ−１２，４２ａ−１３と４２ａ−２
１，４２ａ−２２，４２ａ−２３，…を使用し、出力端
子４３−１，４３−２，…へ出力する駆動電流を制御す
る。これらのＰＭＯＳ４１ｂ−１〜４１ｂ−３，４２ａ
−１１〜４２ａ−１３，４２ａ−２１〜４２ａ−２３，
…は、所定の電流値範囲内で最適動作条件に設定されて
いる。
−１，４１ｂ−２を使用する場合には、出力回路４２側
のＰＭＯＳ４２ａ−１１，４２ａ−１２と４２ａ−２
１，４２ａ−２２の２組を使用し、定電流回路４１側が
３組のＰＭＯＳ４１ｂ−１，４１ｂ−２，４１ｂ−３を
使用する場合は、出力回路４２側も３組のＰＭＯＳ４２
ａ−１１，４２ａ−１２，４２ａ−１３と４２ａ−２
１，４２ａ−２２，４２ａ−２３，…を使用し、出力端
子４３−１，４３−２，…へ出力する駆動電流を制御す
る。これらのＰＭＯＳ４１ｂ−１〜４１ｂ−３，４２ａ
−１１〜４２ａ−１３，４２ａ−２１〜４２ａ−２３，
…は、所定の電流値範囲内で最適動作条件に設定されて
いる。
【００５０】出力回路４２の出力端子４３−１，４３−
２，…には、表示パネル１のデータ線ＳＥＧ１，ＳＥＧ
２，…が接続されると共に、第５のスイッチ手段（例え
ば、ＮＭＯＳ）４４−１，４４−２のドレインが接続さ
れている。ＮＭＯＳ４４−１，４４−２，…は、ソース
が接地電位ＧＮＤに接続され、ゲートに与えらえる制御
信号Ｄ１１，Ｄ２１，…によりオン／オフ動作し、ＰＭ
ＯＳ４２ｂ−１１，４２ｂ−２１，…がオン状態のとき
にはオフ状態になり、ＰＭＯＳ４２ｂ−１１，４２ｂ−
２１，…がオフ状態のときにはオン状態になって、出力
端子４３−１，４３−２，…を接地電位ＧＮＤに接続す
るようになっている。
２，…には、表示パネル１のデータ線ＳＥＧ１，ＳＥＧ
２，…が接続されると共に、第５のスイッチ手段（例え
ば、ＮＭＯＳ）４４−１，４４−２のドレインが接続さ
れている。ＮＭＯＳ４４−１，４４−２，…は、ソース
が接地電位ＧＮＤに接続され、ゲートに与えらえる制御
信号Ｄ１１，Ｄ２１，…によりオン／オフ動作し、ＰＭ
ＯＳ４２ｂ−１１，４２ｂ−２１，…がオン状態のとき
にはオフ状態になり、ＰＭＯＳ４２ｂ−１１，４２ｂ−
２１，…がオフ状態のときにはオン状態になって、出力
端子４３−１，４３−２，…を接地電位ＧＮＤに接続す
るようになっている。
【００５１】走査線駆動回路５０は、各走査線ＣＯＭ
１，ＣＯＭ２，…側のノードＮ５１，Ｎ５２，…に接続
されたＣＭＯＳ出力回路で構成されている。即ち、走査
線ＣＯＭ１側のノードＮ５１には、ＣＭＯＳ出力回路を
構成するＰＭＯＳ５１ａ及びＮＭＯＳ５１ｂのドレイン
が接続され、このＰＭＯＳ５１ａのソースが電源電位Ｖ
ｃに接続され、ＮＭＯＳ５１ｂのソースが接地電位ＧＮ
Ｄに接続されている。ＰＭＯＳ５１ａ及びＮＭＯＳ５１
ｂのゲートには、制御信号Ｃ１が与えられてオン／オフ
動作する。走査線ＣＯＭ２側のノードＮ５２にも、ＣＭ
ＯＳ出力回路を構成するＰＭＯＳ５２ａ及びＮＭＯＳ５
２ｂのドレインが接続され、このＰＭＯＳ５２ａのソー
スが電源電位Ｖｃに接続され、ＮＭＯＳ５２ｂのソース
が接地電位ＧＮＤに接続されている。このＰＭＯＳ５２
ａ及びＮＭＯＳ５２ｂのゲートには、制御信号Ｃ２が与
えられてオン／オフ動作する。
１，ＣＯＭ２，…側のノードＮ５１，Ｎ５２，…に接続
されたＣＭＯＳ出力回路で構成されている。即ち、走査
線ＣＯＭ１側のノードＮ５１には、ＣＭＯＳ出力回路を
構成するＰＭＯＳ５１ａ及びＮＭＯＳ５１ｂのドレイン
が接続され、このＰＭＯＳ５１ａのソースが電源電位Ｖ
ｃに接続され、ＮＭＯＳ５１ｂのソースが接地電位ＧＮ
Ｄに接続されている。ＰＭＯＳ５１ａ及びＮＭＯＳ５１
ｂのゲートには、制御信号Ｃ１が与えられてオン／オフ
動作する。走査線ＣＯＭ２側のノードＮ５２にも、ＣＭ
ＯＳ出力回路を構成するＰＭＯＳ５２ａ及びＮＭＯＳ５
２ｂのドレインが接続され、このＰＭＯＳ５２ａのソー
スが電源電位Ｖｃに接続され、ＮＭＯＳ５２ｂのソース
が接地電位ＧＮＤに接続されている。このＰＭＯＳ５２
ａ及びＮＭＯＳ５２ｂのゲートには、制御信号Ｃ２が与
えられてオン／オフ動作する。
【００５２】制御回路６０は、表示データ用の制御信号
Ｄ１１，Ｄ２１，…や、表示データを切替えるためのア
ドレス用の制御信号Ｃ１，Ｃ２，…等を出力する回路で
ある。切替え信号生成回路６１，６２，…の内、切替え
信号生成回路６１は、外部から入力される切替え信号Ｓ
１，Ｓ２と、制御回路６０の制御信号Ｄ１１とを入力
し、ＰＭＯＳ４２ｂ−１２，４２ｂ−１３を切替えるた
めの切替え信号Ｄ１２，Ｄ１３を出力する回路である。
切替え信号生成回路６１は、各入力信号Ｓ１，Ｓ２，Ｄ
１１を反転する３つのインバータ６１ａ，６１ｂ，６１
ｃと、これらの出力側に接続されて切替え信号Ｄ１２，
Ｄ１３を出力する２つの２入力ＮＡＮＤゲート６１ｄ，
６１ｅとで構成されている。この切替え信号生成回路６
１では、切替え信号Ｓ１が“Ｌ”レベルの場合だけ、制
御信号Ｄ１１と同時に切替え信号Ｄ１２が出力される。
Ｄ１１，Ｄ２１，…や、表示データを切替えるためのア
ドレス用の制御信号Ｃ１，Ｃ２，…等を出力する回路で
ある。切替え信号生成回路６１，６２，…の内、切替え
信号生成回路６１は、外部から入力される切替え信号Ｓ
１，Ｓ２と、制御回路６０の制御信号Ｄ１１とを入力
し、ＰＭＯＳ４２ｂ−１２，４２ｂ−１３を切替えるた
めの切替え信号Ｄ１２，Ｄ１３を出力する回路である。
切替え信号生成回路６１は、各入力信号Ｓ１，Ｓ２，Ｄ
１１を反転する３つのインバータ６１ａ，６１ｂ，６１
ｃと、これらの出力側に接続されて切替え信号Ｄ１２，
Ｄ１３を出力する２つの２入力ＮＡＮＤゲート６１ｄ，
６１ｅとで構成されている。この切替え信号生成回路６
１では、切替え信号Ｓ１が“Ｌ”レベルの場合だけ、制
御信号Ｄ１１と同時に切替え信号Ｄ１２が出力される。
【００５３】切替え信号生成回路６２は、外部から入力
される切替え信号Ｓ１，Ｓ２と、制御信号６０の制御信
号Ｄ２１とを入力し、ＰＭＯＳ４２ｂ−２２，４２ｂ−
２３を切替えるための切替え信号Ｄ２２，Ｄ２３を出力
する回路である。この切替え信号生成回路６２は、切替
え信号生成回路６１と同様に、３つのインバータ６２
ａ，６２ｂ，６２ｃと、２つの２入力ＮＡＮＤゲート６
２ｄ，６２ｅとで構成されている。他の切替え信号生成
回路も同様の回路である。
される切替え信号Ｓ１，Ｓ２と、制御信号６０の制御信
号Ｄ２１とを入力し、ＰＭＯＳ４２ｂ−２２，４２ｂ−
２３を切替えるための切替え信号Ｄ２２，Ｄ２３を出力
する回路である。この切替え信号生成回路６２は、切替
え信号生成回路６１と同様に、３つのインバータ６２
ａ，６２ｂ，６２ｃと、２つの２入力ＮＡＮＤゲート６
２ｄ，６２ｅとで構成されている。他の切替え信号生成
回路も同様の回路である。
【００５４】切替え信号生成回路６１，６２，…に入力
する切替え信号Ｓ１，Ｓ２は、例えば、図１の表示装置
内にデコード回路を設け、このデコード回路に接続され
た外部端子を用い、この外部端子を指定することにより
該切替え信号Ｓ１，Ｓ２を入力したり、あるいは、バス
に接続された制御レジスタにて切替え信号Ｓ１，Ｓ２の
入力を制御する等、種々の構成を採用できる。
する切替え信号Ｓ１，Ｓ２は、例えば、図１の表示装置
内にデコード回路を設け、このデコード回路に接続され
た外部端子を用い、この外部端子を指定することにより
該切替え信号Ｓ１，Ｓ２を入力したり、あるいは、バス
に接続された制御レジスタにて切替え信号Ｓ１，Ｓ２の
入力を制御する等、種々の構成を採用できる。
【００５５】以上のように構成される図１の表示装置の
動作を説明する。まず、表示装置の全体の動作を説明す
る。制御電圧である入力電圧ＢＥＬがデータ線駆動回路
４０に入力されると、定電流回路４１において、入力電
圧ＢＥＬと基準抵抗４１ｅとによって定電流が生成され
る。制御回路６０から出力される制御信号Ｄ１１，Ｄ２
１，…，Ｃ１，Ｃ２，…の内、例えば、制御信号Ｄ１１
が“Ｌ”レベルのとき、出力回路４２内のＰＭＯＳ４２
ｂ−１１がオン状態、ＮＭＯＳ４４−１がオフ状態にな
る。すると、電流源用のＰＭＯＳ４２ａ−１１を流れる
定電流が、オン状態のＰＭＯＳ４２ｂ−１１を通り、駆
動電流として出力端子４３−１へ出力される。
動作を説明する。まず、表示装置の全体の動作を説明す
る。制御電圧である入力電圧ＢＥＬがデータ線駆動回路
４０に入力されると、定電流回路４１において、入力電
圧ＢＥＬと基準抵抗４１ｅとによって定電流が生成され
る。制御回路６０から出力される制御信号Ｄ１１，Ｄ２
１，…，Ｃ１，Ｃ２，…の内、例えば、制御信号Ｄ１１
が“Ｌ”レベルのとき、出力回路４２内のＰＭＯＳ４２
ｂ−１１がオン状態、ＮＭＯＳ４４−１がオフ状態にな
る。すると、電流源用のＰＭＯＳ４２ａ−１１を流れる
定電流が、オン状態のＰＭＯＳ４２ｂ−１１を通り、駆
動電流として出力端子４３−１へ出力される。
【００５６】このとき、制御信号Ｃ１が“Ｈ”レベル
で、走査線駆動回路５０内のＰＭＯＳ５１ａがオフ状
態、ＮＭＯＳ５１ｂがオン状態になっていれば、出力端
子４３−１から出力された駆動電流は、データ線ＳＥＧ
１→ＥＬ素子ＥＬ１１→走査線ＣＯＭ１→ノードＮ５１
→ＮＭＯＳ５１ｂ→接地電位ＧＮＤへ流れる。ＥＬ素子
ＥＬ１１に電流が流れると、これが発光する。
で、走査線駆動回路５０内のＰＭＯＳ５１ａがオフ状
態、ＮＭＯＳ５１ｂがオン状態になっていれば、出力端
子４３−１から出力された駆動電流は、データ線ＳＥＧ
１→ＥＬ素子ＥＬ１１→走査線ＣＯＭ１→ノードＮ５１
→ＮＭＯＳ５１ｂ→接地電位ＧＮＤへ流れる。ＥＬ素子
ＥＬ１１に電流が流れると、これが発光する。
【００５７】制御信号Ｃ１が“Ｌ”レベルで、ＰＭＯＳ
５１ａがオン状態、ＮＭＯＳ５１ｂがオフ状態のとき
は、ＥＬ素子ＥＬ１１のアノードの電位とカソードの電
位が同電位になり、電位差がないため、このＥＬ素子Ｅ
Ｌ１１に電流が流れず、発光しない。又、制御信号Ｄ１
１が“Ｈ”レベルで、ＰＭＯＳ４２ｂ−１１がオフ状
態、ＮＭＯＳ４４−１がオン状態になると、ＰＭＯＳ４
２ａ−１１に流れる定電流がＰＭＯＳ４２ｂ−１１で遮
断される。出力端子４３−１は、オン状態のＮＭＯＳ４
４−１によって接地電位ＧＮＤになるので、ＥＬ素子Ｅ
Ｌ１１に電流が流れず、発光しない。
５１ａがオン状態、ＮＭＯＳ５１ｂがオフ状態のとき
は、ＥＬ素子ＥＬ１１のアノードの電位とカソードの電
位が同電位になり、電位差がないため、このＥＬ素子Ｅ
Ｌ１１に電流が流れず、発光しない。又、制御信号Ｄ１
１が“Ｈ”レベルで、ＰＭＯＳ４２ｂ−１１がオフ状
態、ＮＭＯＳ４４−１がオン状態になると、ＰＭＯＳ４
２ａ−１１に流れる定電流がＰＭＯＳ４２ｂ−１１で遮
断される。出力端子４３−１は、オン状態のＮＭＯＳ４
４−１によって接地電位ＧＮＤになるので、ＥＬ素子Ｅ
Ｌ１１に電流が流れず、発光しない。
【００５８】次に、データ線駆動回路４０の詳細な動作
を説明する。定電流回路４１は、基準抵抗４１ｅに加わ
る電圧が、入力電圧ＢＥＬと同電位になるように動作す
る。即ち、基準抵抗４１ｅに加わる電圧が入力電圧ＢＥ
Ｌより低い場合は、オペアンプ４１ａの出力電圧が低下
し、ＰＭＯＳ４１ｂ−１の駆動能力が大きくなり、抵抗
接続端子４１ｄの電圧が高くなる。逆に、抵抗接続端子
４１ｄの電圧が入力電圧ＢＥＬより高い場合には、ＰＭ
ＯＳ４１ｂ−１の駆動能力が小さくなり、抵抗接続端子
４１ｄの電圧が下がる。この結果、ＰＭＯＳ４１ｂ−１
から基準抵抗４１ｅの経路に流れる基準電流Ｉｒは、Ｉ
ｒ＝ＶＥＬ／Ｒで決定される。
を説明する。定電流回路４１は、基準抵抗４１ｅに加わ
る電圧が、入力電圧ＢＥＬと同電位になるように動作す
る。即ち、基準抵抗４１ｅに加わる電圧が入力電圧ＢＥ
Ｌより低い場合は、オペアンプ４１ａの出力電圧が低下
し、ＰＭＯＳ４１ｂ−１の駆動能力が大きくなり、抵抗
接続端子４１ｄの電圧が高くなる。逆に、抵抗接続端子
４１ｄの電圧が入力電圧ＢＥＬより高い場合には、ＰＭ
ＯＳ４１ｂ−１の駆動能力が小さくなり、抵抗接続端子
４１ｄの電圧が下がる。この結果、ＰＭＯＳ４１ｂ−１
から基準抵抗４１ｅの経路に流れる基準電流Ｉｒは、Ｉ
ｒ＝ＶＥＬ／Ｒで決定される。
【００５９】出力回路４２内のＰＭＯＳ４２ａ−１１，
４２ａ−２１，…は、出力端子４３−１，４３−２，…
に定電流を流すための電流源となるトランジスタであ
り、ＰＭＯＳ４１ｂ−１と同じ大きさのトランジスタで
ある。ＰＭＯＳ４１ｂ−１に基準電流Ｉｒ＝ＶＥＬ／Ｒ
が流れるとき、このＰＭＯＳ４１ｂ−１と同条件にある
ＰＭＯＳ４２ａ−１１，４２ａ−２１，…にも、基準電
流Ｉｒと同じ電流が流れる。制御信号Ｄ１１，Ｄ２１，
…が“Ｌ”レベルのときに、ＰＭＯＳ４２ｂ−１１，４
２ｂ−２１，…がオン状態となり、同一の定電流が駆動
電流として出力端子４３−１，４３−２，…から出力さ
れ、表示パネル１のデータ線ＳＥＧ１，ＳＥＧ２，…へ
供給される。
４２ａ−２１，…は、出力端子４３−１，４３−２，…
に定電流を流すための電流源となるトランジスタであ
り、ＰＭＯＳ４１ｂ−１と同じ大きさのトランジスタで
ある。ＰＭＯＳ４１ｂ−１に基準電流Ｉｒ＝ＶＥＬ／Ｒ
が流れるとき、このＰＭＯＳ４１ｂ−１と同条件にある
ＰＭＯＳ４２ａ−１１，４２ａ−２１，…にも、基準電
流Ｉｒと同じ電流が流れる。制御信号Ｄ１１，Ｄ２１，
…が“Ｌ”レベルのときに、ＰＭＯＳ４２ｂ−１１，４
２ｂ−２１，…がオン状態となり、同一の定電流が駆動
電流として出力端子４３−１，４３−２，…から出力さ
れ、表示パネル１のデータ線ＳＥＧ１，ＳＥＧ２，…へ
供給される。
【００６０】例えば、各電流経路（ＰＭＯＳ４１ｂ−１
からＰＭＯＳ４１ｃ−１の経路、ＰＭＯＳ４２ａ−１１
からＰＭＯＳ４２ｂ−１１の経路、ＰＭＯＳ４２ａ−２
１からＰＭＯＳ４２ｂ−２１の経路等）において、仮
に、入力電圧ＶＥＬ＝６Ｖ、基準抵抗４１ｅの抵抗値Ｒ
＝３０ｋΩの条件で、基準電流Ｉｒ＝２００μＡを流
し、ＰＭＯＳのばらつき対策で各ＰＭＯＳのゲート長、
ゲート幅、ゲート電圧、及び図４の定電流領域である直
線性領域を最適値に設定しているとする。このとき、基
準電流Ｉｒ＝２００μＡと同一の電流が、各出力端子４
３−１，４３−２，…から出力され、データ線ＳＥＧ
１，ＳＥＧ２，…へ供給される。
からＰＭＯＳ４１ｃ−１の経路、ＰＭＯＳ４２ａ−１１
からＰＭＯＳ４２ｂ−１１の経路、ＰＭＯＳ４２ａ−２
１からＰＭＯＳ４２ｂ−２１の経路等）において、仮
に、入力電圧ＶＥＬ＝６Ｖ、基準抵抗４１ｅの抵抗値Ｒ
＝３０ｋΩの条件で、基準電流Ｉｒ＝２００μＡを流
し、ＰＭＯＳのばらつき対策で各ＰＭＯＳのゲート長、
ゲート幅、ゲート電圧、及び図４の定電流領域である直
線性領域を最適値に設定しているとする。このとき、基
準電流Ｉｒ＝２００μＡと同一の電流が、各出力端子４
３−１，４３−２，…から出力され、データ線ＳＥＧ
１，ＳＥＧ２，…へ供給される。
【００６１】この条件で、各データ線ＳＥＧ１，ＳＥＧ
２，…へ供給するための電流値を要求によって変更する
場合、下記の表の電流値の関係に示すように、基準抵抗
４１ｅを１０ｋΩのものに取替えれば、基準電流Ｉｒが
６００μＡになり、これによって各出力端子４３−１，
４３−２，…から６００μＡの駆動電流を出力できる。
２，…へ供給するための電流値を要求によって変更する
場合、下記の表の電流値の関係に示すように、基準抵抗
４１ｅを１０ｋΩのものに取替えれば、基準電流Ｉｒが
６００μＡになり、これによって各出力端子４３−１，
４３−２，…から６００μＡの駆動電流を出力できる。
【表１】
【００６２】各電流経路（ＰＭＯＳ４１ｂ−１からＰＭ
ＯＳ４１ｃ−１の経路、ＰＭＯＳ４２ａ−１１からＰＭ
ＯＳ４２ｂ−１１の経路、ＰＭＯＳ４２ａ−２１からＰ
ＭＯＳ４２ｂ−２１の経路等）へ基準電流Ｉｒ＝６００
μＡを流すと、各ＰＭＯＳ４１ｂ−１，４２ａ−１１，
４２ａ−２１，…のゲート電圧が上昇し、図４に示すよ
うに、定電流領域である直線性領域の開始電圧も上昇す
る。これにより、各ＰＭＯＳ４１ｂ−１，４２ａ−１
１，４２ａ−２１，…が最適動作条件からずれることに
なる。
ＯＳ４１ｃ−１の経路、ＰＭＯＳ４２ａ−１１からＰＭ
ＯＳ４２ｂ−１１の経路、ＰＭＯＳ４２ａ−２１からＰ
ＭＯＳ４２ｂ−２１の経路等）へ基準電流Ｉｒ＝６００
μＡを流すと、各ＰＭＯＳ４１ｂ−１，４２ａ−１１，
４２ａ−２１，…のゲート電圧が上昇し、図４に示すよ
うに、定電流領域である直線性領域の開始電圧も上昇す
る。これにより、各ＰＭＯＳ４１ｂ−１，４２ａ−１
１，４２ａ−２１，…が最適動作条件からずれることに
なる。
【００６３】そこで、これを防止するために、本実施形
態では、切替え信号Ｓ１，Ｓ２が共に“Ｌ”レベルにな
るよう外部から制御する。すると、切替え信号生成回路
６１，６２，…から出力される切替え信号Ｄ１２，Ｄ１
３，Ｄ２２，Ｄ２３，…も“Ｌ”レベルになる。切替え
信号Ｓ１，Ｓ２が“Ｌ”レベルになると、ＰＭＯＳ４１
ｃ−２，４１ｃ−３がオン状態になると共に、切替え信
号Ｄ１２，Ｄ１３，Ｄ２２，Ｄ２３，…の“Ｌ”レベル
によってＰＭＯＳ４２ｂ−１２，４２ｂ−１３，４２ｂ
−２２，４２ｂ−２３，…もオン状態になる。
態では、切替え信号Ｓ１，Ｓ２が共に“Ｌ”レベルにな
るよう外部から制御する。すると、切替え信号生成回路
６１，６２，…から出力される切替え信号Ｄ１２，Ｄ１
３，Ｄ２２，Ｄ２３，…も“Ｌ”レベルになる。切替え
信号Ｓ１，Ｓ２が“Ｌ”レベルになると、ＰＭＯＳ４１
ｃ−２，４１ｃ−３がオン状態になると共に、切替え信
号Ｄ１２，Ｄ１３，Ｄ２２，Ｄ２３，…の“Ｌ”レベル
によってＰＭＯＳ４２ｂ−１２，４２ｂ−１３，４２ｂ
−２２，４２ｂ−２３，…もオン状態になる。
【００６４】これにより、各ＰＭＯＳ４１ｂ−１〜４１
ｂ−３，４２ａ−１１〜４２ａ−１３，４２ａ−２１〜
４２ａ−２３，…の電流経路にそれぞれ２００μＡが流
れ、基準抵抗４１ｅに流れる基準電流Ｉｒが６００μＡ
になり、これと同一の電流値６００μＡが各出力端子４
３−１，４３−２，…から出力されることになる。よっ
て、最適に設定した各ＰＭＯＳ４１ｂ−１，…当り２０
０μＡの電流設定にすることができる。
ｂ−３，４２ａ−１１〜４２ａ−１３，４２ａ−２１〜
４２ａ−２３，…の電流経路にそれぞれ２００μＡが流
れ、基準抵抗４１ｅに流れる基準電流Ｉｒが６００μＡ
になり、これと同一の電流値６００μＡが各出力端子４
３−１，４３−２，…から出力されることになる。よっ
て、最適に設定した各ＰＭＯＳ４１ｂ−１，…当り２０
０μＡの電流設定にすることができる。
【００６５】本実施形態では、次のような効果がある。
本実施形態では、出力端子４３−１，４３−２，…から
出力される駆動電流において、要求される電流値が変更
された場合、これに対応して基準抵抗４１ｅの抵抗値を
変えると共に、切替え信号Ｓ１，Ｓ２，Ｄ１２，Ｄ１
３，Ｄ２２，Ｄ２３，…によって動作させる電流経路の
数を変更するようにしている。このとき、各電流経路を
流れる電流値が変更されるものの、各電流経路のＰＭＯ
Ｓ４１ｂ−１，…は常に最適条件で動作することになる
ので、データ線駆動回路４０全体としても最適条件で動
作するという効果が得られる。従って、各出力端子４３
−１，４３−２，…から出力される駆動電流のばらつき
を抑制でき、互いに等しい一定電流を表示パネル１へ供
給できる。この結果、ＥＬ素子ＥＬ１１，…の発光量が
データ線ＳＥＧ１，ＳＥＧ２，…毎にばらつくことを防
止できる。
本実施形態では、出力端子４３−１，４３−２，…から
出力される駆動電流において、要求される電流値が変更
された場合、これに対応して基準抵抗４１ｅの抵抗値を
変えると共に、切替え信号Ｓ１，Ｓ２，Ｄ１２，Ｄ１
３，Ｄ２２，Ｄ２３，…によって動作させる電流経路の
数を変更するようにしている。このとき、各電流経路を
流れる電流値が変更されるものの、各電流経路のＰＭＯ
Ｓ４１ｂ−１，…は常に最適条件で動作することになる
ので、データ線駆動回路４０全体としても最適条件で動
作するという効果が得られる。従って、各出力端子４３
−１，４３−２，…から出力される駆動電流のばらつき
を抑制でき、互いに等しい一定電流を表示パネル１へ供
給できる。この結果、ＥＬ素子ＥＬ１１，…の発光量が
データ線ＳＥＧ１，ＳＥＧ２，…毎にばらつくことを防
止できる。
【００６６】（第２の実施形態）図５は、本発明の第２
の実施形態を示すデータ線駆動回路の回路図であり、第
１の実施形態を示す図１中の要素と共通の要素には共通
の符号が付されている。このデータ線駆動回路は、図１
と同様の定電流回路４１、及び出力回路４２の他に、新
たに、電流検出回路４５を設けている。電流検出回路４
５は、要求される駆動電流の電流値が変更され、これに
応じて基準抵抗４１ｅの抵抗値を変更したときに、該基
準抵抗４１ｅを流れる基準電流Ｉｒを検出し、この検出
結果に対応してＰＭＯＳ４１ｃ−２，４１ｃ−３のオン
／オフ状態を切替えるための切替え信号Ｓ１，Ｓ２を発
生する回路である。
の実施形態を示すデータ線駆動回路の回路図であり、第
１の実施形態を示す図１中の要素と共通の要素には共通
の符号が付されている。このデータ線駆動回路は、図１
と同様の定電流回路４１、及び出力回路４２の他に、新
たに、電流検出回路４５を設けている。電流検出回路４
５は、要求される駆動電流の電流値が変更され、これに
応じて基準抵抗４１ｅの抵抗値を変更したときに、該基
準抵抗４１ｅを流れる基準電流Ｉｒを検出し、この検出
結果に対応してＰＭＯＳ４１ｃ−２，４１ｃ−３のオン
／オフ状態を切替えるための切替え信号Ｓ１，Ｓ２を発
生する回路である。
【００６７】電流検出回路４５は、オペアンプ４１ａの
出力端子にゲートが接続されたＰＭＯＳ４５ａを有し、
このソースが電源電位Ｖｓに接続されている。ＰＭＯＳ
４５ａは、ＰＭＯＳ４１ｂ−１と同一サイズであって同
一条件で動作するトランジスタである。ＰＭＯＳ４５ａ
のドレイン側ノードＮ４５ｂには、抵抗４５ｂを介して
接地電位ＧＮＤが接続されている。基準電圧Ｖｒと接地
電位ＧＮＤとの間には、分圧抵抗４５ｃ，４５ｄ，４５
ｅが直列に接続されている。
出力端子にゲートが接続されたＰＭＯＳ４５ａを有し、
このソースが電源電位Ｖｓに接続されている。ＰＭＯＳ
４５ａは、ＰＭＯＳ４１ｂ−１と同一サイズであって同
一条件で動作するトランジスタである。ＰＭＯＳ４５ａ
のドレイン側ノードＮ４５ｂには、抵抗４５ｂを介して
接地電位ＧＮＤが接続されている。基準電圧Ｖｒと接地
電位ＧＮＤとの間には、分圧抵抗４５ｃ，４５ｄ，４５
ｅが直列に接続されている。
【００６８】ノードＮ４５ｂと、分圧抵抗４５ｃ及び４
５ｄの接続点のノードＮ４５ｄとは、電圧比較器である
コンパレータ４５ｆの入力端子に接続されている。ノー
ドＮ４５ｂと、分圧抵抗４５ｄ及び４５ｅの接続点のノ
ードＮ４５ｅとは、コンパレータ４５ｇの入力端子に接
続されている。コンパレータ４５ｆ，４５ｇの出力端子
は、ラッチ回路４５ｈの入力端子Ｄに接続されている。
５ｄの接続点のノードＮ４５ｄとは、電圧比較器である
コンパレータ４５ｆの入力端子に接続されている。ノー
ドＮ４５ｂと、分圧抵抗４５ｄ及び４５ｅの接続点のノ
ードＮ４５ｅとは、コンパレータ４５ｇの入力端子に接
続されている。コンパレータ４５ｆ，４５ｇの出力端子
は、ラッチ回路４５ｈの入力端子Ｄに接続されている。
【００６９】ラッチ回路４５ｈは、ラッチ端子Ｌに入力
されるロード（Load）信号Ｌｄが“Ｈ”レベルのとき
に、入力端子Ｄのデータをラッチする回路である。ロー
ド信号Ｌｄは、インバータ４５ｉで反転され、ラッチ回
路４５ｈの出力端子Ｑと、このインバータ４５ｉの出力
端子とが、２入力ＮＡＮＤゲート４５ｊ，４５ｋの入力
端子に入力され、このＮＡＮＤゲート４５ｊ，４５ｋか
ら切替え信号Ｓ１，Ｓ２が出力されるようになってい
る。
されるロード（Load）信号Ｌｄが“Ｈ”レベルのとき
に、入力端子Ｄのデータをラッチする回路である。ロー
ド信号Ｌｄは、インバータ４５ｉで反転され、ラッチ回
路４５ｈの出力端子Ｑと、このインバータ４５ｉの出力
端子とが、２入力ＮＡＮＤゲート４５ｊ，４５ｋの入力
端子に入力され、このＮＡＮＤゲート４５ｊ，４５ｋか
ら切替え信号Ｓ１，Ｓ２が出力されるようになってい
る。
【００７０】この切替え信号Ｓ１，Ｓ２が、ＰＭＯＳ４
１ｃ−２，４１ｃ−３のゲートに入力されると共に、切
替え信号生成回路６１，６２，…に入力され、この切替
え信号生成回路６１，６２，…で生成された切替え信号
Ｄ１２，Ｄ１３，Ｄ２２，Ｄ２３，…が、ＰＭＯＳ４２
ｂ−１２，４２ｂ−１３，４２ｂ−２２，４２ｂ−２
３，…のゲートに与えられるようになっている。
１ｃ−２，４１ｃ−３のゲートに入力されると共に、切
替え信号生成回路６１，６２，…に入力され、この切替
え信号生成回路６１，６２，…で生成された切替え信号
Ｄ１２，Ｄ１３，Ｄ２２，Ｄ２３，…が、ＰＭＯＳ４２
ｂ−１２，４２ｂ−１３，４２ｂ−２２，４２ｂ−２
３，…のゲートに与えられるようになっている。
【００７１】次に、図５の動作を説明する。要求される
駆動電流の電流値が変更され、これに対応して基準抵抗
４１ｅの抵抗値を変更すると、ＰＭＯＳ４１ｂ−１と同
じ条件でＰＭＯＳ４５ａが動作し、変更された基準抵抗
４１ｅに流れる基準電流Ｉｒと同じ大きさの電流が、抵
抗４５ｂに流れる。抵抗４５ｂのノードＮ４５ｂには、
電流値に比例した電圧が表れる。このノードＮ４５ｂの
電圧と、基準電圧Ｖｒが分圧抵抗４５ｃ，４５ｄ，４５
ｅで分圧されたノードＮ４５ｄ，Ｎ４５ｅの電圧とが、
コンパレータ４５ｆ，４５ｇで比較される。この比較結
果は、ロード信号Ｌｄが“Ｈ”レベルのときに、ラッチ
回路４５ｈに保持される。
駆動電流の電流値が変更され、これに対応して基準抵抗
４１ｅの抵抗値を変更すると、ＰＭＯＳ４１ｂ−１と同
じ条件でＰＭＯＳ４５ａが動作し、変更された基準抵抗
４１ｅに流れる基準電流Ｉｒと同じ大きさの電流が、抵
抗４５ｂに流れる。抵抗４５ｂのノードＮ４５ｂには、
電流値に比例した電圧が表れる。このノードＮ４５ｂの
電圧と、基準電圧Ｖｒが分圧抵抗４５ｃ，４５ｄ，４５
ｅで分圧されたノードＮ４５ｄ，Ｎ４５ｅの電圧とが、
コンパレータ４５ｆ，４５ｇで比較される。この比較結
果は、ロード信号Ｌｄが“Ｈ”レベルのときに、ラッチ
回路４５ｈに保持される。
【００７２】基準抵抗４１ｅに流れる基準電流Ｉｒが小
さく、ノードＮ４５ｂの電圧が、基準電圧Ｖｒを分圧し
たノードＮ４５ｅ，ノードＮ４５ｄの電圧より低い場合
は、コンパレータ４５ｆ，４５ｇから“Ｌ”レベルが出
力され、これがラッチ回路４５ｈに取り込まれ、ＮＡＮ
Ｄゲート４５ｊ，４５ｋから“Ｈ”レベルの切替え信号
Ｓ１，Ｓ２が出力される。この切替え信号Ｓ１，Ｓ２の
“Ｈ”レベルにより、定電流回路４１内のＰＭＯＳ４１
ｃ−２，４１ｃ−３がオフ状態になる。このように、基
準抵抗４１ｅに流れる基準電流Ｉｒが小さい場合は、定
電流回路４１においてＰＭＯＳ４１ｂ−１，４１ｃ−１
の電流経路だけが動作する。
さく、ノードＮ４５ｂの電圧が、基準電圧Ｖｒを分圧し
たノードＮ４５ｅ，ノードＮ４５ｄの電圧より低い場合
は、コンパレータ４５ｆ，４５ｇから“Ｌ”レベルが出
力され、これがラッチ回路４５ｈに取り込まれ、ＮＡＮ
Ｄゲート４５ｊ，４５ｋから“Ｈ”レベルの切替え信号
Ｓ１，Ｓ２が出力される。この切替え信号Ｓ１，Ｓ２の
“Ｈ”レベルにより、定電流回路４１内のＰＭＯＳ４１
ｃ−２，４１ｃ−３がオフ状態になる。このように、基
準抵抗４１ｅに流れる基準電流Ｉｒが小さい場合は、定
電流回路４１においてＰＭＯＳ４１ｂ−１，４１ｃ−１
の電流経路だけが動作する。
【００７３】基準抵抗４１ｅの抵抗値を変更することに
より、この基準抵抗４１ｅに流れる基準電流Ｉｒが大き
くなり、抵抗４５ｂのノードＮ４５ｂの電圧が上がり、
抵抗４５ｅのノードＮ４５ｅの電圧より高い電圧になる
と、コンパレータ４５ｇは“Ｈ”レベルを出力し、ＮＡ
ＮＤゲート４５ｋから出力される切替え信号Ｓ１が
“Ｌ”レベルに切替わる。すると、定電流回路４１内の
ＰＭＯＳ４１ｃ−２がオン状態になり、ＰＭＯＳ４１ｂ
−２，４１ｃ−２の電流経路も動作する。切替え信号Ｓ
１が“Ｌ”レベルになると、切替え信号生成回路６１，
６２，…によって生成される切替え信号Ｄ１２，Ｄ２
２，…も“Ｌ”レベルになり、ＰＭＯＳ４２ｂ−１２，
４２ｂ−２２，…もオン状態になる。このため、ＰＭＯ
Ｓ４２ａ−１２，４２ｂ−１２の電流経路と、ＰＭＯＳ
４２ａ−２２，４２ｂ−２２の電流経路も動作する。
より、この基準抵抗４１ｅに流れる基準電流Ｉｒが大き
くなり、抵抗４５ｂのノードＮ４５ｂの電圧が上がり、
抵抗４５ｅのノードＮ４５ｅの電圧より高い電圧になる
と、コンパレータ４５ｇは“Ｈ”レベルを出力し、ＮＡ
ＮＤゲート４５ｋから出力される切替え信号Ｓ１が
“Ｌ”レベルに切替わる。すると、定電流回路４１内の
ＰＭＯＳ４１ｃ−２がオン状態になり、ＰＭＯＳ４１ｂ
−２，４１ｃ−２の電流経路も動作する。切替え信号Ｓ
１が“Ｌ”レベルになると、切替え信号生成回路６１，
６２，…によって生成される切替え信号Ｄ１２，Ｄ２
２，…も“Ｌ”レベルになり、ＰＭＯＳ４２ｂ−１２，
４２ｂ−２２，…もオン状態になる。このため、ＰＭＯ
Ｓ４２ａ−１２，４２ｂ−１２の電流経路と、ＰＭＯＳ
４２ａ−２２，４２ｂ−２２の電流経路も動作する。
【００７４】基準抵抗４１ｅの抵抗値の変更によってさ
らに基準電流Ｉｒが大きくなり、抵抗４５ｂのノードＮ
４５ｂの電圧が上がって、抵抗４５ｄのノードＮ４５ｄ
の電圧を上回るようになると、ＮＡＮＤゲート４５ｊか
ら出力される切替え信号Ｓ２も“Ｌ”レベルになる。切
替え信号Ｓ２が“Ｌ”レベルになると、定電流回路４１
内のＰＭＯＳ４１ｃ−３がオン状態となり、ＰＭＯＳ４
１ｂ−３，４１ｃ−３の電流経路も動作する。同時に、
切替え信号生成回路６１，６２，…で生成される切替え
信号Ｄ１３，Ｄ２３，…も“Ｌ”レベルになり、出力回
路４２内のＰＭＯＳ４２ｂ−１３，４２ｂ−２３，…が
オン状態になる。このため、ＰＭＯＳ４２ａ−１３，４
２ｂ−１３の電流経路、ＰＭＯＳ４２ａ−２３，４２ｂ
−２３の電流経路等も動作する。
らに基準電流Ｉｒが大きくなり、抵抗４５ｂのノードＮ
４５ｂの電圧が上がって、抵抗４５ｄのノードＮ４５ｄ
の電圧を上回るようになると、ＮＡＮＤゲート４５ｊか
ら出力される切替え信号Ｓ２も“Ｌ”レベルになる。切
替え信号Ｓ２が“Ｌ”レベルになると、定電流回路４１
内のＰＭＯＳ４１ｃ−３がオン状態となり、ＰＭＯＳ４
１ｂ−３，４１ｃ−３の電流経路も動作する。同時に、
切替え信号生成回路６１，６２，…で生成される切替え
信号Ｄ１３，Ｄ２３，…も“Ｌ”レベルになり、出力回
路４２内のＰＭＯＳ４２ｂ−１３，４２ｂ−２３，…が
オン状態になる。このため、ＰＭＯＳ４２ａ−１３，４
２ｂ−１３の電流経路、ＰＭＯＳ４２ａ−２３，４２ｂ
−２３の電流経路等も動作する。
【００７５】このように、基準抵抗４１ｅに流れる基準
電流Ｉｒが大きくなるにつれ、定電流回路４１はＰＭＯ
Ｓ４１ｂ−１，４１ｃ−１の組だけから、ＰＭＯＳ４１
ｂ−２，４１ｃ−２の組、ＰＭＯＳ４１ｂ−３，４１ｃ
−３の組へと動き始める。基準抵抗４１ｅに流れる基準
電流Ｉｒは、全体ではＢＥＬ／Ｒによって変化するが、
１つの電流経路に流れる電流は抑えられ、各電流経路で
は最適時に近い条件で動作させることが可能となる。
電流Ｉｒが大きくなるにつれ、定電流回路４１はＰＭＯ
Ｓ４１ｂ−１，４１ｃ−１の組だけから、ＰＭＯＳ４１
ｂ−２，４１ｃ−２の組、ＰＭＯＳ４１ｂ−３，４１ｃ
−３の組へと動き始める。基準抵抗４１ｅに流れる基準
電流Ｉｒは、全体ではＢＥＬ／Ｒによって変化するが、
１つの電流経路に流れる電流は抑えられ、各電流経路で
は最適時に近い条件で動作させることが可能となる。
【００７６】以上のように、本実施形態では、次の
（ａ）、（ｂ）のような効果がある。 （ａ）第１の実施形態では、切替え信号Ｓ１，Ｓ２を外
部から指定する必要があったが、この第２の実施形態で
は、電流検出回路４５によって内部で自動的に切替え信
号Ｓ１，Ｓ２を生成するため、使用者側からみればコン
トロールを意識する必要がなくなり、使い勝手がよくな
る。なお、要求される駆動電流の電流値を変更する場
合、この駆動電流の電流値に対応して、電圧検出回路４
５に与える基準電圧Ｖｒを変更すればよい。
（ａ）、（ｂ）のような効果がある。 （ａ）第１の実施形態では、切替え信号Ｓ１，Ｓ２を外
部から指定する必要があったが、この第２の実施形態で
は、電流検出回路４５によって内部で自動的に切替え信
号Ｓ１，Ｓ２を生成するため、使用者側からみればコン
トロールを意識する必要がなくなり、使い勝手がよくな
る。なお、要求される駆動電流の電流値を変更する場
合、この駆動電流の電流値に対応して、電圧検出回路４
５に与える基準電圧Ｖｒを変更すればよい。
【００７７】（ｂ）第１の実施形態及びこの第２の実施
形態とも、駆動電流を変える方法として、基準抵抗４１
ｅの抵抗値を変える方法について説明したが、基準電流
Ｉｒ＝ＶＥＬ／Ｒの関係から、制御電圧である入力電圧
ＶＥＬを変えてもよい。入力電圧ＶＥＬを変え、アナロ
グ的に駆動電流の出力を制御する場合、第１の実施形態
では、切替え信号Ｓ１，Ｓ２の入力の設定が若干難し
い。これに対し、この第２の実施形態では、切替え信号
Ｓ１，Ｓ２が内部の電流検出回路４５で生成されるの
で、アナログ的変化にも対応が容易である。
形態とも、駆動電流を変える方法として、基準抵抗４１
ｅの抵抗値を変える方法について説明したが、基準電流
Ｉｒ＝ＶＥＬ／Ｒの関係から、制御電圧である入力電圧
ＶＥＬを変えてもよい。入力電圧ＶＥＬを変え、アナロ
グ的に駆動電流の出力を制御する場合、第１の実施形態
では、切替え信号Ｓ１，Ｓ２の入力の設定が若干難し
い。これに対し、この第２の実施形態では、切替え信号
Ｓ１，Ｓ２が内部の電流検出回路４５で生成されるの
で、アナログ的変化にも対応が容易である。
【００７８】（利用形態）本発明は、上記実施形態に限
定されず、種々の変形や利用形態が可能である。この変
形や利用形態としては、例えば、次の（イ）、（ロ）の
ようなものがある。
定されず、種々の変形や利用形態が可能である。この変
形や利用形態としては、例えば、次の（イ）、（ロ）の
ようなものがある。
【００７９】（イ）データ線駆動回路４０や走査線駆動
回路５０等は、他のＭＯＳトランジスタ構成やバイポー
ラトランジスタ等で構成することも可能である。
回路５０等は、他のＭＯＳトランジスタ構成やバイポー
ラトランジスタ等で構成することも可能である。
【００８０】（ロ）実施形態では、有機ＥＬ素子でのド
ットマトリクス型表示装置に適用した例を説明したが、
駆動する発光素子は有機ＥＬ素子に限定されるものでは
なく、駆動回路が駆動する対象は、電流が供給されるこ
とによって表示状態に遷移する発光素子であれば、ＬＥ
Ｄ等の種々の発光素子を用いた表示装置等に適用でき
る。
ットマトリクス型表示装置に適用した例を説明したが、
駆動する発光素子は有機ＥＬ素子に限定されるものでは
なく、駆動回路が駆動する対象は、電流が供給されるこ
とによって表示状態に遷移する発光素子であれば、ＬＥ
Ｄ等の種々の発光素子を用いた表示装置等に適用でき
る。
【００８１】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、最適動作条件に設定されている電流経路を複
数設けておき、要求される駆動電流の電流値が変更され
た場合、この電流値に対応して基準抵抗又は入力電圧を
変更すると共に、第２及び第４のスイッチ手段のオン／
オフ状態を切替えて、動作させる電流経路の総数を変更
するようにしている。このとき、基準抵抗を流れる電流
値は変更されるものの、各電流経路のトランジスタは、
常に最適条件で動作することになるので、駆動回路全体
としても最適条件で動作するという効果が得られる。従
って、各出力端子から出力される駆動電流のばらつきを
防止できる。
によれば、最適動作条件に設定されている電流経路を複
数設けておき、要求される駆動電流の電流値が変更され
た場合、この電流値に対応して基準抵抗又は入力電圧を
変更すると共に、第２及び第４のスイッチ手段のオン／
オフ状態を切替えて、動作させる電流経路の総数を変更
するようにしている。このとき、基準抵抗を流れる電流
値は変更されるものの、各電流経路のトランジスタは、
常に最適条件で動作することになるので、駆動回路全体
としても最適条件で動作するという効果が得られる。従
って、各出力端子から出力される駆動電流のばらつきを
防止できる。
【００８２】第２の発明によれば、制御手段をオペアン
プで構成したので、電流制御信号の生成が容易になる。
プで構成したので、電流制御信号の生成が容易になる。
【００８３】第３の発明によれば、第２及び第４のスイ
ッチ手段は、外部から入力される切替え信号によりオン
／オフ状態の切替えを行うようにしたので、駆動回路の
回路構成を複雑にすることなく、要求される駆動電流の
電流値の変更に容易に対応できる。
ッチ手段は、外部から入力される切替え信号によりオン
／オフ状態の切替えを行うようにしたので、駆動回路の
回路構成を複雑にすることなく、要求される駆動電流の
電流値の変更に容易に対応できる。
【００８４】第４の発明によれば、電流検出回路によっ
て第２及び第４のスイッチ手段のオン／オフ状態を切替
えるための切替え信号を生成するようにしたので、基準
抵抗又は入力電圧の変更時の設定が内部で自動的に行え
る。しかも、入力電圧を変えてアナログ的に出力電流を
制御する場合、電流検出回路によって自動的に切替え信
号が発生されるので、アナログ的変化に対する対応が容
易になる。
て第２及び第４のスイッチ手段のオン／オフ状態を切替
えるための切替え信号を生成するようにしたので、基準
抵抗又は入力電圧の変更時の設定が内部で自動的に行え
る。しかも、入力電圧を変えてアナログ的に出力電流を
制御する場合、電流検出回路によって自動的に切替え信
号が発生されるので、アナログ的変化に対する対応が容
易になる。
【００８５】第５〜第７の発明によれば、出力端子に有
機ＥＬ素子等の発光素子が接続されるので、各出力端子
から出力される駆動電流のばらつきを防止して、複数の
発光素子の発光量のばらつきを的確に防止できる。
機ＥＬ素子等の発光素子が接続されるので、各出力端子
から出力される駆動電流のばらつきを防止して、複数の
発光素子の発光量のばらつきを的確に防止できる。
【００８６】第８の発明によれば、トランジスタ及びス
イッチ手段をＭＯＳトランジスタで構成したので、電圧
でＭＯＳトランジスタをゲート制御でき、回路構成が簡
単になる。
イッチ手段をＭＯＳトランジスタで構成したので、電圧
でＭＯＳトランジスタをゲート制御でき、回路構成が簡
単になる。
【図１】本発明の第１の実施形態を示す表示装置の概略
の回路図である。
の回路図である。
【図２】従来の表示装置の概略の回路図である。
【図３】従来の他のデータ線駆動回路の回路図である。
【図４】トランジスタ特性を示す図である。
【図５】本発明の第２の実施形態を示すデータ線駆動回
路の回路図である。
路の回路図である。
１ 表示パネル
４０ データ線駆動回路
４１ 定電流回路
４１ａ オペアンプ
４１ｂ−１〜４１ｂ−３，４１ｃ−１〜４１ｃ−３
ＰＭＯＳ ４１ｄ 抵抗接続端子 ４１ｅ 基準抵抗 ４２ 出力回路 ４２ａ−１１〜４２ａ−１３，４２ａ−２１〜４２ａ−
２３，４２ｂ−１１〜４２ｂ−１３，４２ｂ−２１〜４
２ｂ−２３ ＰＭＯＳ ４５ 電流検出回路 ５０ 走査線駆動回路 ６０ 制御回路 ６１，６２ 切替え信号生成回路
ＰＭＯＳ ４１ｄ 抵抗接続端子 ４１ｅ 基準抵抗 ４２ 出力回路 ４２ａ−１１〜４２ａ−１３，４２ａ−２１〜４２ａ−
２３，４２ｂ−１１〜４２ｂ−１３，４２ｂ−２１〜４
２ｂ−２３ ＰＭＯＳ ４５ 電流検出回路 ５０ 走査線駆動回路 ６０ 制御回路 ６１，６２ 切替え信号生成回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６４２Ｐ
Ｈ０５Ｂ 33/14 Ｈ０５Ｂ 33/14 Ａ
// Ｈ０３Ｋ 17/693 Ｈ０３Ｋ 17/693 Ｅ
Ｆターム(参考） 3K007 AB11 AB17 DB03 GA04
5C080 AA06 BB05 DD05 EE28 FF11
JJ03 JJ05
5J055 AX11 BX09 BX16 CX29 DX22
DX56 DX64 DX73 EX07 EY01
EY14 EY21 EZ03 EZ07 EZ09
EZ25 EZ68 FX00 FX18 FX31
GX01 GX02 GX06
Claims (8)
- 【請求項１】 入力電圧と抵抗接続端子の電圧とを入力
し、前記抵抗接続端子の電圧が前記入力電圧と同電位に
なるように電流制御信号を出力する制御手段と、 前記電流制御信号に基づいて第１の定電流を流す電流源
用の第１のトランジスタを有し、前記第１のトランジス
タが、第１電源ノードと前記抵抗接続端子との間に接続
された第１の電流経路と、 前記抵抗接続端子と第２電源ノードとの間に接続され、
所定の抵抗値によって基準電流を流す基準抵抗と、 前記電流制御信号に基づいて前記第１の定電流に対応し
た第２の定電流を流す電流源用の第２のトランジスタ
と、前記第２の定電流を導通／遮断する第２のスイッチ
手段とを有し、前記第２のトランジスタ及び前記第２の
スイッチ手段が、前記第１の電流経路に対して並列に接
続された１つ又は複数の第２の電流経路と、 前記電流制御信号に基づいて前記第１の定電流に対応し
た第３の定電流を流す電流源用の第３のトランジスタ
と、制御信号に基づき前記第３の定電流を導通／遮断す
る第３のスイッチ手段とを有し、前記第３のトランジス
タ及び前記第３のスイッチ手段が、前記第１電源ノード
と駆動電流を出力する出力端子との間に直列に接続され
た第３の電流経路と、 前記電流制御信号に基づいて前記第２の定電流に対応し
た第４の定電流を流す電流源用の第４のトランジスタ
と、前記第４の定電流を導通／遮断する第４のスイッチ
手段とを有し、前記第４のトランジスタ及び前記第４の
スイッチ手段が、前記第３の電流経路に対して並列に接
続された１つ又は複数の第４の電流経路とを備え、 前記第１、第２、第３及び第４のトランジスタは、所定
の電流値範囲内で最適動作条件に設定されており、 要求される前記駆動電流の電流値が変更された場合、そ
の電流値に対応して前記基準抵抗又は前記入力電圧を変
更すると共に、前記第２及び第４のスイッチ手段のオン
／オフ状態を切替えて、動作させる前記電流経路の総数
を変更するようにしたことを特徴とする駆動回路。 - 【請求項２】 前記制御手段は、演算増幅器で構成され
ていることを特徴とする請求項１記載の駆動回路。 - 【請求項３】 前記第２及び第４のスイッチ手段は、外
部から入力される切替え信号によりオン／オフ状態の切
替えが行われることを特徴とする請求項１又は２記載の
駆動回路。 - 【請求項４】 請求項１又は２記載の駆動回路におい
て、 前記基準抵抗又は前記入力電圧の変更時において該基準
抵抗を流れる前記基準電流を検出し、この検出結果に対
応して前記第２及び第４のスイッチ手段のオン／オフ状
態を切替えるための切替え信号を発生する電流検出回
路、を設けたことを特徴とする駆動回路。 - 【請求項５】 前記出力端子には、発光素子が接続され
ることを特徴とする請求項１〜４のいずれか１項に記載
の駆動回路。 - 【請求項６】 前記出力端子には、前記制御信号に基づ
き前記第３のスイッチ手段に対して相補的にオン／オフ
動作する第５のスイッチ手段を介して、前記第２電源ノ
ードが接続されると共に、発光素子が接続されることを
特徴とする請求項１〜４のいずれか１項に記載の駆動回
路。 - 【請求項７】 前記発光素子は、有機エルクトロルミネ
ッセンス素子であることを特徴とする請求項５又は６記
載の駆動回路。 - 【請求項８】 前記トランジスタ及び前記スイッチ手段
は、ＭＯＳトランジスタで構成されていることを特徴と
する請求項１〜７のいずれか１項に記載の駆動回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001401069A JP3887229B2 (ja) | 2001-12-28 | 2001-12-28 | 電流駆動型表示装置の駆動回路 |
| TW091133110A TWI233079B (en) | 2001-12-28 | 2002-11-12 | Display device drive circuit |
| US10/300,847 US6922182B2 (en) | 2001-12-28 | 2002-11-21 | Display device drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001401069A JP3887229B2 (ja) | 2001-12-28 | 2001-12-28 | 電流駆動型表示装置の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003202830A true JP2003202830A (ja) | 2003-07-18 |
| JP3887229B2 JP3887229B2 (ja) | 2007-02-28 |
Family
ID=19189719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001401069A Expired - Lifetime JP3887229B2 (ja) | 2001-12-28 | 2001-12-28 | 電流駆動型表示装置の駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6922182B2 (ja) |
| JP (1) | JP3887229B2 (ja) |
| TW (1) | TWI233079B (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004054234A (ja) * | 2002-05-28 | 2004-02-19 | Rohm Co Ltd | 有機ｅｌ駆動回路の駆動電流値調整回路、有機ｅｌ駆動回路およびこれを用いる有機ｅｌ表示装置 |
| JP2004348026A (ja) * | 2003-05-26 | 2004-12-09 | Casio Comput Co Ltd | 電流生成供給回路及びその制御方法並びに電流生成供給回路を備えた表示装置 |
| JP2005017979A (ja) * | 2003-06-30 | 2005-01-20 | Casio Comput Co Ltd | 電流生成供給回路及びその制御方法並びに該電流生成供給回路を備えた表示装置 |
| JP2005017977A (ja) * | 2003-06-30 | 2005-01-20 | Casio Comput Co Ltd | 電流生成供給回路及び該電流生成供給回路を備えた表示装置 |
| JP2005055722A (ja) * | 2003-08-06 | 2005-03-03 | Nec Corp | 表示駆動回路及びそれを用いた表示装置 |
| JP2005536771A (ja) * | 2002-08-21 | 2005-12-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 表示装置 |
| JP2006133570A (ja) * | 2004-11-08 | 2006-05-25 | Matsushita Electric Ind Co Ltd | 電流駆動装置 |
| JP2008299343A (ja) * | 2008-07-24 | 2008-12-11 | Casio Comput Co Ltd | 表示装置 |
| JP2008310221A (ja) * | 2007-06-18 | 2008-12-25 | Oki Electric Ind Co Ltd | 電流出力装置 |
| JP2018107933A (ja) * | 2016-12-27 | 2018-07-05 | 株式会社東海理化電機製作所 | 駆動用集積回路及び駆動システム |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI245250B (en) * | 2003-02-06 | 2005-12-11 | Nec Electronics Corp | Current-drive circuit and apparatus for display panel |
| JP4023335B2 (ja) * | 2003-02-19 | 2007-12-19 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の駆動方法および電子機器 |
| JP3952979B2 (ja) * | 2003-03-25 | 2007-08-01 | カシオ計算機株式会社 | 表示駆動装置及び表示装置並びにその駆動制御方法 |
| JP4530622B2 (ja) * | 2003-04-10 | 2010-08-25 | Ｏｋｉセミコンダクタ株式会社 | 表示パネルの駆動装置 |
| JP2004334124A (ja) * | 2003-05-12 | 2004-11-25 | Matsushita Electric Ind Co Ltd | 電流駆動装置及び表示装置 |
| JP4662698B2 (ja) * | 2003-06-25 | 2011-03-30 | ルネサスエレクトロニクス株式会社 | 電流源回路、並びに電流設定方法 |
| US8085226B2 (en) * | 2003-08-15 | 2011-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR100553935B1 (ko) * | 2003-08-20 | 2006-02-24 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| US20060238235A1 (en) * | 2005-01-19 | 2006-10-26 | James Wey | Switchable current mirror with feedback |
| JP4385967B2 (ja) * | 2005-02-22 | 2009-12-16 | セイコーエプソン株式会社 | 電気光学装置の駆動回路及びこれを備えた電気光学装置、並びに電子機器 |
| JP4439552B2 (ja) * | 2007-10-04 | 2010-03-24 | Ｏｋｉセミコンダクタ株式会社 | 電流源装置 |
| US7893756B2 (en) * | 2008-11-14 | 2011-02-22 | Agilent Technologies, Inc. | Precision current source |
| JP2011053957A (ja) * | 2009-09-02 | 2011-03-17 | Toshiba Corp | 参照電流生成回路 |
| US11151932B2 (en) * | 2020-03-13 | 2021-10-19 | Macroblock, Inc. | Driving system |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4967192A (en) * | 1987-04-22 | 1990-10-30 | Hitachi, Ltd. | Light-emitting element array driver circuit |
| US4996523A (en) * | 1988-10-20 | 1991-02-26 | Eastman Kodak Company | Electroluminescent storage display with improved intensity driver circuits |
| US5325107A (en) * | 1988-11-30 | 1994-06-28 | Sharp Kabushiki Kaisha | Method and apparatus for driving a display device |
| US5289112A (en) | 1992-09-21 | 1994-02-22 | Hewlett-Packard Company | Light-emitting diode array current power supply including switched cascode transistors |
| KR100250422B1 (ko) * | 1997-07-25 | 2000-04-01 | 김영남 | 전계 방출 표시기의 셀 구동장치 |
| JP2001110565A (ja) * | 1999-10-04 | 2001-04-20 | Auto Network Gijutsu Kenkyusho:Kk | 表示素子駆動装置 |
| JP3498042B2 (ja) * | 2000-06-05 | 2004-02-16 | Ｎｅｃエレクトロニクス株式会社 | 電子機器及びそれを備えた電子機器システム |
-
2001
- 2001-12-28 JP JP2001401069A patent/JP3887229B2/ja not_active Expired - Lifetime
-
2002
- 2002-11-12 TW TW091133110A patent/TWI233079B/zh not_active IP Right Cessation
- 2002-11-21 US US10/300,847 patent/US6922182B2/en not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004054234A (ja) * | 2002-05-28 | 2004-02-19 | Rohm Co Ltd | 有機ｅｌ駆動回路の駆動電流値調整回路、有機ｅｌ駆動回路およびこれを用いる有機ｅｌ表示装置 |
| JP2005536771A (ja) * | 2002-08-21 | 2005-12-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 表示装置 |
| JP2004348026A (ja) * | 2003-05-26 | 2004-12-09 | Casio Comput Co Ltd | 電流生成供給回路及びその制御方法並びに電流生成供給回路を備えた表示装置 |
| JP2005017979A (ja) * | 2003-06-30 | 2005-01-20 | Casio Comput Co Ltd | 電流生成供給回路及びその制御方法並びに該電流生成供給回路を備えた表示装置 |
| JP2005017977A (ja) * | 2003-06-30 | 2005-01-20 | Casio Comput Co Ltd | 電流生成供給回路及び該電流生成供給回路を備えた表示装置 |
| JP2005055722A (ja) * | 2003-08-06 | 2005-03-03 | Nec Corp | 表示駆動回路及びそれを用いた表示装置 |
| JP2006133570A (ja) * | 2004-11-08 | 2006-05-25 | Matsushita Electric Ind Co Ltd | 電流駆動装置 |
| JP4740576B2 (ja) * | 2004-11-08 | 2011-08-03 | パナソニック株式会社 | 電流駆動装置 |
| JP2008310221A (ja) * | 2007-06-18 | 2008-12-25 | Oki Electric Ind Co Ltd | 電流出力装置 |
| JP2008299343A (ja) * | 2008-07-24 | 2008-12-11 | Casio Comput Co Ltd | 表示装置 |
| JP2018107933A (ja) * | 2016-12-27 | 2018-07-05 | 株式会社東海理化電機製作所 | 駆動用集積回路及び駆動システム |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI233079B (en) | 2005-05-21 |
| TW200301453A (en) | 2003-07-01 |
| JP3887229B2 (ja) | 2007-02-28 |
| US6922182B2 (en) | 2005-07-26 |
| US20030122808A1 (en) | 2003-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003202830A (ja) | 駆動回路 | |
| US8653754B2 (en) | Current driving circuit | |
| US7436248B2 (en) | Circuit for generating identical output currents | |
| TWI267817B (en) | Control circuit for supplying a current to display devices | |
| JP5481281B2 (ja) | 電流駆動回路およびそれを用いた発光装置 | |
| JP3859483B2 (ja) | 駆動回路 | |
| US7683687B2 (en) | Hysteresis characteristic input circuit including resistors capable of suppressing penetration current | |
| TWI287772B (en) | Organic EL panel drive circuit and organic EL display device | |
| JPH0693615B2 (ja) | ドライバ回路 | |
| US8723555B2 (en) | Comparator circuit | |
| JPH0232615A (ja) | 出力回路 | |
| JP2006112906A (ja) | 電圧検出回路 | |
| JP2006345230A (ja) | 最大電圧検出回路及び最小電圧検出回路 | |
| JP2007019363A (ja) | 半導体集積回路 | |
| JP2007213027A (ja) | 電流駆動回路 | |
| JP5983552B2 (ja) | 定電流定電圧回路 | |
| JP4600012B2 (ja) | ドライバ回路 | |
| US8692589B2 (en) | Semiconductor element driving circuit and semiconductor device | |
| JP3644156B2 (ja) | 電流制限回路 | |
| JP2008004705A (ja) | 発光ダイオード駆動回路 | |
| KR20090087744A (ko) | 컨버터 | |
| JP2008016732A (ja) | 発光ダイオード駆動回路 | |
| JP2008258966A (ja) | Ｖｔｈシフト回路及びＤ／Ａ変換器 | |
| JP5520192B2 (ja) | 電圧電流変換回路 | |
| JP4175193B2 (ja) | Ｍｏｓ型半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040830 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060310 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060314 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060508 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061121 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061124 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3887229 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091201 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101201 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111201 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121201 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121201 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121201 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121201 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131201 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |