JP4848689B2 - 半導体集積回路 - Google Patents

Description

本発明は、外付けの発光ダイオードを直接駆動する機能を有する半導体集積回路に関する。

携帯電話等の電子機器において、操作ボタンを表示する照明やバックライトの光源として、発光ダイオード（ＬＥＤ）が広く用いられている。特に、携帯電話は、バッテリーを電源として用いるので、ＬＥＤの明るさがバッテリーの電圧変化によって変化しないようにＬＥＤを定電流駆動し、かつ、低電源電圧に対応することが必要となる。

関連する技術として、下記の特許文献１には、低電圧動作化及び低消費電力化を図った発光ダイオード駆動回路が開示されている。この発光ダイオード駆動回路においては、発光ダイオードの駆動電流を作成する定電流回路及びその駆動電流をスイッチングする電流スイッチ回路をＭＯＳトランジスタで構成することによって、バイポーラトランジスタで必要とされていたコレクタ・エミッタ間電圧のマージンをなくすことにより低電源電圧化を図っている。しかしながら、この発光ダイオード駆動回路の出力段は、定電流回路のＭＯＳトランジスタと電流スイッチ回路のＭＯＳトランジスタとが直列に接続される構成となっており、発光ダイオードに印加される電圧は、電源電圧から２つのトランジスタのドレイン・ソース間電圧を引いたものとなるので、低電源電圧の場合には発光ダイオードに印加される電圧が不足するおそれがある。

また、下記の特許文献２には、定電流生成のための基準電圧を電池電圧の変動に対応して変化させる基準電圧制御回路を設けたバックライト用発光ダイオード駆動回路が開示されている。これにより、電池電圧が高いときは発光ダイオードを明るく発光させ、電池電圧が低くなったら発光ダイオードを暗く発光させることによって、電池の消耗を防ぐようにしている。この発光ダイオード駆動回路の出力段は１つのＭＯＳトランジスタによって構成されているが、ＭＯＳトランジスタと直列に抵抗が接続されており、抵抗による電圧降下が生じるので、低電源電圧の場合には発光ダイオードに印加される電圧を十分にとることができない。
特開２０００−４２０２号公報（第１頁、図１） 特開２００１−３２５８２４号公報（第１頁、図１）

そこで、上記の点に鑑み、本発明は、外付けの発光ダイオードを定電流駆動する機能を有し、低電源電圧に対応することが容易な半導体集積回路を提供することを目的とする。

以上の課題を解決するために、本発明に係る半導体集積回路は、制御信号が活性化されたときに所定の電圧を生成する定電圧生成回路と、定電圧生成回路によって生成される所定の電圧と帰還電圧との差に基づいて出力電位を生成する差動増幅回路と、差動増幅回路の出力電位がゲートに印加されてソース・ドレイン間に第１の電流を生成する第１のＰチャネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタのドレインから第１の電流が供給されることにより帰還電圧を生成する少なくとも１つの抵抗と、第１の電流に比例する第２の電流を生成するための第１のカレントミラー回路を構成する第２のＰチャネルＭＯＳトランジスタ及び第３のＰチャネルＭＯＳトランジスタと、電源電位に接続されたアノードを有する発光ダイオードのカソードを駆動するために、第２の電流に比例する駆動電流を生成するための第２のカレントミラー回路を構成する第１のＮチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタと、第２のＮチャネルＭＯＳトランジスタのドレインに接続されたドレインを有し、制御信号が非活性化されたときに発光ダイオードのカソード電位を上昇させて発光ダイオードをカットオフさせる第４のＰチャネルＭＯＳトランジスタとを具備する。

ここで、上記少なくとも１つの抵抗が、発光ダイオードの駆動電流を調整可能とするために、配線層において配線の接続状態を変更することにより抵抗値が可変となる複数の抵抗を含むようにしても良い。また、第１のカレントミラー回路を構成する第２及び第３のＰチャネルＭＯＳトランジスタが、他のＰチャネルＭＯＳトランジスタよりも小さいゲート・ソース間しきい電圧の絶対値を有するようにしても良い。さらに、第２のカレントミラー回路が、第２の電流のＮ倍の駆動電流を生成するようにしても良い（Ｎ＞１）。

本発明に係る半導体集積回路によれば、差動増幅回路の出力端子に接続された第１のＰチャネルＭＯＳトランジスタが定電流を生成し、ＰチャネルＭＯＳトランジスタによる第１のカレントミラー回路と、ＮチャネルＭＯＳトランジスタによる第２のカレントミラー回路を介してＬＥＤを駆動するので、低電源電圧に対応することが容易となる。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路に内蔵されているＬＥＤ駆動回路の構成を示す回路図である。

図１に示すように、ＬＥＤ駆動回路１００は、入力される制御信号を反転して出力する直列接続された２つのインバータ１１及び１２と、制御信号がハイレベルに活性化されたときに所定の電圧（定電圧）を生成する定電圧生成回路２０と、制御信号が非活性化されたときに定電圧生成回路２０の出力端子を電源電位Ｖ_ＳＳに固定するＮチャネルＭＯＳトランジスタＱＮ１０と、差動増幅回路を構成するＰチャネルＭＯＳトランジスタＱＰ２１〜ＱＰ２２及びＮチャネルＭＯＳトランジスタＱＮ２１〜ＱＮ２３と、制御信号が非活性化されたときに差動増幅回路の出力端子を電源電位Ｖ_ＤＤに固定するＰチャネルＭＯＳトランジスタＱＰ２３と、差動増幅回路の出力電位がゲートに印加されてドレイン電流Ｉ_１を生成するＰチャネルＭＯＳトランジスタＱＰ３０と、トランジスタＱＰ３０のドレイン電流Ｉ_１が供給されて帰還電圧を生成する少なくとも１つの抵抗（図１においては、直列に接続された複数の抵抗Ｒ１１〜Ｒ１３を示している）とを有している。

さらに、ＬＥＤ駆動回路１００は、トランジスタＱＰ３０のドレイン電流Ｉ_１に基づいて動作する第１のカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱＰ４１及びＱＰ４２と、制御信号が非活性化されたときにトランジスタＱＰ４１及びＱＰ４２をカットオフするＰチャネルＭＯＳトランジスタＱＰ４３と、トランジスタＱＰ４２のドレイン電流Ｉ_２に基づいて動作する第２のカレントミラー回路を構成するＮチャネルＭＯＳトランジスタＱＮ５１及びＱＮ５２と、制御信号が非活性化されたときにトランジスタＱＮ５１及びＱＮ５２をカットオフするＮチャネルＭＯＳトランジスタＱＮ５３と、制御信号が非活性化されたときにＬＥＤ駆動回路１００の出力端子を電源電位Ｖ_ＤＤに固定するＰチャネルＭＯＳトランジスタＱＰ５１とを有している。

電源電位Ｖ_ＤＤとＬＥＤ駆動回路１００の出力端子との間には、発光ダイオード（ＬＥＤ）２００が接続される。トランジスタＱＮ５２は、電源電位Ｖ_ＤＤに接続されたアノードから、ＬＥＤ駆動回路１００の出力端子に接続されたカソードに向けて、ＬＥＤ２００に駆動電流を流す。

トランジスタＱＰ２１〜ＱＰ２２及びＱＮ２１〜ＱＮ２３によって構成される差動増幅回路は、定電圧生成回路２０によって生成されてノードＡに出力される定電圧と、ノードＢに印加される帰還電圧との差に基づいて、出力電位を生成する。差動増幅回路の出力電位は、トランジスタＱＰ３０のゲートに印加されて、トランジスタＱＰ３０は、ソース・ドレイン間にドレイン電流Ｉ_１を生成する。

トランジスタＱＰ３０のドレインには、複数の抵抗Ｒ１１〜Ｒ１３が接続されている。これらの抵抗Ｒ１１〜Ｒ１３は、半導体集積回路の配線層において配線の接続状態を変更することにより抵抗値が可変となるので、そのようにして接続された抵抗を「抵抗回路」と呼ぶことにする。この抵抗回路にトランジスタＱＰ３０のドレイン電流Ｉ_１が流れることによって、帰還電圧が生成される。

差動増幅回路のオープンループゲインが十分に大きければ、負帰還の原理により、ノードＡに印加される電圧と、ノードＢに印加される電圧とは、ほぼ等しくなる。従って、トランジスタＱＰ３０のドレイン電流Ｉ_１は、定電圧生成回路２０によって生成される定電圧の値を抵抗回路の抵抗値で割ることによって求められる値を有し、定電流となる。抵抗回路の抵抗値を変更することにより、トランジスタＱＰ３０のドレイン電流Ｉ_１の値を変化させて、ＬＥＤ２００の駆動電流を調整することが可能となる。

トランジスタＱＰ３０のドレイン電流Ｉ_１は、第１のカレントミラー回路を構成するトランジスタＱＰ４１にも伝達される。第１のカレントミラー回路は、トランジスタＱＰ４１のドレイン電流Ｉ_１に比例するトランジスタＱＰ４２のドレイン電流Ｉ_２を生成する。ここでは、ドレイン電流Ｉ_２が、ドレイン電流Ｉ_１とほぼ等しいとする。

さらに、トランジスタＱＰ４２のドレイン電流Ｉ_２は、第２のカレントミラー回路を構成するトランジスタＱＮ５１にも伝達される。第２のカレントミラー回路は、トランジスタＱＮ５１のドレイン電流Ｉ_２に比例するトランジスタＱＮ５２のドレイン電流Ｉ_３を生成する。ここでは、ドレイン電流Ｉ_３が、ドレイン電流Ｉ_２のＮ倍であるとする（Ｎ＞１）。これは、トランジスタＱＮ５２のサイズをトランジスタＱＮ５１のサイズのＮ倍とすることにより実現できる。トランジスタＱＮ５２のドレイン電流Ｉ_３は、ＬＥＤ２００の駆動電流となるので、例えば、Ｎを１０〜１００の範囲に設定することにより、小さな内部電流で大きな駆動電流を生成することができる。

このように、本実施形態においては、差動増幅回路の出力端子に接続されたＰチャネルＭＯＳトランジスタＱＰ３０が定電流を生成し、生成された定電流に基づいて第１のカレントミラー回路のＰチャネルＭＯＳトランジスタＱＰ４１及びＱＰ４２が動作し、トランジスタＱＰ４２のドレイン電流に基づいて第２のカレントミラー回路のＮチャネルＭＯＳトランジスタＱＮ５１及びＱＮ５２が動作してＬＥＤ２００を駆動するので、低電源電圧においても動作し易くなっている。

加えて、第１のカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱＰ４１及びＱＰ４２のゲート・ソース間しきい電圧の絶対値を通常よりも下げることにより、さらに低電源電圧に対応することが容易となる。これは、例えば、ＰチャネルＭＯＳトランジスタにおけるＮウエルの不純物濃度を通常よりも上げることにより実現できる。

また、出力段のＰチャネルＭＯＳトランジスタＱＰ５１及びＮチャネルＭＯＳトランジスタＱＮ５２は、入出力セルにおいて用いられる一般的な出力ドライバと同様の構成であるので、一般的な出力ドライバのレイアウトをそのまま使用することができると共に、静電破壊に関しても問題がない。なお、トランジスタＱＰ５１は、制御信号が非活性化されているときにはカットオフしているので、ＬＥＤを駆動する動作には影響しない。また、一般に、ＮチャネルＭＯＳトランジスタは、同一サイズのＰチャネルＭＯＳトランジスタよりも駆動能力が高いので、トランジスタＱＮ５２は、同一面積でＬＥＤを強力に駆動することができる。その結果、レイアウトがコンパクトに収まる。

一方、制御信号がローレベルに非活性化されたときには、定電圧生成回路２０が動作を停止し、トランジスタＱＮ１０がオン状態となって、定電圧生成回路２０の出力端子（ノードＡ）を電源電位Ｖ_ＳＳに固定し、トランジスタＱＰ２３がオン状態となって、差動増幅回路の出力端子を電源電位Ｖ_ＤＤに固定する。また、トランジスタＱＰ４３がオン状態となって、第１のカレントミラー回路を構成するトランジスタＱＰ４１及びＱＰ４２をカットオフし、トランジスタＱＮ５３がオン状態となって、第２のカレントミラー回路を構成するトランジスタＱＮ５１及びＱＮ５２をカットオフする。さらに、トランジスタＱＰ５１が、ＬＥＤ駆動回路１００の出力端子を電源電位Ｖ_ＤＤに固定することにより、ＬＥＤ２００のカソード電位を上昇させて、ＬＥＤ２００をカットオフさせる。

本発明の一実施形態におけるＬＥＤ駆動回路の構成を示す回路図。

符号の説明

１１、１２ インバータ、 ２０ 定電圧生成回路、 １００ ＬＥＤ駆動回路、 ２００ 発光ダイオード、 ＱＰ２１〜ＱＰ５１ ＰチャネルＭＯＳトランジスタ、 ＱＮ１０〜ＱＮ５３ ＮチャネルＭＯＳトランジスタ、 Ｒ１１、Ｒ１２、・・・ 抵抗

Claims (4)

1. 制御信号が活性化されたときに所定の電圧を生成する定電圧生成回路と、
   前記定電圧生成回路によって生成される所定の電圧と帰還電圧との差に基づいて出力電位を生成する差動増幅回路と、
   前記差動増幅回路の出力電位がゲートに印加されてソース・ドレイン間に第１の電流を生成する第１のＰチャネルＭＯＳトランジスタと、
   前記第１のＰチャネルＭＯＳトランジスタのドレインから前記第１の電流が供給されることにより前記帰還電圧を生成する少なくとも１つの抵抗と、
   前記第１の電流に比例する第２の電流を生成するための第１のカレントミラー回路を構成する第２のＰチャネルＭＯＳトランジスタ及び第３のＰチャネルＭＯＳトランジスタと、
   電源電位に接続されたアノードを有する発光ダイオードのカソードを駆動するために、前記第２の電流に比例する駆動電流を生成するための第２のカレントミラー回路を構成する第１のＮチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタと、
   前記第２のＮチャネルＭＯＳトランジスタのドレインに接続されたドレインを有し、制御信号が非活性化されたときに前記発光ダイオードのカソード電位を上昇させて前記発光ダイオードをカットオフさせる第４のＰチャネルＭＯＳトランジスタと、
   を具備する半導体集積回路。
2. 前記少なくとも１つの抵抗が、前記発光ダイオードの駆動電流を調整可能とするために、配線層において配線の接続状態を変更することにより抵抗値が可変となる複数の抵抗を含む、請求項１記載の半導体集積回路。
3. 前記第１のカレントミラー回路を構成する第２及び第３のＰチャネルＭＯＳトランジスタが、他のＰチャネルＭＯＳトランジスタよりも小さいゲート・ソース間しきい電圧の絶対値を有する、請求項１又は２記載の半導体集積回路。
4. 前記第２のカレントミラー回路が、前記第２の電流のＮ倍の駆動電流を生成する（Ｎ＞１）、請求項１〜３のいずれか１項記載の半導体集積回路。

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