JP2002118197A - 配線基板及びそれを用いた半導体装置、ならびにその製造方法 - Google Patents
配線基板及びそれを用いた半導体装置、ならびにその製造方法Info
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Abstract
フリップチップ接合した半導体装置において、製造工程
を簡略化する。 【解決手段】絶縁性基材と、前記基材の表面に設けられ
た配線及びその外部接続端子とを備える配線基板におい
て、前記配線の所定位置に突起導体が設けられ、前記絶
縁性基材の配線及びその外部接続端子上に、前記突起導
体の表面が露出するように弾性体(エラストマ)が設け
られている配線基板である。
Description
れを用いた半導体装置、ならびにその製造方法に関し、
特に、半導体チップを、配線テープ上に弾性体(エラス
トマ)を介在させてフリップチップ接合する半導体装置
に適用して有効な技術に関するものである。
られた配線基板上に半導体チップを搭載し、前記半導体
チップの外部電極と配線基板の配線を接続する方法の一
つとしてフリップチップ接合があげられる。
る半導体装置は、例えば、図10(a)及び図10
(b)に示すように、絶縁性基板101に配線102A
及びその外部接続端子102Bが設けられた配線基板1
上に、例えば二つの弾性体(エラストマ)2A,2Bが
設けられ、前記弾性体2A,2B上に半導体チップ3が
設けられている。前記半導体チップ3は、図10(b)
に示すように、その外部電極形成面が前記弾性体2A,
2Bと向かい合うように設けられ、前記外部電極301
と前記配線基板1の配線102Aが突起導体(バンプ)
5により接合されている。このとき、前記弾性体2A,
2Bは、前記半導体チップ3の外部電極301が形成さ
れた領域をはさんだ両側に設けられており、前記突起導
体(バンプ)5の周辺にできる隙間には、レジンなどの
封止樹脂(アンダーフィル)13を流し込んで前記突起
導体(バンプ)5の周辺を封止している。前記弾性体2
A,2Bは、前記配線基板1と半導体チップ3とを接着
する接着剤であるとともに、前記配線基板1と半導体チ
ップ3の熱膨張係数の違いにより生じる熱応力を緩和す
るための緩和材としても機能するものを用いており、例
えば、熱硬化性のエポキシ系樹脂などが用いられる。ま
た、前記配線基板1の外部接続端子102Bは、前記テ
ープ状基材101に設けられたビア孔に充填されたはん
だビアを介して、はんだボールなどのボール端子4と接
続されている。
の製造方法は、まず、テープ状基材101に配線102
A及びその外部接続端子102B、前記外部接続端子1
02B部分のビア孔を形成した配線基板1を形成したの
ち、前記配線基板1の所定位置に弾性体(エラストマ)
2A,2Bを配置し、前記弾性体2A,2B上に半導体
チップ3を、その外部電極301が前記弾性体2A,2
Bと向かい合うように配置する。このとき、例えば、前
記外部電極301上に突起電極5が設けておき、前記突
起電極5と前記配線102Aが接するようにしておく。
そして、前記弾性体2A,2B及び突起電極5を加熱し
て、前記半導体チップ3と配線基板1を前記弾性体2
A,2Bにより接着するとともに、前記半導体チップ3
の外部電極301と配線基板1の配線102を前記突起
導体(バンプ)5により接続する。その後、前記突起導
体(バンプ)5を封止するために、図11に示すよう
に、樹脂注入用ノズル14を用いて、前記半導体チップ
3の側面方向から前記二つの弾性体2A,2B間にレジ
ン等の封止樹脂13を流し込む。前記封止樹脂13によ
りバンプ5を封止した後、前記配線基板1のビア孔上に
はんだボール等のボール端子4を載せて加熱し、部分的
に融解させて前記はんだボールと外部接続端子102B
を接続する。
来の技術では、前記弾性体2A,2Bを介して半導体チ
ップ3と配線基板1をフリップチップ接合する工程と、
前記突起導体(バンプ)2を封止する工程が別の工程で
あるため、製造工程が増え、製造コストが上昇するとい
う問題があった。
Bを介して半導体チップ3と配線基板1をフリップチッ
プ接合する工程の後に、前記弾性体2A,2B間に封止
樹脂13を流し込んで突起導体(バンプ)3を封止する
工程が行われているが、前記封止樹脂13を流し込むと
きに、図11に示すように、前記バンプ5間に封止樹脂
13が流れ込まずにボイド15ができてしまうことが多
い。前記ボイド15が生じると、その後の製造工程での
加熱処理、例えば、前記ボール端子4を接続するための
リフロー工程等で、前記ボイド15内の空気が加熱され
て膨張し、前記バンプ5が配線102Aあるいは外部電
極301から剥がれて接続不良になるという問題があっ
た。また、前記ボイド15の膨張により、前記封止樹脂
13と半導体チップ3あるいは配線基板1の接着面が剥
がれ、パッケージクラックの原因になるという問題があ
った。
介して半導体チップをフリップチップ接合した半導体装
置において、製造工程を簡略化することが可能な技術を
提供することにある。
体を介して半導体チップをフリップチップ接合した半導
体装置において、半導体チップの外部電極と配線の接続
不良を低減することが可能な技術を提供することにあ
る。
な特徴は、本明細書の記述および添付図面によって明ら
かになるであろう。
る発明の概要を説明すれば、以下のとおりである。
けられた配線及びその外部接続端子とを備える配線基板
において、前記配線の所定位置に突起導体が設けられ、
前記絶縁性基材の配線及びその外部接続端子上に、前記
突起導体の表面が露出するように弾性体(エラストマ)
が設けられている配線基板である。
上に突起電極を設け、前記突起電極が露出するように弾
性体(エラストマ)を設けておくことで、前記配線基板
上に半導体チップを接着して、前記半導体チップの外部
電極と配線を接続する際の製造工程を簡略化させること
ができる。
部接続端子が設けられ、前記配線の所定位置に突起導体
が設けられ、前記絶縁性基材の配線及びその外部接続端
子上に、前記突起導体の表面が露出するように弾性体
(エラストマ)が設けられた配線基板を設け、前記配線
基板の弾性体上に、半導体チップをその回路形成面が前
記弾性体と向かい合うように設け、前記半導体チップの
回路形成面に設けられた外部電極と前記配線基板の配線
が、前記弾性体(エラストマ)で密封されて接続されて
いる半導体装置である。
外部電極と配線基板の配線を接続する導体(突起導体)
が、前記弾性体(エラストマ)により密封されているた
め、前記導体の周辺にボイドができて、接合部の剥がれ
や、パッケージクラックが発生することを低減できるの
で、半導体装置の信頼性が向上する。
成領域に、配線及びその外部接続端子を形成し、前記配
線の所定位置に突起導体を形成し、前記配線基板形成領
域の配線及び外部接続端子上に、前記突起導体と平面的
に重なる位置に開口部を有する弾性体(エラストマ)を
貼り付ける配線基板の製造方法である。
上に突起電極を設け、前記突起電極が露出するように弾
性体(エラストマ)を設けておくことで、前記配線基板
上に半導体チップを接着して、前記半導体チップの外部
電極と配線を接続する際の製造工程を簡略化させること
ができる。
成領域に、配線及びその外部接続端子を形成し、前記配
線の所定位置に突起導体を形成し、前記配線基板形成領
域の配線及び外部接続端子上に、前記突起導体と平面的
に重なる位置に開口部を有する弾性体(エラストマ)を
貼り付け、前記弾性体上に、半導体チップを、その外部
電極形成面が前記弾性体と向かい合うように配置し、前
記半導体チップを、前記弾性体を介して前記配線基板に
接着するとともに、前記半導体チップの外部電極と前記
配線基板の配線を、前記弾性体で密封される突起導体に
より接続する半導体装置の製造方法である。
上に突起電極を設け、前記突起電極が露出するように弾
性体(エラストマ)を設けておくことで、前記配線基板
上に半導体チップを接着して、前記半導体チップの外部
電極と配線を接続する際の製造工程を簡略化させること
ができる。そのため、前記半導体装置の製造コストを低
減させることができる。また、前記半導体チップの外部
電極と配線基板の配線をフリップチップ接合する際に、
前記導体 (突起導体)がその周辺のエラストマにより
密封されるため、前記導体の周辺にボイドができて、接
合部分の剥がれやパッケージクラックが発生することを
低減でき、半導体装置の信頼性を向上させることができ
る。
施の形態(実施例)とともに詳細に説明する。
て、同一機能を有するものは、同一符号をつけ、その繰
り返しの説明は省略する。
明による一実施例の半導体装置の概略構成を示す模式図
であり、図1(a)は半導体装置の平面図、図1(b)
は図1(a)の裏面図、図1(c)は図1(a)の左側
面図、図2(a)は図1(a)の半導体チップを省略し
て示した平面図、図2(b)は図2(a)のA−A’線
での断面図である。
において、1は配線基板、2は弾性体(エラストマ)、
3は半導体チップ、4はボール端子である。また、図2
(a)及び図2(b)において、101は絶縁性基板、
102Aは配線、102Bは外部接続端子、301は半
導体チップの外部電極、5は導体(突起導体)である。
(a)、図1(b)、及び図1(c)に示すように、配
線基板1の一主面(表面)上に、弾性体(エラストマ)
2を介在させて半導体チップ3が接着されており、前記
配線基板1の前記表面と対向する面(裏面)には、例え
ば、Pb−Sn系はんだ等のボール端子4が接続された
BGA(Ball Grid Array )型の半導体装置である。ま
た、図1では示していないが、本実施例の半導体装置で
用いている半導体チップ3は、外部電極が、回路形成面
の中心線付近に線状に設けられたセンターパッド型の半
導体チップであるとする。
(a)及び図2(b)に示すように、前記配線基板1
は、絶縁性基板101とその表面に設けられた配線10
2A及びその外部接続端子102Bにより構成される。
また、前記配線102A及びその外部接続端子102B
上には、前記弾性体2を介して前記半導体チップ3が、
その外部電極301が形成された面を向かい合わせるよ
うに接着されており、前記半導体チップ3の外部電極3
01と前記配線基板の配線102Aは、前記弾性体(エ
ラストマ)2で密封された導体(突起導体)5により電
気的に接続されている。また、前記外部接続端子102
Bは、前記絶縁性基板101に設けられたビア孔を介し
て前記ボール端子4と接続されている。
製造方法を説明するための模式図であり、図3(a)、
図4(a)、図5(a)、及び図6(a)は配線基板の
製造方法を説明するための模式平面図、図3(b)、図
4(b)、図6(b)はそれぞれ、図3(a)、図4
(a)、図6(a)のB−B’線での断面図、図5
(b)は図5(a)のC−C’線での断面図、図7
(a)及び図8(a)は前記配線基板を用いた半導体装
置の製造方法を説明するための模式平面図、図7(b)
及び図8(b)はそれぞれ、図7(a)及び図8(a)
のB−B’線での断面図である。以下、図3乃至図8に
沿って、本実施例の半導体装置の製造方法について説明
する。なお、前記半導体装置で用いる半導体チップ3
は、外部電極が、回路形成面の中心線付近に線状に設け
られた、センターパッド型の半導体チップであるとす
る。
うに、例えば、ポリイミドなどの絶縁性のテープ状基材
6の配線基板形成領域1’に、所定の配線パターンの配
線102A及び外部接続端子102Bを形成し、前記テ
ープ状基材6の前記外部接続端子102B部分にビア孔
103を開口する。前記配線102A及び外部接続端子
102Bは、前記テープ状基材6の表面に設けられた、
例えば、銅箔のような導電性薄膜上に、所定の配線パタ
ーンに対応したレジストを形成し、前記レジストをマス
クとして前記導電性薄膜上にめっき層を形成し、その
後、前記レジストを除去して、今度は前記めっき層をマ
スクとして前記導電性薄膜をエッチング処理することに
より形成される。また、前記ビア孔103は、例えば、
レジスト膜をマスクとしたエッチング処理や、レーザに
よる開口などで形成する。また、前記テープ状基材6上
には、図3(a)に示したような配線基板形成領域1’
が複数個あり、各配線基板形成領域1’に同様の配線パ
ターンが形成される。
うに、前記配線102Aの所定位置に突起導体(バン
プ)5を形成する。前記突起導体5は、例えば、Pb−
Sn系はんだ等のはんだボールを前記配線102A上に
載せて、部分的に融解させて形成する方法や、金(A
u)ワイヤを用いてスタッドバンプを形成する方法など
がある。
ような、前記配線102Aに形成された突起導体5と対
応する位置に開口部201を有する弾性体(エラスト
マ)2を準備する。前記弾性体2は、例えば、熱硬化性
のエポキシ系樹脂にフィラーなどの添加剤を所定の割合
で配合して所定の弾性率が得られるようにしておく。ま
たこのとき、前記弾性体2の一主面には、図5(b)に
示したようにカバーフィルム7を設けておく。また、前
記開口部201は、前記突起電極5と同じ大きさ、もし
くは突起電極5よりも少し小さく形成する。
うに、前記テープ状基板6の配線基板形成領域1’に形
成された配線102A及びその外部接続端子102B上
に、図5(a)及び図5(b)に示したカバーフィルム
7が設けられた弾性体2を配置する。このとき、前記弾
性体2は、前記開口部201が前記配線102A上の突
起導体5と平面的に重なるように位置あわせをして、前
記開口部201内に突起導体5が挿入されるように配置
される。またこのとき、前記弾性体2の開口部201を
前記突起導体5よりも小さくしておくことにより、前記
突起導体5が前記開口部201に押し込まれるように、
隙間なく挿入することができる。
置に用いる配線基板1が各配線基板形成領域1’に形成
されたテープ状基材6が形成される。
ようなテープ状基材6の配線基板形成領域1’上に設け
られた弾性体(エラストマ)2の表面のカバーフィルム
7を剥がして、図7(a)及び図7(b)に示すよう
に、前記弾性体2上に、センターパッド型の半導体チッ
プ3を、その外部電極形成面が前記弾性体2と向かい合
うようにして、前記外部電極301と前記突起電極5の
位置あわせを行い、配置する。
ともに、前記半導体チップ3を押圧して、前記半導体チ
ップ3と前記弾性体2を接着するとともに、前記半導体
チップ3の外部電極301と前記突起導体5を接続す
る。このとき、前記突起導体5は、図2(a)及び図2
(b)に示したように、その周囲が前記弾性体(エラス
トマ)2で囲まれているため、前記半導体チップ3の外
部電極301と前記配線基板1の配線102Aを突起導
体5によりフリップチップ接合されると同時に、前記接
合部分が前記弾性体2により封止(密封)される。すな
わち、本実施例の半導体装置の製造方法では、前記半導
体チップの外部電極と配線基板の配線をフリップチップ
接合する工程と、前記接合部を封止する工程を一工程で
行うことができる。
ビア孔103上に、例えば、Pb−Sn系はんだ等のボ
ール端子4を配置して、前記ボール端子4を部分的に融
解させて前記ビア孔103内に流し込み、図8(a)及
び図8(b)に示すように、前記ボール端子4と前記外
部接続端子102Bと電気的に接続する。その後、前記
テープ状基材6を前記配線基板形成領域1’の外周部分
で切断すると、図2(a)及び図2(b)に示したよう
な半導体装置が得られる。
絶縁性基材101の表面に形成された配線102Aの所
定位置に突起導体(バンプ)5を設け、前記配線102
A及びその外部接続端子102B上に、前記突起導体5
の表面が露出するように弾性体(エラストマ)2を設け
た配線基板1を用いることにより、半導体チップ3を、
その外部電極301形成面が前記弾性体2と向かい合う
ようにして前記外部電極301と配線102Aをフリッ
プチップ接合すると同時に、前記接合部の封止をするこ
とができる。そのため、従来2つの工程だった、フリッ
プチップ接合をする工程と、接合部を封止する工程を一
工程で行い、製造工程を少なくすることができる、半導
体装置の製造コストを低減させることができる。
ップ接合を行うと、前記外部電極301と配線102A
を電気的に接続する導体(バンプ)5は、前記弾性体
(エラストマ)により封止(密封)されるので、導体5
の周辺にボイドができて、接合部分の剥離や、パッケー
ジクラックなどが発生することを低減でき、半導体装置
の信頼性が向上する。
半導体装置の応用例を示す模式断面図である。
の半導体チップ3を配線基板1上にフリップチップ接合
した半導体装置を例に挙げて説明したが、これに限ら
ず、例えば、図9(a)に示したように、前記実施例で
説明した配線基板1上にフリップチップ接合されたセン
ターパッド型の半導体装置3上に、接着剤8を介して、
例えば、回路形成面の2方向の辺に沿って外部電極90
1が設けられた半導体チップ9を積層した半導体装置で
あっても良い。この場合、前記半導体チップ9の外部電
極901はボンディングワイヤ10により前記配線基板
上の配線102Aと接続され、積層されたセンターパッ
ド型の半導体チップ3及び半導体チップ9、ボンディン
グワイヤ10、及びその接続部はモールド樹脂11によ
り封止される。
にフリップチップ接続される半導体チップ前記実施例で
挙げたセンターパッド型の半導体装置3に限らず、図9
(b)に示したような、回路形成面の2方向の辺に沿っ
て外部電極が形成された半導体チップであっても良い。
この場合も、前記実施例で説明したように、絶縁性基板
101上に形成された配線102Aの所定位置に突起電
極5を設け、前記突起電極5に対応する位置に開口部が
形成された弾性体(エラストマ)を設けた配線基板を製
造することにより、フリップチップ接合する工程と接合
部を封止する工程を一工程で行うことができ、製造工程
が少なくなり製造コストが低減する。
的に説明したが、本発明は、前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることはもちろんである。
代表的なものによって得られる効果を簡単に説明すれ
ば、以下のとおりである。
体チップをフリップチップ接合した半導体装置におい
て、製造工程を簡略化することができる。
体チップをフリップチップ接合した半導体装置におい
て、半導体チップの外部電極と配線の接続不良を低減す
ることができる。
を示す模式図である。
を示す模式図である。
めの模式図である。
めの模式図である。
めの模式図である。
めの模式図である。
めの模式図である。
めの模式図である。
面図である。
概略構成を示す模式図である。
封止方法を説明するための模式図である。
Claims (4)
- 【請求項1】絶縁性基材と、前記基材の表面に設けられ
た配線及びその外部接続端子とを備える配線基板におい
て、 前記配線の所定位置に突起導体が設けられ、 前記絶縁性基材の配線及びその外部接続端子上に、前記
突起導体の表面が露出するように弾性体(エラストマ)
が設けられていることを特徴とする配線基板。 - 【請求項2】絶縁性基材の表面に配線及びその外部接続
端子が設けられ、 前記配線の所定位置に突起導体が設けられ、前記絶縁性
基材の配線及びその外部接続端子上に、前記突起導体の
表面が露出するように弾性体(エラストマ)が設けられ
た配線基板を設け、前記配線基板の弾性体上に、半導体
チップをその回路形成面が前記弾性体と向かい合うよう
に設け、前記半導体チップの回路形成面に設けられた外
部電極と前記配線基板の配線が、前記弾性体(エラスト
マ)で密封されて接続されていることを特徴とする半導
体装置。 - 【請求項3】テープ状の絶縁性基材の配線基板形成領域
に、配線及びその外部接続端子を形成し、 前記配線の所定位置に突起導体を形成し、 前記配線基板形成領域の配線及び外部接続端子上に、前
記突起導体と平面的に重なる位置に開口部を有する弾性
体(エラストマ)を貼り付けることを特徴とする配線基
板の製造方法。 - 【請求項4】テープ状の絶縁性基材の配線基板形成領域
に、配線及びその外部接続端子を形成し、 前記配線の所定位置に突起導体を形成し、 前記配線基板形成領域の配線及び外部接続端子上に、前
記突起導体と平面的に重なる位置に開口部を有する弾性
体(エラストマ)を貼り付け、 前記弾性体上に、半導体チップを、その外部電極形成面
が前記弾性体と向かい合うように配置し、 前記半導体チップを、前記弾性体を介して前記配線基板
に接着するとともに、前記半導体チップの外部電極と前
記配線基板の配線を、前記弾性体で密封される突起導体
により接続することを特徴とする半導体装置の製造方
法。
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JP2007266564A (ja) * | 2006-03-29 | 2007-10-11 | Hynix Semiconductor Inc | フリップチップボンデッドパッケージ |
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CN103295989A (zh) * | 2012-02-29 | 2013-09-11 | 联发科技股份有限公司 | 倒装芯片封装 |
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JP2007266564A (ja) * | 2006-03-29 | 2007-10-11 | Hynix Semiconductor Inc | フリップチップボンデッドパッケージ |
JP2012064991A (ja) * | 2006-03-29 | 2012-03-29 | Hynix Semiconductor Inc | フリップチップボンデッドパッケージ |
US7667317B2 (en) | 2006-05-29 | 2010-02-23 | Elpida Memory, Inc. | Semiconductor package with bypass capacitor |
JP2009038142A (ja) * | 2007-07-31 | 2009-02-19 | Elpida Memory Inc | 半導体積層パッケージ |
CN103295989A (zh) * | 2012-02-29 | 2013-09-11 | 联发科技股份有限公司 | 倒装芯片封装 |
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