JPH05290586A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH05290586A JPH05290586A JP9416092A JP9416092A JPH05290586A JP H05290586 A JPH05290586 A JP H05290586A JP 9416092 A JP9416092 A JP 9416092A JP 9416092 A JP9416092 A JP 9416092A JP H05290586 A JPH05290586 A JP H05290586A
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- Japan
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- data
- memory
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- input
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Abstract
(57)【要約】 (修正有)
【目的】 メモリの書き換え時に、データの消去、書き
込みを同時に行なうことで、所要時間を短かくしたメモ
リ装置を得る。 【構成】 メモリに記憶されているデータと書き込むべ
き入力データとを比較する比較手段5と、この比較手段
5の結果出力によりメモリのデータを書き換えるか消去
するを定め、書き込みステップ上記メモリのデータの書
き込みまたは消去を制御する制御回路6を備えた。
込みを同時に行なうことで、所要時間を短かくしたメモ
リ装置を得る。 【構成】 メモリに記憶されているデータと書き込むべ
き入力データとを比較する比較手段5と、この比較手段
5の結果出力によりメモリのデータを書き換えるか消去
するを定め、書き込みステップ上記メモリのデータの書
き込みまたは消去を制御する制御回路6を備えた。
Description
【0001】
【産業上の利用分野】この発明は、電気的に書き換え可
能な不揮発性半導体メモリ装置に関するものである。
能な不揮発性半導体メモリ装置に関するものである。
【0002】
【従来の技術】従来の不揮発性半導体メモリ装置の構成
を示すブロック図を図7に示す。図において11は不揮
発性半導体メモリ装置、12はこの不揮発性半導体メモ
リ装置全体を制御するコントロール回路、13は入出力
端子I/Oよりアクセスされたアドレス信号を保持する
アドレスレジスタ、14はデータを記憶するメモリセル
アレイ、15はデータの入出力を行なうデータ入出力部
である。クロック端子CLKからは、クロック信号を入
力し、チップセレクト端子CSは“L”でチップセレク
トされる。C1,C2,C3は各モード制御信号入力端
子である。
を示すブロック図を図7に示す。図において11は不揮
発性半導体メモリ装置、12はこの不揮発性半導体メモ
リ装置全体を制御するコントロール回路、13は入出力
端子I/Oよりアクセスされたアドレス信号を保持する
アドレスレジスタ、14はデータを記憶するメモリセル
アレイ、15はデータの入出力を行なうデータ入出力部
である。クロック端子CLKからは、クロック信号を入
力し、チップセレクト端子CSは“L”でチップセレク
トされる。C1,C2,C3は各モード制御信号入力端
子である。
【0003】次に動作について説明する。図8に従来の
書き換え処理のフローを示す。図に示すように、データ
書き換えを行なう場合、図7におけるモード制御信号入
力端子C1,C2,C3より、スタンバイモード、アド
レス入力モード、スタンバイモード、消去モード、スタ
ンバイモード、データ入力モード、スタンバイモード、
書き込みモード、スタンバイモードと各モードに対応し
てクロック端子CLKのクロック信号が“H”の間に切
り換え、入出力端子I/Oよりアドレス、データを入力
することによってメモリセルアレイ14の指定したアド
レス内にデータを記憶する。この書き換えの制御は、コ
ントロール回路12によって行なわれる。読み出しフロ
ーにおいても同様にモード制御信号入力端子C1,C
2,C3より各モードに対応したデータを入力し、デー
タの読み出しを行なう。
書き換え処理のフローを示す。図に示すように、データ
書き換えを行なう場合、図7におけるモード制御信号入
力端子C1,C2,C3より、スタンバイモード、アド
レス入力モード、スタンバイモード、消去モード、スタ
ンバイモード、データ入力モード、スタンバイモード、
書き込みモード、スタンバイモードと各モードに対応し
てクロック端子CLKのクロック信号が“H”の間に切
り換え、入出力端子I/Oよりアドレス、データを入力
することによってメモリセルアレイ14の指定したアド
レス内にデータを記憶する。この書き換えの制御は、コ
ントロール回路12によって行なわれる。読み出しフロ
ーにおいても同様にモード制御信号入力端子C1,C
2,C3より各モードに対応したデータを入力し、デー
タの読み出しを行なう。
【0004】
【発明が解決しようとする課題】従来の不揮発性半導体
メモリ装置は、上述したように構成されているので、デ
ータの書き換えを行なう場合、アクセスされたアドレス
のワード(24bit)単位で、一度メモリの消去を行
なった後に、新データを書き込まれなければならかっ
た。このため、データの書き込えを行なう場合、消去モ
ードに約4ms、書き込みモードに約4msの計8ms
程度の時間が必要で、書き換え時間が長いという課題が
あった。
メモリ装置は、上述したように構成されているので、デ
ータの書き換えを行なう場合、アクセスされたアドレス
のワード(24bit)単位で、一度メモリの消去を行
なった後に、新データを書き込まれなければならかっ
た。このため、データの書き込えを行なう場合、消去モ
ードに約4ms、書き込みモードに約4msの計8ms
程度の時間が必要で、書き換え時間が長いという課題が
あった。
【0005】この発明は、上記のような課題を解決する
ためになされたもので、データの書き換えにおいて、消
去と書き込みとを同時に行える半導体メモリ装置を提供
することを目的とする。
ためになされたもので、データの書き換えにおいて、消
去と書き込みとを同時に行える半導体メモリ装置を提供
することを目的とする。
【0006】
【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、メモリに記憶されているデータと書き換え
のためのデータとを比較する比較回路と、メモリの各ビ
ット単位に消去、書き込みを制御する制御回路とを備え
たものである。請求項2の発明は、1つのアドレス空間
に対して、2つのメモリ領域を備え、また、一方を書き
込み、他方を消去動作に制御する制御回路を備えた。
モリ装置は、メモリに記憶されているデータと書き換え
のためのデータとを比較する比較回路と、メモリの各ビ
ット単位に消去、書き込みを制御する制御回路とを備え
たものである。請求項2の発明は、1つのアドレス空間
に対して、2つのメモリ領域を備え、また、一方を書き
込み、他方を消去動作に制御する制御回路を備えた。
【0007】
【作用】この発明における不揮発性半導体メモリは、メ
モリに記憶されているデータと書き換えのためのデータ
とを比較し、消去あるいは書き込みを要するビットを選
択する。そして選択されたビットに関して、制御回路に
よってビットごとに消去、書き込みが同時に行なわれ
る。また、請求項2の発明では、一方のメモリ領域に買
い込みを行っている間に、もう一方のメモリ領域を消去
するよう制御し、見かけ上消去と書き込みが同時に行な
われる。
モリに記憶されているデータと書き換えのためのデータ
とを比較し、消去あるいは書き込みを要するビットを選
択する。そして選択されたビットに関して、制御回路に
よってビットごとに消去、書き込みが同時に行なわれ
る。また、請求項2の発明では、一方のメモリ領域に買
い込みを行っている間に、もう一方のメモリ領域を消去
するよう制御し、見かけ上消去と書き込みが同時に行な
われる。
【0008】
実施例1.図1は、この発明の一実施例に係る不揮発性
半導体メモリ装置の構成を示すブロック図である。図1
において、1は、この実施例の不揮発性半導体メモリ装
置、2はアドレス信号を格納するアドレスレジスタ、3
はデータの入出力を行なうデータ入出力部、4はメモリ
セルアレイである。5はメモリセルアレイ内に記憶され
ているデータと書き換えのために入力されデータ入出力
部3に格納されている新データを比較する比較回路であ
る。6は、比較回路5によって選択された各ビットに対
して消去あるいは書き込みを制御するBit Writ
e Eraseとも云うべきビット対応のBWE制御回
路、7は、各モードによって本不揮発性半導体メモリ装
置全体を制御するコントロール回路である。
半導体メモリ装置の構成を示すブロック図である。図1
において、1は、この実施例の不揮発性半導体メモリ装
置、2はアドレス信号を格納するアドレスレジスタ、3
はデータの入出力を行なうデータ入出力部、4はメモリ
セルアレイである。5はメモリセルアレイ内に記憶され
ているデータと書き換えのために入力されデータ入出力
部3に格納されている新データを比較する比較回路であ
る。6は、比較回路5によって選択された各ビットに対
して消去あるいは書き込みを制御するBit Writ
e Eraseとも云うべきビット対応のBWE制御回
路、7は、各モードによって本不揮発性半導体メモリ装
置全体を制御するコントロール回路である。
【0009】また図2(a)は図1の比較回路の詳細で
ある。図2(b)は、図2(a)のあるビットのメモリ
からの格納データ21と、データ入出力部3からの入力
データ22とから、上記BWE制御回路のゲート制御信
号23とソース制御信号24を生成する真理値表であ
る。図3は、上記で生成されたゲート制御信号23とソ
ース制御信号24により、メモリセルアレイ中の対応ビ
ットのメモリが動作することを説明する図である。例え
ばゲート制御23がH、ソース制御24がLの場合(図
3(b))には消去動作となる。つまり、図2(b)で
示すように、メモリ格納データがHで、入力データがL
の場合である。
ある。図2(b)は、図2(a)のあるビットのメモリ
からの格納データ21と、データ入出力部3からの入力
データ22とから、上記BWE制御回路のゲート制御信
号23とソース制御信号24を生成する真理値表であ
る。図3は、上記で生成されたゲート制御信号23とソ
ース制御信号24により、メモリセルアレイ中の対応ビ
ットのメモリが動作することを説明する図である。例え
ばゲート制御23がH、ソース制御24がLの場合(図
3(b))には消去動作となる。つまり、図2(b)で
示すように、メモリ格納データがHで、入力データがL
の場合である。
【0010】次にこの実施例の動作について説明する。
図4にデータ書き換え処理のタイミングチャートを示
す。まず、チップセレクト端子CSのチップセレクト信
号が“L”になりメモリ装置1がチップセレクトされ
る。C1,C2,C3端子よりスタンバイモードを入力
後(ステップS1)、アドレス入力モードの信号を入力
し(ステップS2)、I/O端子よりアドレス信号を入
力する。入力されたアドレス信号によってアクセスされ
たメモリセルアレイ内の記憶データが比較回路5内のレ
ジスタに格納される。
図4にデータ書き換え処理のタイミングチャートを示
す。まず、チップセレクト端子CSのチップセレクト信
号が“L”になりメモリ装置1がチップセレクトされ
る。C1,C2,C3端子よりスタンバイモードを入力
後(ステップS1)、アドレス入力モードの信号を入力
し(ステップS2)、I/O端子よりアドレス信号を入
力する。入力されたアドレス信号によってアクセスされ
たメモリセルアレイ内の記憶データが比較回路5内のレ
ジスタに格納される。
【0011】次に書き換えのための新データをI/O端
子より入力する。データ入力モード(ステップS4)に
なると、この新入力データと比較回路5内のレジスタに
格納されているデータとを比較回路5によって比較す
る。この結果、図2(b)の真理値表に従い、消去状態
または書き込み状態にするゲート制御、ソース制御(メ
モリ制御)信号がビット毎に定める。この各々のビット
に対する情報がBWE制御回路6に入力される。次に、
この状態で、C1〜C3端子からのモード指定で消去/
書き込みモードになると(ステップS6)、上記BWE
制御回路6からのメモリ制御信号に基づき、メモリセル
アレイ4中の対応するビットのメモリは、図3のいずれ
かの状態で消去あるいは書き込みを実行する。
子より入力する。データ入力モード(ステップS4)に
なると、この新入力データと比較回路5内のレジスタに
格納されているデータとを比較回路5によって比較す
る。この結果、図2(b)の真理値表に従い、消去状態
または書き込み状態にするゲート制御、ソース制御(メ
モリ制御)信号がビット毎に定める。この各々のビット
に対する情報がBWE制御回路6に入力される。次に、
この状態で、C1〜C3端子からのモード指定で消去/
書き込みモードになると(ステップS6)、上記BWE
制御回路6からのメモリ制御信号に基づき、メモリセル
アレイ4中の対応するビットのメモリは、図3のいずれ
かの状態で消去あるいは書き込みを実行する。
【0012】なお、図4のフローの動作で、多くの時間
が要るのは消去/書き込みのステップS6の時であり、
具体的には約4ms要る。しかし他のステップの時間は
nsオーダなので、全体としてみれば、従来例とくら
べ、約半分の時間でよい。また読み出しフローに関して
は、特に明記しなかったが従来通り、ワード単位での記
憶データが読み出し可能であることは言うまでもない。
が要るのは消去/書き込みのステップS6の時であり、
具体的には約4ms要る。しかし他のステップの時間は
nsオーダなので、全体としてみれば、従来例とくら
べ、約半分の時間でよい。また読み出しフローに関して
は、特に明記しなかったが従来通り、ワード単位での記
憶データが読み出し可能であることは言うまでもない。
【0013】実施例2.図5は、この発明の他の実施例
に係る不揮発性半導体メモリ装置の構成を示すブロック
図である。図5において、11は、この実施例の不揮発
性半導体メモリ装置、2はアドレス信号を格納するアド
レスレジスタ、3はデータの入出力を行なうデータ入出
力部、25はメモリセルアレイ(A)、26はメモリセ
ルアレイ(B)である。8はメモリセルアレイ(A)、
メモリセルアレイ(B)を両方制御するTwin Me
mory Write Eraseとも云うべき両メモ
リのTMWE制御回路、9は各モードにおいて本不揮発
性半導体メモリ装置全体を制御するコントロール回路で
ある。また、図6は図7のTMWE制御回路8がメモリ
セルアレイ(A)とメモリセルアレイ(B)の対応する
ビットを同時に書き込みまたは消去する原理説明図であ
る。図7において、双方のメモリのビットを、共に消去
する必要があるときは<初期状態>に、またメモリセル
アレイ(A)に“1”を書き込み、メモリセルアレイ
(B)は“0”の消去制態とする場合には、図7(b)
のスイッチ状態とすれば目的が達成できる。
に係る不揮発性半導体メモリ装置の構成を示すブロック
図である。図5において、11は、この実施例の不揮発
性半導体メモリ装置、2はアドレス信号を格納するアド
レスレジスタ、3はデータの入出力を行なうデータ入出
力部、25はメモリセルアレイ(A)、26はメモリセ
ルアレイ(B)である。8はメモリセルアレイ(A)、
メモリセルアレイ(B)を両方制御するTwin Me
mory Write Eraseとも云うべき両メモ
リのTMWE制御回路、9は各モードにおいて本不揮発
性半導体メモリ装置全体を制御するコントロール回路で
ある。また、図6は図7のTMWE制御回路8がメモリ
セルアレイ(A)とメモリセルアレイ(B)の対応する
ビットを同時に書き込みまたは消去する原理説明図であ
る。図7において、双方のメモリのビットを、共に消去
する必要があるときは<初期状態>に、またメモリセル
アレイ(A)に“1”を書き込み、メモリセルアレイ
(B)は“0”の消去制態とする場合には、図7(b)
のスイッチ状態とすれば目的が達成できる。
【0014】次にこの実施例の動作について説明する。
図4に示すデータ書き換え処理のタイミングチャートを
基に説明する。今、メモリセルアレイ(A)は、消去状
態、メモリセルアレイ(B)は、書き込み状態であると
する。まず、チップセレクト端子CSのチップセレクト
信号が“L”になりメモリ装置1がチップセレクトされ
る。C1,C2,C3端子より、スタンバイモード入力
後(ステップS1)、アドレス入力モードの信号を入力
し(ステップS2)、I/O端子よりアドレス信号を入
力する。入力されたアドレス信号によって、メモリセル
アレイ(A)及びメモリセルアレイ(B)のある1ワー
ド+1bitの制御bitがアクセスされる。制御bi
tによってTMWE制御回路がメモリセルアレイ
(A)、(B)の消去、書き込み状態を判断する。今の
場合、メモリセルアレイ(A)は消去状態、メモリセル
アレイ(B)は書き込み状態であると判断する。次に書
き換えのための新データがI/O端子より入力される。
TMWE制御回路が消去状態である判断したメモリセル
アレイ(A)に新データを書き込み、同時に書き込み状
態であると判断したメモリセルアレイ(B)を消去す
る。また、次の書き換え処理が行なわれた場合、今度は
消去状態のメモリセルアレイ(B)に新データが書き込
まれ、書き込み状態のメモリセルアレイ(A)が消去さ
れる。
図4に示すデータ書き換え処理のタイミングチャートを
基に説明する。今、メモリセルアレイ(A)は、消去状
態、メモリセルアレイ(B)は、書き込み状態であると
する。まず、チップセレクト端子CSのチップセレクト
信号が“L”になりメモリ装置1がチップセレクトされ
る。C1,C2,C3端子より、スタンバイモード入力
後(ステップS1)、アドレス入力モードの信号を入力
し(ステップS2)、I/O端子よりアドレス信号を入
力する。入力されたアドレス信号によって、メモリセル
アレイ(A)及びメモリセルアレイ(B)のある1ワー
ド+1bitの制御bitがアクセスされる。制御bi
tによってTMWE制御回路がメモリセルアレイ
(A)、(B)の消去、書き込み状態を判断する。今の
場合、メモリセルアレイ(A)は消去状態、メモリセル
アレイ(B)は書き込み状態であると判断する。次に書
き換えのための新データがI/O端子より入力される。
TMWE制御回路が消去状態である判断したメモリセル
アレイ(A)に新データを書き込み、同時に書き込み状
態であると判断したメモリセルアレイ(B)を消去す
る。また、次の書き換え処理が行なわれた場合、今度は
消去状態のメモリセルアレイ(B)に新データが書き込
まれ、書き込み状態のメモリセルアレイ(A)が消去さ
れる。
【0015】このように、メモリの書き込みのサイクル
では2つのメモリセルアレイ(A)、(B)として一度
に書き込みまたは消去ができるので、所要時間が半減で
きる。読みだし処理の場合は、現在書き込み状態である
メモリセルアレイを制御ビットの情報によりTMWE制
御回路が判断してデータの読み出しを行なう。
では2つのメモリセルアレイ(A)、(B)として一度
に書き込みまたは消去ができるので、所要時間が半減で
きる。読みだし処理の場合は、現在書き込み状態である
メモリセルアレイを制御ビットの情報によりTMWE制
御回路が判断してデータの読み出しを行なう。
【0016】
【発明の効果】以上のように、この発明によればデータ
の書き換え処理において、データの消去、書き込みを同
時に行なうことができ、所要時間を短縮できる効果があ
る。
の書き換え処理において、データの消去、書き込みを同
時に行なうことができ、所要時間を短縮できる効果があ
る。
【図1】本発明の一実施例である不揮発性半導体メモリ
装置のブロック図である。
装置のブロック図である。
【図2】図1の比較回路の構成図である。
【図3】メモリの動作を説明する図である。
【図4】図1の実施例における書き換え処理を示す処理
フロー図である。
フロー図である。
【図5】本発明の他の実施例である不揮発性半導体メモ
リ装置のブロック図である。
リ装置のブロック図である。
【図6】図5のメモリ(A)、(B)の動作説明図であ
る。
る。
【図7】従来の不揮発性半導体メモリ装置のブロック図
である。
である。
【図8】従来例における書き換え処理を示す処理フロー
図である。
図である。
1 不揮発性半導体メモリ装置 2 アドレスレジスタ 3 データ入出力部 4 メモリセルアレイ 5 比較回路 6 BWE制御回路 7 コントロール回路 8 TMWE制御回路 9 コントロール回路 11 メモリ装置 25 メモリセルアレイ(A) 26 メモリセルアレイ(B)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/792
Claims (2)
- 【請求項1】 メモリに記憶されているデータと書き込
むべき入力データとを比較する比較手段と、 上記比較手段の結果出力により上記メモリのデータを書
き換えるか消去するを定め、書き込みステップで上記メ
モリのデータの書き込みまたは消去を制御する制御回路
を備えた半導体メモリ装置。 - 【請求項2】 アドレス空間を2つに分け、同一アドレ
スのメモリAとBを設け、 データの書き換えモード時には、アドレスAを書き換え
るか、アドレスBを書き換えるかを指定する手段と、 上記指定手段の指定により、書き込みステップで、上記
アドレスAとアドレスBのメモリのデータを同時に書き
換えを制御する制御回路を備えた半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9416092A JPH05290586A (ja) | 1992-04-14 | 1992-04-14 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9416092A JPH05290586A (ja) | 1992-04-14 | 1992-04-14 | 半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05290586A true JPH05290586A (ja) | 1993-11-05 |
Family
ID=14102624
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9416092A Pending JPH05290586A (ja) | 1992-04-14 | 1992-04-14 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05290586A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003331589A (ja) * | 2003-06-13 | 2003-11-21 | Hitachi Ltd | 不揮発性メモリ装置 |
-
1992
- 1992-04-14 JP JP9416092A patent/JPH05290586A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003331589A (ja) * | 2003-06-13 | 2003-11-21 | Hitachi Ltd | 不揮発性メモリ装置 |
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