JPH05290586A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH05290586A JPH05290586A JP9416092A JP9416092A JPH05290586A JP H05290586 A JPH05290586 A JP H05290586A JP 9416092 A JP9416092 A JP 9416092A JP 9416092 A JP9416092 A JP 9416092A JP H05290586 A JPH05290586 A JP H05290586A
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- memory
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Abstract
(57)【要約】 （修正有）
【目的】 メモリの書き換え時に、データの消去、書き
込みを同時に行なうことで、所要時間を短かくしたメモ
リ装置を得る。 【構成】 メモリに記憶されているデータと書き込むべ
き入力データとを比較する比較手段５と、この比較手段
５の結果出力によりメモリのデータを書き換えるか消去
するを定め、書き込みステップ上記メモリのデータの書
き込みまたは消去を制御する制御回路６を備えた。
込みを同時に行なうことで、所要時間を短かくしたメモ
リ装置を得る。 【構成】 メモリに記憶されているデータと書き込むべ
き入力データとを比較する比較手段５と、この比較手段
５の結果出力によりメモリのデータを書き換えるか消去
するを定め、書き込みステップ上記メモリのデータの書
き込みまたは消去を制御する制御回路６を備えた。
Description
【０００１】
【産業上の利用分野】この発明は、電気的に書き換え可
能な不揮発性半導体メモリ装置に関するものである。
能な不揮発性半導体メモリ装置に関するものである。
【０００２】
【従来の技術】従来の不揮発性半導体メモリ装置の構成
を示すブロック図を図７に示す。図において１１は不揮
発性半導体メモリ装置、１２はこの不揮発性半導体メモ
リ装置全体を制御するコントロール回路、１３は入出力
端子Ｉ／Ｏよりアクセスされたアドレス信号を保持する
アドレスレジスタ、１４はデータを記憶するメモリセル
アレイ、１５はデータの入出力を行なうデータ入出力部
である。クロック端子ＣＬＫからは、クロック信号を入
力し、チップセレクト端子ＣＳは“Ｌ”でチップセレク
トされる。Ｃ１，Ｃ２，Ｃ３は各モード制御信号入力端
子である。
を示すブロック図を図７に示す。図において１１は不揮
発性半導体メモリ装置、１２はこの不揮発性半導体メモ
リ装置全体を制御するコントロール回路、１３は入出力
端子Ｉ／Ｏよりアクセスされたアドレス信号を保持する
アドレスレジスタ、１４はデータを記憶するメモリセル
アレイ、１５はデータの入出力を行なうデータ入出力部
である。クロック端子ＣＬＫからは、クロック信号を入
力し、チップセレクト端子ＣＳは“Ｌ”でチップセレク
トされる。Ｃ１，Ｃ２，Ｃ３は各モード制御信号入力端
子である。
【０００３】次に動作について説明する。図８に従来の
書き換え処理のフローを示す。図に示すように、データ
書き換えを行なう場合、図７におけるモード制御信号入
力端子Ｃ１，Ｃ２，Ｃ３より、スタンバイモード、アド
レス入力モード、スタンバイモード、消去モード、スタ
ンバイモード、データ入力モード、スタンバイモード、
書き込みモード、スタンバイモードと各モードに対応し
てクロック端子ＣＬＫのクロック信号が“Ｈ”の間に切
り換え、入出力端子Ｉ／Ｏよりアドレス、データを入力
することによってメモリセルアレイ１４の指定したアド
レス内にデータを記憶する。この書き換えの制御は、コ
ントロール回路１２によって行なわれる。読み出しフロ
ーにおいても同様にモード制御信号入力端子Ｃ１，Ｃ
２，Ｃ３より各モードに対応したデータを入力し、デー
タの読み出しを行なう。
書き換え処理のフローを示す。図に示すように、データ
書き換えを行なう場合、図７におけるモード制御信号入
力端子Ｃ１，Ｃ２，Ｃ３より、スタンバイモード、アド
レス入力モード、スタンバイモード、消去モード、スタ
ンバイモード、データ入力モード、スタンバイモード、
書き込みモード、スタンバイモードと各モードに対応し
てクロック端子ＣＬＫのクロック信号が“Ｈ”の間に切
り換え、入出力端子Ｉ／Ｏよりアドレス、データを入力
することによってメモリセルアレイ１４の指定したアド
レス内にデータを記憶する。この書き換えの制御は、コ
ントロール回路１２によって行なわれる。読み出しフロ
ーにおいても同様にモード制御信号入力端子Ｃ１，Ｃ
２，Ｃ３より各モードに対応したデータを入力し、デー
タの読み出しを行なう。
【０００４】
【発明が解決しようとする課題】従来の不揮発性半導体
メモリ装置は、上述したように構成されているので、デ
ータの書き換えを行なう場合、アクセスされたアドレス
のワード（２４ｂｉｔ）単位で、一度メモリの消去を行
なった後に、新データを書き込まれなければならかっ
た。このため、データの書き込えを行なう場合、消去モ
ードに約４ｍｓ、書き込みモードに約４ｍｓの計８ｍｓ
程度の時間が必要で、書き換え時間が長いという課題が
あった。
メモリ装置は、上述したように構成されているので、デ
ータの書き換えを行なう場合、アクセスされたアドレス
のワード（２４ｂｉｔ）単位で、一度メモリの消去を行
なった後に、新データを書き込まれなければならかっ
た。このため、データの書き込えを行なう場合、消去モ
ードに約４ｍｓ、書き込みモードに約４ｍｓの計８ｍｓ
程度の時間が必要で、書き換え時間が長いという課題が
あった。
【０００５】この発明は、上記のような課題を解決する
ためになされたもので、データの書き換えにおいて、消
去と書き込みとを同時に行える半導体メモリ装置を提供
することを目的とする。
ためになされたもので、データの書き換えにおいて、消
去と書き込みとを同時に行える半導体メモリ装置を提供
することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、メモリに記憶されているデータと書き換え
のためのデータとを比較する比較回路と、メモリの各ビ
ット単位に消去、書き込みを制御する制御回路とを備え
たものである。請求項２の発明は、１つのアドレス空間
に対して、２つのメモリ領域を備え、また、一方を書き
込み、他方を消去動作に制御する制御回路を備えた。
モリ装置は、メモリに記憶されているデータと書き換え
のためのデータとを比較する比較回路と、メモリの各ビ
ット単位に消去、書き込みを制御する制御回路とを備え
たものである。請求項２の発明は、１つのアドレス空間
に対して、２つのメモリ領域を備え、また、一方を書き
込み、他方を消去動作に制御する制御回路を備えた。
【０００７】
【作用】この発明における不揮発性半導体メモリは、メ
モリに記憶されているデータと書き換えのためのデータ
とを比較し、消去あるいは書き込みを要するビットを選
択する。そして選択されたビットに関して、制御回路に
よってビットごとに消去、書き込みが同時に行なわれ
る。また、請求項２の発明では、一方のメモリ領域に買
い込みを行っている間に、もう一方のメモリ領域を消去
するよう制御し、見かけ上消去と書き込みが同時に行な
われる。
モリに記憶されているデータと書き換えのためのデータ
とを比較し、消去あるいは書き込みを要するビットを選
択する。そして選択されたビットに関して、制御回路に
よってビットごとに消去、書き込みが同時に行なわれ
る。また、請求項２の発明では、一方のメモリ領域に買
い込みを行っている間に、もう一方のメモリ領域を消去
するよう制御し、見かけ上消去と書き込みが同時に行な
われる。
【０００８】
実施例１．図１は、この発明の一実施例に係る不揮発性
半導体メモリ装置の構成を示すブロック図である。図１
において、１は、この実施例の不揮発性半導体メモリ装
置、２はアドレス信号を格納するアドレスレジスタ、３
はデータの入出力を行なうデータ入出力部、４はメモリ
セルアレイである。５はメモリセルアレイ内に記憶され
ているデータと書き換えのために入力されデータ入出力
部３に格納されている新データを比較する比較回路であ
る。６は、比較回路５によって選択された各ビットに対
して消去あるいは書き込みを制御するＢｉｔ Ｗｒｉｔ
ｅ Ｅｒａｓｅとも云うべきビット対応のＢＷＥ制御回
路、７は、各モードによって本不揮発性半導体メモリ装
置全体を制御するコントロール回路である。
半導体メモリ装置の構成を示すブロック図である。図１
において、１は、この実施例の不揮発性半導体メモリ装
置、２はアドレス信号を格納するアドレスレジスタ、３
はデータの入出力を行なうデータ入出力部、４はメモリ
セルアレイである。５はメモリセルアレイ内に記憶され
ているデータと書き換えのために入力されデータ入出力
部３に格納されている新データを比較する比較回路であ
る。６は、比較回路５によって選択された各ビットに対
して消去あるいは書き込みを制御するＢｉｔ Ｗｒｉｔ
ｅ Ｅｒａｓｅとも云うべきビット対応のＢＷＥ制御回
路、７は、各モードによって本不揮発性半導体メモリ装
置全体を制御するコントロール回路である。
【０００９】また図２（ａ）は図１の比較回路の詳細で
ある。図２（ｂ）は、図２（ａ）のあるビットのメモリ
からの格納データ２１と、データ入出力部３からの入力
データ２２とから、上記ＢＷＥ制御回路のゲート制御信
号２３とソース制御信号２４を生成する真理値表であ
る。図３は、上記で生成されたゲート制御信号２３とソ
ース制御信号２４により、メモリセルアレイ中の対応ビ
ットのメモリが動作することを説明する図である。例え
ばゲート制御２３がＨ、ソース制御２４がＬの場合（図
３（ｂ））には消去動作となる。つまり、図２（ｂ）で
示すように、メモリ格納データがＨで、入力データがＬ
の場合である。
ある。図２（ｂ）は、図２（ａ）のあるビットのメモリ
からの格納データ２１と、データ入出力部３からの入力
データ２２とから、上記ＢＷＥ制御回路のゲート制御信
号２３とソース制御信号２４を生成する真理値表であ
る。図３は、上記で生成されたゲート制御信号２３とソ
ース制御信号２４により、メモリセルアレイ中の対応ビ
ットのメモリが動作することを説明する図である。例え
ばゲート制御２３がＨ、ソース制御２４がＬの場合（図
３（ｂ））には消去動作となる。つまり、図２（ｂ）で
示すように、メモリ格納データがＨで、入力データがＬ
の場合である。
【００１０】次にこの実施例の動作について説明する。
図４にデータ書き換え処理のタイミングチャートを示
す。まず、チップセレクト端子ＣＳのチップセレクト信
号が“Ｌ”になりメモリ装置１がチップセレクトされ
る。Ｃ１，Ｃ２，Ｃ３端子よりスタンバイモードを入力
後（ステップＳ１）、アドレス入力モードの信号を入力
し（ステップＳ２）、Ｉ／Ｏ端子よりアドレス信号を入
力する。入力されたアドレス信号によってアクセスされ
たメモリセルアレイ内の記憶データが比較回路５内のレ
ジスタに格納される。
図４にデータ書き換え処理のタイミングチャートを示
す。まず、チップセレクト端子ＣＳのチップセレクト信
号が“Ｌ”になりメモリ装置１がチップセレクトされ
る。Ｃ１，Ｃ２，Ｃ３端子よりスタンバイモードを入力
後（ステップＳ１）、アドレス入力モードの信号を入力
し（ステップＳ２）、Ｉ／Ｏ端子よりアドレス信号を入
力する。入力されたアドレス信号によってアクセスされ
たメモリセルアレイ内の記憶データが比較回路５内のレ
ジスタに格納される。
【００１１】次に書き換えのための新データをＩ／Ｏ端
子より入力する。データ入力モード（ステップＳ４）に
なると、この新入力データと比較回路５内のレジスタに
格納されているデータとを比較回路５によって比較す
る。この結果、図２（ｂ）の真理値表に従い、消去状態
または書き込み状態にするゲート制御、ソース制御（メ
モリ制御）信号がビット毎に定める。この各々のビット
に対する情報がＢＷＥ制御回路６に入力される。次に、
この状態で、Ｃ１〜Ｃ３端子からのモード指定で消去／
書き込みモードになると（ステップＳ６）、上記ＢＷＥ
制御回路６からのメモリ制御信号に基づき、メモリセル
アレイ４中の対応するビットのメモリは、図３のいずれ
かの状態で消去あるいは書き込みを実行する。
子より入力する。データ入力モード（ステップＳ４）に
なると、この新入力データと比較回路５内のレジスタに
格納されているデータとを比較回路５によって比較す
る。この結果、図２（ｂ）の真理値表に従い、消去状態
または書き込み状態にするゲート制御、ソース制御（メ
モリ制御）信号がビット毎に定める。この各々のビット
に対する情報がＢＷＥ制御回路６に入力される。次に、
この状態で、Ｃ１〜Ｃ３端子からのモード指定で消去／
書き込みモードになると（ステップＳ６）、上記ＢＷＥ
制御回路６からのメモリ制御信号に基づき、メモリセル
アレイ４中の対応するビットのメモリは、図３のいずれ
かの状態で消去あるいは書き込みを実行する。
【００１２】なお、図４のフローの動作で、多くの時間
が要るのは消去／書き込みのステップＳ６の時であり、
具体的には約４ｍｓ要る。しかし他のステップの時間は
ｎｓオーダなので、全体としてみれば、従来例とくら
べ、約半分の時間でよい。また読み出しフローに関して
は、特に明記しなかったが従来通り、ワード単位での記
憶データが読み出し可能であることは言うまでもない。
が要るのは消去／書き込みのステップＳ６の時であり、
具体的には約４ｍｓ要る。しかし他のステップの時間は
ｎｓオーダなので、全体としてみれば、従来例とくら
べ、約半分の時間でよい。また読み出しフローに関して
は、特に明記しなかったが従来通り、ワード単位での記
憶データが読み出し可能であることは言うまでもない。
【００１３】実施例２．図５は、この発明の他の実施例
に係る不揮発性半導体メモリ装置の構成を示すブロック
図である。図５において、１１は、この実施例の不揮発
性半導体メモリ装置、２はアドレス信号を格納するアド
レスレジスタ、３はデータの入出力を行なうデータ入出
力部、２５はメモリセルアレイ（Ａ）、２６はメモリセ
ルアレイ（Ｂ）である。８はメモリセルアレイ（Ａ）、
メモリセルアレイ（Ｂ）を両方制御するＴｗｉｎ Ｍｅ
ｍｏｒｙ Ｗｒｉｔｅ Ｅｒａｓｅとも云うべき両メモ
リのＴＭＷＥ制御回路、９は各モードにおいて本不揮発
性半導体メモリ装置全体を制御するコントロール回路で
ある。また、図６は図７のＴＭＷＥ制御回路８がメモリ
セルアレイ（Ａ）とメモリセルアレイ（Ｂ）の対応する
ビットを同時に書き込みまたは消去する原理説明図であ
る。図７において、双方のメモリのビットを、共に消去
する必要があるときは＜初期状態＞に、またメモリセル
アレイ（Ａ）に“１”を書き込み、メモリセルアレイ
（Ｂ）は“０”の消去制態とする場合には、図７（ｂ）
のスイッチ状態とすれば目的が達成できる。
に係る不揮発性半導体メモリ装置の構成を示すブロック
図である。図５において、１１は、この実施例の不揮発
性半導体メモリ装置、２はアドレス信号を格納するアド
レスレジスタ、３はデータの入出力を行なうデータ入出
力部、２５はメモリセルアレイ（Ａ）、２６はメモリセ
ルアレイ（Ｂ）である。８はメモリセルアレイ（Ａ）、
メモリセルアレイ（Ｂ）を両方制御するＴｗｉｎ Ｍｅ
ｍｏｒｙ Ｗｒｉｔｅ Ｅｒａｓｅとも云うべき両メモ
リのＴＭＷＥ制御回路、９は各モードにおいて本不揮発
性半導体メモリ装置全体を制御するコントロール回路で
ある。また、図６は図７のＴＭＷＥ制御回路８がメモリ
セルアレイ（Ａ）とメモリセルアレイ（Ｂ）の対応する
ビットを同時に書き込みまたは消去する原理説明図であ
る。図７において、双方のメモリのビットを、共に消去
する必要があるときは＜初期状態＞に、またメモリセル
アレイ（Ａ）に“１”を書き込み、メモリセルアレイ
（Ｂ）は“０”の消去制態とする場合には、図７（ｂ）
のスイッチ状態とすれば目的が達成できる。
【００１４】次にこの実施例の動作について説明する。
図４に示すデータ書き換え処理のタイミングチャートを
基に説明する。今、メモリセルアレイ（Ａ）は、消去状
態、メモリセルアレイ（Ｂ）は、書き込み状態であると
する。まず、チップセレクト端子ＣＳのチップセレクト
信号が“Ｌ”になりメモリ装置１がチップセレクトされ
る。Ｃ１，Ｃ２，Ｃ３端子より、スタンバイモード入力
後（ステップＳ１）、アドレス入力モードの信号を入力
し（ステップＳ２）、Ｉ／Ｏ端子よりアドレス信号を入
力する。入力されたアドレス信号によって、メモリセル
アレイ（Ａ）及びメモリセルアレイ（Ｂ）のある１ワー
ド＋１ｂｉｔの制御ｂｉｔがアクセスされる。制御ｂｉ
ｔによってＴＭＷＥ制御回路がメモリセルアレイ
（Ａ）、（Ｂ）の消去、書き込み状態を判断する。今の
場合、メモリセルアレイ（Ａ）は消去状態、メモリセル
アレイ（Ｂ）は書き込み状態であると判断する。次に書
き換えのための新データがＩ／Ｏ端子より入力される。
ＴＭＷＥ制御回路が消去状態である判断したメモリセル
アレイ（Ａ）に新データを書き込み、同時に書き込み状
態であると判断したメモリセルアレイ（Ｂ）を消去す
る。また、次の書き換え処理が行なわれた場合、今度は
消去状態のメモリセルアレイ（Ｂ）に新データが書き込
まれ、書き込み状態のメモリセルアレイ（Ａ）が消去さ
れる。
図４に示すデータ書き換え処理のタイミングチャートを
基に説明する。今、メモリセルアレイ（Ａ）は、消去状
態、メモリセルアレイ（Ｂ）は、書き込み状態であると
する。まず、チップセレクト端子ＣＳのチップセレクト
信号が“Ｌ”になりメモリ装置１がチップセレクトされ
る。Ｃ１，Ｃ２，Ｃ３端子より、スタンバイモード入力
後（ステップＳ１）、アドレス入力モードの信号を入力
し（ステップＳ２）、Ｉ／Ｏ端子よりアドレス信号を入
力する。入力されたアドレス信号によって、メモリセル
アレイ（Ａ）及びメモリセルアレイ（Ｂ）のある１ワー
ド＋１ｂｉｔの制御ｂｉｔがアクセスされる。制御ｂｉ
ｔによってＴＭＷＥ制御回路がメモリセルアレイ
（Ａ）、（Ｂ）の消去、書き込み状態を判断する。今の
場合、メモリセルアレイ（Ａ）は消去状態、メモリセル
アレイ（Ｂ）は書き込み状態であると判断する。次に書
き換えのための新データがＩ／Ｏ端子より入力される。
ＴＭＷＥ制御回路が消去状態である判断したメモリセル
アレイ（Ａ）に新データを書き込み、同時に書き込み状
態であると判断したメモリセルアレイ（Ｂ）を消去す
る。また、次の書き換え処理が行なわれた場合、今度は
消去状態のメモリセルアレイ（Ｂ）に新データが書き込
まれ、書き込み状態のメモリセルアレイ（Ａ）が消去さ
れる。
【００１５】このように、メモリの書き込みのサイクル
では２つのメモリセルアレイ（Ａ）、（Ｂ）として一度
に書き込みまたは消去ができるので、所要時間が半減で
きる。読みだし処理の場合は、現在書き込み状態である
メモリセルアレイを制御ビットの情報によりＴＭＷＥ制
御回路が判断してデータの読み出しを行なう。
では２つのメモリセルアレイ（Ａ）、（Ｂ）として一度
に書き込みまたは消去ができるので、所要時間が半減で
きる。読みだし処理の場合は、現在書き込み状態である
メモリセルアレイを制御ビットの情報によりＴＭＷＥ制
御回路が判断してデータの読み出しを行なう。
【００１６】
【発明の効果】以上のように、この発明によればデータ
の書き換え処理において、データの消去、書き込みを同
時に行なうことができ、所要時間を短縮できる効果があ
る。
の書き換え処理において、データの消去、書き込みを同
時に行なうことができ、所要時間を短縮できる効果があ
る。
【図１】本発明の一実施例である不揮発性半導体メモリ
装置のブロック図である。
装置のブロック図である。
【図２】図１の比較回路の構成図である。
【図３】メモリの動作を説明する図である。
【図４】図１の実施例における書き換え処理を示す処理
フロー図である。
フロー図である。
【図５】本発明の他の実施例である不揮発性半導体メモ
リ装置のブロック図である。
リ装置のブロック図である。
【図６】図５のメモリ（Ａ）、（Ｂ）の動作説明図であ
る。
る。
【図７】従来の不揮発性半導体メモリ装置のブロック図
である。
である。
【図８】従来例における書き換え処理を示す処理フロー
図である。
図である。
１ 不揮発性半導体メモリ装置 ２ アドレスレジスタ ３ データ入出力部 ４ メモリセルアレイ ５ 比較回路 ６ ＢＷＥ制御回路 ７ コントロール回路 ８ ＴＭＷＥ制御回路 ９ コントロール回路 １１ メモリ装置 ２５ メモリセルアレイ（Ａ） ２６ メモリセルアレイ（Ｂ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (2)
- 【請求項１】 メモリに記憶されているデータと書き込
むべき入力データとを比較する比較手段と、 上記比較手段の結果出力により上記メモリのデータを書
き換えるか消去するを定め、書き込みステップで上記メ
モリのデータの書き込みまたは消去を制御する制御回路
を備えた半導体メモリ装置。 - 【請求項２】 アドレス空間を２つに分け、同一アドレ
スのメモリＡとＢを設け、 データの書き換えモード時には、アドレスＡを書き換え
るか、アドレスＢを書き換えるかを指定する手段と、 上記指定手段の指定により、書き込みステップで、上記
アドレスＡとアドレスＢのメモリのデータを同時に書き
換えを制御する制御回路を備えた半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9416092A JPH05290586A (ja) | 1992-04-14 | 1992-04-14 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9416092A JPH05290586A (ja) | 1992-04-14 | 1992-04-14 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05290586A true JPH05290586A (ja) | 1993-11-05 |
Family
ID=14102624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9416092A Pending JPH05290586A (ja) | 1992-04-14 | 1992-04-14 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05290586A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003331589A (ja) * | 2003-06-13 | 2003-11-21 | Hitachi Ltd | 不揮発性メモリ装置 |
-
1992
- 1992-04-14 JP JP9416092A patent/JPH05290586A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003331589A (ja) * | 2003-06-13 | 2003-11-21 | Hitachi Ltd | 不揮発性メモリ装置 |
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