JP3815718B2 - 半導体記憶装置および情報機器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、データの書込みや消去が可能なメモリアレイに対応した各種動作状態を格納可能とするステータスレジスタを持つ半導体記憶装置および、これを用いた例えばコンピュータや情報携帯機器などの情報機器に関する。
【0002】
【従来の技術】
電源の供給を遮断しても記憶情報の保持が可能な半導体記憶装置の一つに、フラッシュメモリ(またはフラッシュEEPROM)と呼ばれるものがある。このフラッシュメモリは、チップ全体またはある領域のメモリセル(セクタまたはブロック)内のデータを一括して電気的に消去する機能を有し、メモリセルの面積を、EPROM程度に小さくすることが可能である。
【0003】
このような不揮発性半導体記憶装置(フラッシュメモリ)では、揮発性であるが短時間での書き込みと読み出しが可能なRAM(ランダムアクセスメモリ)に比べて、メモリアレイの多くの動作状態(書き込み、ブロック消去、全チップ一括消去、ステータスレジスタの読出しなど)が存在する。このような多数の動作状態を外部制御信号(チップイネーブル信号/CE、ライトイネーブル信号/WE、出力イネーブル信号/CEなど)との組み合わせに対応させようとしても、従来のEPROM、EEPROMにある制御信号ではその数が足りなくなり、新しい制御信号を追加する必要が生じている。
【0004】
その結果として使い勝手が悪くなるので、制御信号線を増加することなく、コマンドを入力して制御する方式が、現在の主流として実施されている。
【0005】
図9は、従来の不揮発性半導体記憶装置の要部構成を示すブロック図である。図9において、不揮発性半導体記憶装置100は、メモリアレイ120と、コマンドステートマシン(CSM)102と、ライトステートマシン(WSM)103と、ロウ(行)デコーダ104と、コラム(列)デコーダ105と、ブロック選択回路106と、ステータスレジスタ107(SR)と、ブロックプロテクト設定部分108(BP)と、データ切り換え回路109と、ブロックステータスレジスタ(BSR)110と、データバス112と、アドレスバス113と、リセット信号入力線114と、消去/書き込み電圧発生回路115と、センスアンプ116とを備えている。
【0006】
メモリアレイ120は、それぞれが複数のメモリセルで構成された複数の消去ブロック101を有している。
【0007】
コマンドステートマシン102(以下CSM102という)は、入力されたコマンド111を解読し、ライトステートマシン103にその解読した結果(例えば書込みやブロック消去など)を転送する。CSM102には、コマンド入力線やリセット信号入力線114が配線されており、外部から入力されるコマンド111やリセット信号Rに同期してチップイネーブル信号/CE、ライトイネーブル信号/WE、出力イネーブル信号/CEなどの入力レベルが変化する。
【0008】
ライトステートマシン103(以下WSM103という)は、入力コマンド111の解読結果に対応した各種動作(例えばブロック消去/書込み等)を実行する。つまり、WSM103は、後述するブロック選択回路106によって選択されたブロックが、例えば消去禁止の状態(ブロックロック状態)になっていないときに、ブロックのデータを一括して消去することができる。逆に、WSM103は、そのブロックが消去禁止状態(ブロックロック状態)になっているときには、ブロック内に格納されたデータの書き換えは行わないように制御する。
【0009】
ロウ(行)デコーダ104は、メモリアレイ120のワード線(図示せず)を順次選択することにより、選択ワード線に接続された行方向の各メモリセルとそのビット線が電気的に接続されるように制御するものである。
【0010】
コラム(列)デコーダ105は、メモリアレイ120の複数のビット線(図示せず)から一つのビット線を選択することにより、後述するセンスアンプ116にその選択ビット線を接続制御するものである。
【0011】
ブロック選択回路106は、n個ある消去ブロック101から一つの消去ブロック101を選択するものである。
【0012】
ステータスレジスタ107(以下SR107という)には、メモリアレイの動作状態(例えば書込み/ブロック消去など)を示すデータを格納するものである。
【0013】
ブロックプロテクト設定部分108(以下BP108という)は、各消去ブロック101がロックの設定、解除を指定する制御ビットである。なお、各消去ブロック101がロックされているかどうかのデータは、後述するが、各消去ブロック101のブロックステータスレジスタ110に格納されている。
【0014】
データ切り換え回路109は、メモリアレイ120に格納されたデータ、SR107に格納されたデータ、BSR110に格納されたデータのうち何れのデータを読み出すかを選択する回路である。
【0015】
ブロックステータスレジスタ110(以下BSR110という)には、各ブロック101毎にロック状態か否かを示すデータが格納されている。BSR110に格納されたデータとしては、各消去ブロック101のロック状態を示したデータの他に、外部からアドレスを指定することによって選択されたブロックがどれであるかに関するデータなども格納されている。
【0016】
コマンド111は、ユーザが入力した制御指令(例えば書込み/ブロック消去など)としてのコマンド信号である。
【0017】
データバス112は、CSM102やデータ切り換え回路109と外部との間でデータDのやり取りを可能にするために16ビット幅としているが、このビット幅は16ビット以外でもよく、例えば24ビットでも32ビットでもよい。
【0018】
アドレスバス113にはアドレス信号Aが入力され、リセット信号線114にはリセット信号が入力される。
【0019】
消去/書き込み電圧発生回路115は消去/書き込みなどのプログラム用に設けられており、外部電源Vccから所定電圧が入力されて、必要に応じて約12Vの高電圧を発生させたり、負ゲート消去を実行する場合にはマイナス電位を発生させたりするものである。
【0020】
センスアンプ116は、コラムデコーダ105によって選択されたビット線の電圧を増幅することにより選択メモリセルの記憶情報をセンスするものである。
【0021】
上記構成により、以下、その動作を説明する。
【0022】
ユーザがコマンド111を入力すると、CSM102でコマンド111を認識し、その認識結果をWSM103に出力し、WSM103はコマンド111に対応したメモリ動作(例えばブロック消去/書き込みなど)を実行する。
【0023】
例えばブロック消去動作を行うためには、通常、まず、消去しようとするブロック101の一つを選択し、選択されたブロック101内の全メモリセル(図示せず)にデータ「0」を書き込む(メモリセルトランジスタのスレッショルド電圧Vthを大にする)。
【0024】
次に、消去しようとするブロック101内の全メモリセルのスレッショルド電圧Vthが全て規定値以上になったとき、当該ブロックのメモリセルに格納されたデータを一括して消去する(スレッショルド電圧Vthを小にする)。
【0025】
これらの一連の動作はWSM103によって制御され、その実行結果(例えばブロック消去動作結果)は、WSM103によって、メモリアレイの動作状態を示すデータとしてSR107およびBSR110に格納される。
【0026】
既存のフラッシュメモリでは、SR107に格納されたデータと、BSR110に格納されたデータとを読み出すには、以下のように動作させる必要がある。WSM103がコマンドを実行している間は、チップイネーブル信号/CE、出力イネーブル信号/OEの制御信号レベルをロウレベル(活性レベル)にして読み出し動作にすると、メモリアレイ120に格納されたデータではなく、SR107に格納された8ビットのデータが読み出される。16ビットのデータバスを用いたときでも、指定したアドレスには無関係に、上位の8ビットのデータバスは使われず下位の8ビットのバスにSR107の格納データが出力される。
【0027】
SR107に格納されたデータについて、後述する図3の一部を用いて説明する。図3に示すように、SR107には、メモリアレイの動作状態を示すデータとして、WSMS(例えばWSM103のレディ状態またはビジー状態)、ESS(消去中断状態または消去中状態/消去完了状態)、ES(ブロック消去エラー状態またはブロック消去成功状態)、DWS(データ書き込みエラー状態またはデータ書き込み成功状態)、VPPS(VPP低電位検出状態/動作中止状態、またはVPP正常状態)などが各ビット(第7ビット〜第3ビット)に順次格納されている。
【0028】
即ち、例えばSR107の7ビット目には、WSM103の動作状態を示すビット(WSMSビット)が格納されている。WSMSビットの値「1」はレディ状態を示し、その値「0」はビジー状態(実行中)を示す。
【0029】
SR107の6ビット目には、消去中断状態を示すビット(ESSビット)が格納されている。ESSビットの値「1」は消去中断状態を示し、その値「0」は消去中状態/消去完了状態を示す。
【0030】
SR107の5ビット目には、消去状態を示すビット(ESビット)が格納されている。ESビットの値「1」はブロック消去エラー状態を示し、その値「0」はブロック消去成功状態を示す。
【0031】
SR107の4ビット目には、データ書き込み状態を示すビット(DWSビット)が格納されている。DWSビットの値「1」はデータ書き込みエラー状態を示し、その値「0」はデータ書き込み成功状態を示す。
【0032】
SR107の3ビット目には、VPP状態を示すビット(VPPSビット)が格納されている。VPPSビットの値「1」はVPP低電位検出状態および動作中止状態を示し、その値「0」はVPP正常状態を示す。
【0033】
SR107の2ビット目〜0ビット目については、図3の格納内容とは異なるが、ここでは将来の拡張のため予約されている。これらのビットは将来の拡張用であるため、SR107をポーリングするときはこれらのビットをマスクする必要がある。
【0034】
SR107に格納されたデータを利用するときの注意事項としては、WSMSビットまたは、WSMSビットと同等の情報を出力する外部端子RY/BY#の状態をチェックして、動作(例えば消去中断、消去、またはデータ書込み)が完了していることを確認してから、該当するステータスビット(ESSビット、ESビット、またはDWSビット)が成功を示していることをチェックする必要がある。
【0035】
また、消去動作においてDWSビットおよびESビットの値が「1」にセットされている場合は、誤ったコマンド・シーケンスが入力されたことを示す。この場合、各ビットに格納されたデータをクリアして、もう一度動作をやり直すことが必要である。
【0036】
さらに、VPPSビットは、VPPレベル状態を示すものであるが、連続的に示すものではない。WSM103は、データの書き込みまたは消去のコマンド・シーケンスが入力された後でのみVPPレベルをチェックし、その結果を示す。
【0037】
一方、消去ブロックそれぞれの状態を示すBSR110を内蔵する場合には、BSR110の読み出しコマンドを発行することにより、BSR110に格納された8ビットのデータを読み出す。たとえ16ビットのバスを使用したとしても、上位8ビットのバスは使われず、選択したアドレスに対応した、BSR110内のデータが下位の8ビットのバスに出力される。
【0038】
また、現在、1パッケージ内に2チップ分のメモリアレイの機能を内蔵したフラッシュメモリがあるが、このようなフラッシュメモリを改良したものとして、1チップ分のメモリアレイ(例えば、第1のメモリアレイ)に対して書き込み/消去動作をしているときに、もう一つのチップ分のメモリアレイ(例えば、第2のメモリアレイ)に対して読み出し動作を行うことができるフラッシュメモリが開発されている。
【0039】
【発明が解決しようとする課題】
従来のフラッシュメモリでは、メモリチップのステータスを示すのに、一つのステータスレジスタのビット数が限定されていたため、一つのステータスレジスタだけでは、表現できるステータス数が制限されていた。
【0040】
例えば、1チップのフラッシュメモリ内に複数のステータスレジスタがある場合において、そのメモリチップが消去、書き込み等の後にそのメモリチップの状態を知りたい場合、チップイネーブル信号CE#、出力イネーブル信号OE#をロウレベルにすると、ステータスレジスタの記憶内容が読み出し可能となる。しかし、読み出されたステータスレジスタの内容が、どのステータスレジスタを選択しているのかまでは、ステータスからだけでは判別できない。
【0041】
また、フラッシュメモリに対してパッケージ外やパッケージ内のその他のメモリチップからのデータを転送された場合に、そのデータ転送が現在どのアドレスを処理しているのかをステータスレジスタで示すことはできなかった。つまり、あるコマンドが任意の範囲を持ったアドレスに対して実行されるときに、現在処理が行われているアドレスを知ることができなかった。
【0042】
本発明は、上記事情に鑑みて為されたもので、ステータスレジスタから読み出されるメモリアレイ動作状態を多様化することができる半導体記憶装置およびこれを用いた情報機器を提供することを目的とする。
【0043】
【課題を解決するための手段】
本発明の半導体記憶装置は、入力されるコマンドによってその動作が制御される半導体記憶装置において、入力されたコマンドを解析してその結果を出力するコマンドステートマシンと、半導体記憶装置の状態情報を保持する複数のステータスレジスタと、複数のステータスレジスタからの出力を入力し、そのうちの一つまたは二つ以上を第1のデータバスへ選択的に出力する第1の切替回路と、第1のデータバス上のデータと、センスアンプからの出力データとを入力し、そのどちらかを第2のデータバスへ選択的に出力する第2の切替回路とを備え、第1および第2の切替回路のうち、少なくとも第1の切替回路は、コマンドステートマシンが出力するコマンドの解釈結果によって制御され、該複数のステータスレジスタには、その各々を一意に識別するための識別情報を含むものであり、そのことにより上記目的が達成される。
【0045】
さらに、好ましくは、本発明の半導体記憶装置における複数のステータスレジスタには、コマンドで指定された動作を実行中のアドレス情報を含む。
【0046】
さらに、好ましくは、本発明の半導体記憶装置において、複数のステータスレジスタに格納された状態情報は、コマンドが入力された後に、外部制御端子に入力された読出し制御信号に従って外部に出力するよう制御する手段を有する。
【0047】
さらに、好ましくは、本発明の半導体記憶装置は、複数のメモリアレイを有し、その各々は互いに独立して動作可能で、複数のメモリアレイ間でデータ転送を行う機能を有する半導体記憶装置において、複数のメモリアレイの状態情報を保持する複数のステータスレジスタと、複数のステータスレジスタからの出力データを入力し、そのうちの一つまたは二つ以上を第1のデータバスへ選択的に出力する第1の切替回路と、第1のデータバス上のデータと、センスアンプからの出力データとを入力し、そのどちらかを第2のデータバスへ選択的に出力する第2の切替回路とを備え、該複数のステータスレジスタは、少なくとも前記半導体記憶装置に共通の動作に係る状態情報を保持する一つ以上の第1のステータスレジスタ群と、前記メモリアレイ間のデータ転送動作に係る状態情報を保持する一つ以上の第2のステータスレジスタ群からなり、該第1および第2のステータスレジスタ群には、その各々が第1および第2のステータスレジスタ群の何れに属するかを識別する情報を含むものであり、そのことにより上記目的が達成される。
【0048】
さらに、好ましくは、外部から入力されるコマンドによってその動作が制御される半導体記憶装置において、入力されたコマンドを解析してその結果を出力するコマンドステートマシンをさらに有し、第1および第2の切替回路はコマンドステートマシンが出力するコマンドの解釈結果によって制御される。
【0051】
さらに、好ましくは、本発明の半導体記憶装置における第1および第2のステータスレジスタ群には、その各々を一意に識別するための識別情報を含む
さらに、好ましくは、本発明の半導体記憶装置における第2のステータスレジスタ群には、コマンドで指定された動作を実行中のアドレス情報を含む。
【0052】
さらに、好ましくは、本発明の半導体記憶装置において、第1および第2のステータスレジスタに格納された状態情報は、コマンドが入力された後に、外部制御端子に入力された読出し制御信号に従って外部に出力するよう制御する手段を有する。
【0053】
さらに、好ましくは、本発明の半導体記憶装置において、コマンドステートマシンが出力するコマンドの解析結果を入力し、この解析結果に従ってコマンドで指定された動作の実行を制御するライトステートマシンをさらに有し、第2のステータスレジスタ群には、ライトステートマシンが複数のメモリアレイ間のデータ転送動作を実行中か否かを示す情報を含む。
【0054】
さらに、好ましくは、本発明の半導体記憶装置において、複数のメモリアレイのうち、少なくとも一つは他のメモリアレイより高速にアクセスが可能なメモリアレイを含み、高速アクセス可能なメモリアレイはさらに複数のメモリ領域であるページに分割され、高速アクセス可能なメモリアレイと他のメモリアレイ間のデータ転送動作において、第2のステータスレジスタ群には、該データ転送動作中のページを示す情報を含む。
【0055】
さらに、好ましくは、本発明の半導体記憶装置における第2のステータスレジスタ群には、メモリアレイ間のデータ転送が正常に終了したか否かを示すデータ転送結果情報を含む。
【0056】
さらに、好ましくは、本発明の半導体記憶装置において、供給される電源電圧を検出する手段を有し、第2のステータスレジスタ群には、メモリアレイ間のデータ転送動作中に電源電圧が異常か否かを示す情報を含む。
【0057】
さらに、好ましくは、本発明の半導体記憶装置における第2のステータスレジスタ群には、メモリアレイ間のデータ転送動作を現在実行中か中断中かを示す情報を含む。
【0058】
さらに、好ましくは、本発明の半導体記憶装置において、複数のメモリアレイに対する書換え動作から記憶情報を保護する機能を有し、第2のステータスレジスタ群には、書換え動作の保護状態を示す情報であり、書換え動作が保護されたメモリアレイに対して、コマンドにより前記データ転送動作を指示されたとき、保護状態を検出したことによりデータ転送動作を中止したことを示す情報を含む。
【0059】
さらに、好ましくは、本発明の半導体記憶装置において、複数のメモリアレイのうち、高速アクセス可能なメモリアレイはSRAM(Static Random Access Memory)素子からなり、その他のメモリアレイは電気的に書込みおよび消去動作が可能な不揮発性半導体記憶素子からなる。
【0060】
さらに、好ましくは、本発明の半導体記憶装置における第1のデータバスのバス幅は、第2のデータバスのバス幅以下である。
【0061】
さらに、好ましくは、本発明の半導体記憶装置における第1のデータバスのバス幅は、第1または第2のステータスレジスタ群のビット幅以上である。
【0062】
さらに、好ましくは、本発明の半導体記憶装置において、第1のデータバスのバス幅は、第1および第2のステータスレジスタ群のビット幅の合計以上である。
【0063】
本発明の情報機器は、請求項1〜21何れかに記載の半導体記憶装置を用いてデータ転送動作およびメモリ動作の少なくとも何れかを行うものであり、そのことにより上記目的が達成される。
【0064】
上記構成により、以下、その作用について説明する。
【0065】
複数のステータ記憶手段を持つことで、半導体記憶装置の色々な動作状態を表すことが可能となる。また、複数のステータス記憶手段は、入力されたコマンドの解釈結果によって選択されるため、各ステータス専用の読み出し制御指令(コマンド)を必要とせず、従来の半導体記憶装置のステータス読み出し方法との互換性を保つことも可能である。
【0066】
また、複数のステータス記憶手段の格納内容を組み合わせて出力することで、さらに多くのメモリチップ(メモリアレイ)の各種動作状態を表すことが可能となる。また、この場合にも、複数のステータス記憶手段は、入力された制御指令(コマンド)の解釈結果によって選択されるため、各ステータス専用の読み出しコマンドを必要とせず、従来の半導体記憶装置のステータス読み出し方法との互換性を保つことも可能となる。
【0067】
さらに、従来のステータス記憶手段の例えば7ビット目のようにライトステータスマシンのビジー状態を確認するのと同様に、例えば2ビット目および1ビット目の複数ビットによって実行中のアドレスを判別できるため、コマンドが完了する前に実行済みのアドレスに対してアレイ読み出しが可能かどうかの判別ができる。この場合、アドレスを判別するのに、特別なコマンドや入出力バスを必要とせず、従来通り、ステータス記憶手段の格納データの読み出しのみで可能であるため、従来の半導体記憶装置のステータス読み出し方法との互換性を保つことも可能となる。
【0068】
さらに、ステータス記憶手段の格納データを読み出すための特別なコマンドを用いることなしに複数のステータスからその一つを読み出す場合、どのステータスデータが読み出されているかがステータス記憶手段のビット部によって判別できるため、従来の半導体記憶装置のステータス読み出し方法との互換性を保つことも可能となる。
【0069】
さらに、コマンドステータスと転送ステータスの2つのステータス記憶手段を持つことで、不揮発性メモリチップの表現力を増大させることが可能となる。コマンドステータスレジスタモードと転送ステータスレジスタモードをコマンドによって切り換え、ステータス記憶手段のビットによりどのモードであるかが判別可能である。これは、コマンドによって各ステータス記憶手段が選択されるので、特別なステータスレジスタ読み出しコマンドは必要としないので、従来の半導体記憶装置のステータス読み出し方法との互換性を保つことも可能である。また、転送ステータスレジスタモードではデータ転送中のアドレスが解るため、データ転送中であってもデータ転送済みのアドレスに対して、データ転送を行うことが可能となる。
【0070】
【発明の実施の形態】
以下、本発明の実施形態1〜5を、不揮発性半導体記憶装置(フラッシュメモリ)に適用させた場合について、図面を参照しながら説明する。なお、本発明の実施形態1〜5は、フラッシュメモリ以外の、ステータスレジスタを持つ半導体記憶装置の他、本発明の半導体記憶装置を用いた情報機器にも適用され得る。
(実施形態1)
本実施形態1では、ステータスレジスタからの表現を多様化するべく、複数のステータスレジスタと、入力コマンドに応じて、複数のステータスレジスタから一つのステータスレジスタを選択するステータスレジスタ選択回路とを持つ場合である。
【0071】
図1は、本発明の実施形態1の不揮発性半導体記憶装置の要部構成を示すブロック図である。
【0072】
図1において、不揮発性半導体記憶装置20は、コマンドステートマシン(CSM)200と、ライトステートマシン201と、複数のステータス記憶手段としての第1ステータスレジスタ202および第2ステータスレジスタ203と、第1ステータス選択手段(または第2ステータス選択手段)としてのステータス切り換え回路204(第1の切替回路)と、データ切換手段としてのデータ切り換え回路205(第2の切替回路)と、差動増幅手段としてのセンスアンプ206とを備え、コマンドステートマシン200およびデータ切り換え回路205と外部との間でデータのやり取りを可能にするため、ステータスレジスタ選択回路20は、16ビットの出力データバス212を備えている。データバス212の幅は16ビット以外でもよく、例えば24ビットでも32ビットでもよい。
【0073】
ライトステートマシン201から第1ステータスレジスタ202には第1ステータス信号214用の8ビットのバスで接続されている。また、ステータス切り換え回路204からデータ切り換え回路205には選択ステータス信号215用の8ビットのバスで接続されている。また同様に、ライトステートマシン201から第2ステータスレジスタ202には第2ステータス信号217用の8ビットのバスで接続されている。さらに、センスアンプ206からデータ切り換え回路205にはセンスデータ216用の16ビットのバスで接続されている。なお、これらのステータス信号214,215,217用のバス幅は8ビット以外でもよく、データ切り換え回路205の出力側のデータバス212と同じバス幅かまたは、それより小さければよい。データバス幅より小さい場合には、例えばデータバスの下位ビットに出力するようにすればよい。
【0074】
コマンドステートマシン200(以下CSM200という)は、入力されたコマンド211を解読し、その解読結果をライトステートマシン201に転送するコマンド認識手段と、ステータス切り換え回路204にコマンドの解読結果に基づく選択制御信号としてのステータス選択信号213を出力する選択制御信号発生手段とを有する。この場合にも、従来と同様、コマンド211の入力と同期してチップイネーブル信号/CE、ライトイネーブル信号/WE、出力イネーブル信号/OEの制御信号のCSM200への入力レベルが変化する。
【0075】
ライトステートマシン201(以下WSM201という)は、コマンド211に対応した各種動作(消去/書き込み等)を実行するコマンド動作実行手段と、そのコマンド動作によるメモリアレイなどの各種動作状態を第1ステータスレジスタ202(SR0)および第2ステータスレジスタ203(SR1)に格納する動作状態格納手段とを有する。
【0076】
第1ステータスレジスタ202(以下SR0という)には、メモリアレイなどの各種動作状態に関するデータが格納されている。
【0077】
第2ステータスレジスタ203(以下SR1という)は、SR0に格納した以外のメモリアレイなどの各種動作状態に関するデータが格納されている。
【0078】
ステータス切り換え回路204は、コマンドステートマシン200からのステータス選択信号213に基づいて、SR0とSR1のうち、入力コマンドで指定された動作に直接関係する何れか一つを選択し、選択ステータス信号215としてデータ切り換え回路205に出力する。例えば、ステータス選択信号213が「0」のときはSR0を選択し、ステータス選択信号213が「1」のときはSR1を選択して出力する。なお、本実施形態1ではステータスレジスタを2個設けたが、3個以上でもよく、その場合にも入力コマンド211に基づいて作られるステータス選択信号213により選ばれたステータスレジスタの格納データを出力するようにすればよい。ステータス選択信号213は、1ビットでは2つ、2ビットでは4つ、3ビットでは8つのステータスレジスタが選択可能であり、そのビット数は、その格納データによる表現を多様化するためのステータスレジスタの数で決まる。
【0079】
データ切り換え回路205は、メモリアレイ(図示せす)の選択メモリセルからの読出情報をセンスアンプ206でセンスしたセンスデータ216と、選択ステータス信号215との何れかをデータバス212に選択出力するものである。
【0080】
センスアンプ206は、入力アドレスに基づいて、ロウ(行)デコーダ(図示せず)によりメモリアレイ(図示せず)のワード線(図示せず)を選択し、コラム(列)デコーダ(図示せず)によりメモリアレイの複数のビット線(図示せず)から一つのビット線を選択して所定のメモリセルと選択ビット線を電気的に接続し、その選択ビット線を通して選択メモリセルの記憶情報をセンスするものである。
【0081】
上記構成により、以下、その動作を説明する。まず、CSM200にコマンド211が入力されると、入力コマンド211の解読結果がWSM201に転送される。
【0082】
WSM201は、コマンド211の解読結果に応じた動作(例えばブロック消去/書き込み等)を実行し、その動作によるメモリアレイの各種動作状態に関するデータが第1ステータス信号214(または第2ステータス信号217)としてSR0(またはSR1)に出力される。SR0には第1ステータス信号214が格納される(またはSR1には第2ステータス信号217が格納される)。
【0083】
このとき、ステータス切り換え回路204には、入力コマンド211の解読結果に基づくステータス選択信号213がCSM200から入力されており、SR0とSR1のうち、入力コマンドで指定された動作に直接関係する何れか一つの格納内容が選択されてデータ切り換え回路205に出力されている。
【0084】
次に、SR0,SR1に格納された動作状態に関するデータの何れかを読み出すには、WSM201がコマンドを実行している間は、チップイネーブル信号/CE、出力イネーブル信号/OEの制御信号レベルをロウレベル(活性レベル)にして読み出し動作にすると、データ切り換え回路205により、メモリアレイに格納されたデータではなく、選択ステータス信号215が選択的にデータバス212に読み出される。
【0085】
以上のように、本実施形態1によれば、複数のステータスレジスタを持つことでメモリチップのいろいろな状態を、より多く表すことができる。また、複数のステータスレジスタ202,203の何れかは、CSM201が入力コマンドを解読した結果によって選択されるので、各ステータス専用の読み出しコマンドを必要とせず、従来の半導体記憶装置のステータス読み出し方法との互換性を保つこともできる。
(実施形態2)
本実施形態2では、ステータスレジスタの表現性の多様化を実現するべく、複数のステータスレジスタと、入力コマンドに応じて、複数のステータスレジスタのうち二つ以上のステータスレジスタを選択可能とするステータスレジスタ選択回路とを持つ場合である。
【0086】
図2は、本発明の実施形態2のステータスレジスタ選択回路を持つ不揮発性半導体記憶装置の要部構成を示すブロック図である。
【0087】
図2のステータスレジスタ選択回路20Aにおいて、図1のステータスレジスタ選択回路20と異なる点は、ステータ記憶手段としてのステータスレジスタ207(以下SR2という)を他のSR0,SR1と並列に新たに設け、図1のステータス切り換え回路204を、第3ステータス選択手段としての複数選択用のステータス切り換え回路204Aに置き換えると共に、図1の8ビットの選択ステータス信号215用のバスを、16ビットの選択ステータス信号219用のバスに置き換えている点である。それ以外の点は全て図1と同じ構成である。以下、上記実施形態1との相違点を重点的に説明する。
【0088】
ステータス切り換え回路204Aは、入力されたコマンド211を解読するCSM200からのステータス選択信号213により、SR0,SR1,SR2のうちから、入力されたコマンドで指定された動作に関係する何れか二つを選択して、選択ステータス信号219を同時に16ビットのバスに出力する。
【0089】
なお、本実施形態2では、3個のSR0,SR1,SR2を設けたが、ステータスレジスタは4個以上あってもよく、この場合にも、入力されたコマンド211から作られるステータス選択信号213により選ばれたステータスレジスタ(3個以上選択してもよい)を自由な組み合わせで選択ステータス信号219用のバスに同時(または順次)出力する。
【0090】
即ち、ステータス信号219のバス幅は、データバス212のバス幅以内と制限されているが、第1〜第3ステータス信号214,217,218用の各バス幅が5ビット以下ならば、ステータス選択信号213によっては、SR0,SR1,SR2を同時に選択ステータス信号219用のバス(16ビット)に同時に出力することも可能である。例えば5ビットの場合、選択ステータス信号219用のバスへの出力は、SR0,SR1,SR2の順に下位ビットから15ビットまで同時に出力するようにすればよい。
【0091】
以上のより、本実施形態2によれば、複数のステータスレジスタ202,203,207を組み合わせて出力することで、上記実施形態1よりも、さらに多くのメモリチップの各種状態を表すことができる。また、複数のステータスレジスタは、入力コマンドによって選択されるので、各ステータス専用の読み出しコマンドを別途必要とせず、従来の半導体記憶装置のステータス読み出し方法との互換性を保つこともできる。
(実施形態3)
コマンドによるメモリ動作(例えば、ブロック消去や書込みなど)中に、その動作を行っていない任意のアドレスに対してメモリアレイの読出しが行える半導体記憶装置について、一つのコマンドで複数のアドレスに対して書き込みをするときに、既に書き込みが終わったアドレスを判別することで、そのメモリアレイデータの読み出しが可能である。そのためには、実行中のアドレスが判別できる必要がある。よって、本実施形態3では、メモリアレイからのデータの読み出しが可能かどうかを判別するために、コマンドによるメモリ動作(例えばブロック消去/書き込み等)処理中の消去/書き込みアドレス(メモリアレイの動作状態に関するデータに含む)をステータスレジスタのビット構成の一部に格納する場合である。
【0092】
図3は、本発明の実施形態3の半導体記憶装置におけるステータスレジスタのビット構成図である。なお、このビット構成は、上記実施形態1,2で使用される8ビットのステータスレジスタのビット構成例であり、かつ、前述したように第7ビット目〜第3ビット目、第0ビットまでは従来のビット構成と同じである。
【0093】
図3に示すように、従来のビット構成と異なる本実施形態3の第2ビット目および第1ビット目のADD0,ADD1は、下記に示すデータが格納されている。即ち、入力されたコマンド211をCSM200で解読し、WSM201に解読した結果を転送する。WSM201はコマンド211に対応した動作(例えばブロック消去/書き込み等)を実行し、その動作により処理中の消去/書き込みアドレスを2ビット(複数ビット)のADD0およびADD1に格納する。
【0094】
例えば、メモリチップを2つのアドレスで示すことができる4つのエリア(ここでは0,1,2,3プレーンと呼ぶ)に分割した場合、(ADD0,ADD1)=(0,0)を「0プレーン」、(0,1)を「1プレーン」、(1,0)を「2プレーン」、(1,1)を「3プレーン」とする。これにより、コマンドにより実行された、処理中のプレーンをステータスレジスタで示すことで、消去/書き込みの終了したプレーンに対してデータの読み出しが可能となる。
【0095】
また、ステータスレジスタのビット数は、8ビットである必要はなく、データバス212以下のバス幅である。また、この例では、4つのエリアに分割しているが、それ以上に分割する場合には、3ビット以上が必要となる。また、ステータスレジスタ内のそれぞれのビット位置はこれに限定されない。
【0096】
以上のように、従来のステータスレジスタの7ビット目のようにWSM201のビジー状態を確認するのと同様に、本実施形態3ではステータスレジスタの2ビット目および1ビット目によって実行中のアドレスを判別できるため、コマンドによる実行が完了する前に実行済みのアドレスに対してメモリアレイからのデータ読み出しが可能かどうかが判別できる。アドレスを判別するには、特別なコマンドや入出力バスを必要とせず、従来通り、ステータスレジスタの読み出しのみで可能であるため、従来の半導体記憶装置のステータス読み出し方法との互換性を保つこともできる。
(実施形態4)
本実施形態4では、複数のステータスレジスタの識別情報(メモリアレイの各種動作状態に関するデータに含む)をそのビット構成の一部に格納する場合である。
【0097】
図4は、本発明の実施形態4の半導体記憶装置におけるステータスレジスタのビット構成図である。このビット構成は、上記実施形態1,2で使用可能な8ビットのステータスレジスタのビット構成例であり、図3のビット構成例とは別のビット構成例である。ここでは、第2ビット目と第1ビット目以外の第7ビット目〜第3ビット目と第0ビット目のビット構成は図3および従来のビット構成と同じである。
【0098】
図4に示す第2および第1ビット目の「SRB」,「SRA」とは、次に示すようなデータが格納されている。「SRA」と「SRB」は、そのステータスレジスタがSR0,SR1,SR2のうち何れのステータスレジスタであるのかを判別する識別情報(判別情報)であり、「SRA」と「SRB」の2ビットを用いると、ステータスレジスタは、SR0,SR1,SR2,SR3の4つのステータスレジスタを判別可能となる。
【0099】
ステータスレジスタのビット数は、8ビットである必要はなく、データバス212以下のバス幅であればよい。「SRA」や「SRB」は、判別するステータスレジスタの数によってビット数が決まる。例えば、ステータスレジスタの数が5個以上8個以下の場合には、レジスタ判別に要するビット数は3ビットである。
【0100】
以上のように、本実施形態4によれば、ステータスレジスタを読み出すための特別なコマンドを用いることなしに、複数のステータスからその一つ(または複数)を読み出す場合、どのステータスレジスタのステータス情報が読み出されているのかがステータスレジスタのビット情報(第2および第1ビット目の各情報)によって判別できるため、従来の半導体記憶装置のステータス読み出し方法との互換性を保つこともできる。
(実施形態5)
本実施形態5では、データ転送に関する動作状態を格納可能とするステータスレジスタを有する場合である。
【0101】
同一半導体チップ上に、半導体記憶装置として、フラッシュメモリアレイと2つのSRAMアレイとが集積されている場合の各SRAMアレイとフラッシュメモリアレイとの間のデータ転送に関するステータス記憶手段としての転送ステータスレジスタについて説明する。
【0102】
このようなデータ転送に関する半導体記憶装置としては、本出願者が特願2000−176182号において詳細に開示している。即ち、図5に示すように、一対のSRAMアレイであるSRAM0,SRAM1が設けられており、例えばSRAM1が外部のCPU(中央演算処理装置;図示せず)に対して、I/O端子(ピン)によって、データの読み出しおよび書き込みが可能になっている。各SRAM0およびSRAM1と同一チップ上に、フラッシュメモリアレイ11が、各SRAM0およびSRAM1とは独立して動作可能に配設されている。各SRAM0およびSRAM1とフラッシュメモリアレイ11とは、WSMによって相互にデータ転送動作が可能になっている。
【0103】
図6および図7はそれぞれ、本発明の実施形態5の半導体記憶装置におけるステータスレジスタのビット構成図であって、図6は転送ステータスレジスタ(TSR)のビット構成図、図7はコマンドステータスレジスタ(CSR)のビット構成図である。なお、以下の説明では、例えばステータスレジスタTSRのi(iは自然数)番目のビットを示すために、TSRiの表記を用いる。
【0104】
まず、図6の転送ステータスレジスタモードのビット構成例について説明する。
【0105】
TSR7(WSMS)は、ライトステートマシンの動作状態を表しており、TSR7=「1」の時は、後述するHSP(High Speed Plane)からフラッシュメモリへのデータ転送動作または、フラッシュメモリからHSPへのデータ転送動作が完了している「待機中」を示している。また、SR7=「0」の時は、HSPからフラッシュメモリへのデータ転送動作中または、フラッシュメモリからHSPへのデータ転送動作中である「動作中」を示している。なお、上記HSPとは、各SRAMとフラッシュメモリ間でデータ転送するときに用いる当該SRAMのことである。上記HSPを4分割したものをHSPページと称し、それぞれHSPページ0〜HSPページ3と表し、図5ではSRAM0,SRAM1がそれぞれHSPページに相当する。
【0106】
TSR6(HPS1:High Speed Plane Status)、TSR5(HPS0)は、HSPからフラッシュメモリへのデータ転送時に、TSR7〜TSR5の組合せ(複数ビット)により、現在データ転送に使用しているHSPページ(ページ状態)を確認(半導体メモリアレイを判別)することが可能となる。なお、上記HPS1とは、HSPページ1のステータスビットであり、これはHSPページ1の状態を示し、上記HPS0とは、HSPページ0のステータスビットであり、これはHSPページ0の状態を示している。
【0107】
TSR4(TS)は、転送ステータスを表しており、TSR4=「1」の時は「転送失敗」であり、TSR4=「0」の時は「転送成功」である。
【0108】
TSR3(Vccw)は、Vccw(転送時のVccwは電源電圧のレベルをモニタする端子を示している)の状態を表しており、TSR3=「1」の時は「Vccwのロウレベルを検出、転送動作中止」の状態であり、TSR3=「0」の時は電源電圧が「Vccwは問題なし」の正常レベル状態である。
【0109】
TSR2(TSS)は、転送中断ステータスを表しており、TSR2=「1」の時は「転送中断中」であり、TSR2=「0」の時は「転送実行中または転送完了」である。
【0110】
TSR1(DPS)は、デバイスプロテクトの状態を表しており、TSR=「1」の時は「ブロックロックビットによるロックを検出したため、転送動作中止」の状態であり、TSR1=0の時は「アンロック」の状態である。
【0111】
TSR0は、転送ステータスレジスタモード(転送ステータスレジスタに格納されるステータス情報を出力する動作モード)を示しており、常に「1」が読み出される。仮に、TSR0=「0」が読み出された場合、ステータスレジスタは、後述の例えばコマンドステータスレジスタモードを示していてもよい(図7のCSR0を参照)。
【0112】
以上のようなステータスビットを設け、これらを組み合わせることにより、以下のように、各SRAMとフラッシュメモリ間のデータ転送に係る多様な動作状態を表現することができる。
【0113】
即ち、
TSR7=1、TSR2=0 =転送終了
TSR7=0、TSR6=1、TSR5=1 =HSPページ3転送中
TSR7=0、TSR6=1、TSR5=0 =HSPページ2転送中
TSR7=0、TSR6=0、TSR5=1 =HSPページ1転送中
TSR7=0、TSR6=0、TSR5=0 =HSPページ0転送中
上記の通り、TSR7、TSR6およびTSR5の組み合わせにより、現在転送に使用しているHSPページの確認が可能である。
【0114】
さらに、
TSR6=1、TSR5=1、TSR2=1 =HSPページ3転送中断中
TSR6=1、TSR5=0、TSR2=1 =HSPページ2転送中断中
TSR6=0、TSR5=1、TSR2=1 =HSPページ1転送中断中
TSR6=0、TSR5=0、TSR2=1 =HSPページ0転送中断中
なお、転送ステータスレジスタモードは、転送コマンドが、入力されたときにのみ移行する。即ち、転送コマンドを入力した後、ステータスレジスタを読み出すと、そのTSR0は「1」を示す。
【0115】
次に、図7のコマンドステータスレジスタ(CSR)のビット構成例について説明する。
【0116】
コマンドステータスレジスタ(CSR)に格納されたステータス情報を出力する動作モードであるコマンドステータスレジスタモードのCSR7〜CSR1は、従来のステータスレジスタのビット構成と同じである。
【0117】
CSR0は、このモードにおいて常に「0」が読み出されるが、従来のコマンドステータスレジスタとは異なり、将来の機能拡張のために予約されているビットではなく、CSR0の値で転送ステータスレジスタモードとコマンドステータスレジスタモードを判別するために設けられている。仮に、CSR0=「1」が読み出された場合、ステータスレジスタは転送ステータスレジスタモードを示している(図6のTSR0を参照)。
【0118】
以上のように、本実施形態5によれば、コマンドステータスレジスタと転送時ステータスレジスタの2つのステータスレジスタを持つことで、半導体記憶装置の表現力を増大させることができる。コマンドステータスレジスタモードと転送ステータスレジスタモードを、入力されたコマンドをCSMが解釈し、その解釈結果によって切り換え、ステータスレジスタのビットによりどのモードであるかの判別が可能である。これは、コマンドによって各ステータスレジスタが選択されるので、特別なステータスレジスタ読み出し用コマンドは必要としないので、従来の半導体記憶装置のステータス読み出し方法との互換性を保つことも可能である。また、転送ステータスレジスタモードでは、データ転送中のアドレスが解るため、データ転送中であってもデータ転送済みのアドレスに対して、データ転送が可能となる。
【0119】
なお、上記実施形態1〜5では、半導体記憶装置について説明したが、本発明の半導体記憶装置を携帯電話装置やコンピュータなどのような情報機器に容易に組み込むことができて、本発明の効果を奏することができる。例えば、図8に示すように、情報機器300が、RAM(SRAMやDRAMなど)やROMまたはフラッシュメモリなどの情報記憶手段と、制御入力手段と、初期画面や情報処理結果などを表示する液晶表示装置などの表示手段と、制御入力手段からの制御指令を受けて、所定の情報処理プログラムやそのデータに基づいて、情報記憶手段に対して情報の読出/書込処理(メモリ動作)やデータ転送動作などを行いつつ各種情報処理するCPU(中央処理演算装置)とを有する場合に、本発明の半導体記憶装置を情報記憶手段に容易に用いることができる。
【0120】
なお、上記実施形態1〜5を、更に体系化して整理すると、以下の(1)〜(27)のように整理することができる。これによって、本発明の目的が達成される。
(1)制御指令に基づくメモリアレイの動作状態に関するデータを格納可能とするステータス記憶手段が配設された半導体記憶装置において、該ステータス記憶手段は、その格納内容を多様化するべく複数配設され、選択制御信号に応じた所定のステータス記憶手段の出力データを該複数のステータ記憶手段の各出力データから選択出力可能とする第1ステータス選択手段が配設された半導体記憶装置。
(2)複数のブロックを有するメモリアレイと、該メモリアレイの動作状態に関するデータを格納可能とする複数のステータス記憶手段と、該複数のステータス記憶手段の各出力データから選択制御信号に基づいて選択的に出力する第2ステータス選択手段とを備えた半導体記憶装置。
(3)複数のブロックを有するメモリアレイと、該メモリアレイの動作状態に関するデータを格納可能とする複数のステータス記憶手段と、該複数のステータス記憶手段の各出力データのうち2つ以上の該出力データを選択制御信号に基づいて選択的に出力する第3ステータス選択手段とを備えた半導体記憶装置。
(4)前記第1〜第3ステータス選択手段の何れかで選択した選択データと前記メモリアレイからの読出情報との何れかを選択的に出力するデータ切換手段を有する上記(1)〜(3)の何れかに記載の半導体記憶装置。
(5)前記出力データが第1データバスに出力され、該第1データバス上のデータと前記読出情報との何れかが第2データバスに出力される上記(1)〜(4)の何れかに記載の半導体記憶装置。
(6)入力制御指令に基づく選択制御信号により前記第1〜第3ステータス選択手段の少なくとも何れかを制御する上記(1)〜(5)の何れかに記載の半導体記憶装置。
(7)前記入力制御指令の入力コマンドが解読され、その解読結果に基づいて選択制御信号を発生する選択制御信号発生手段を有し、該選択制御信号によって前記第1〜第3ステータス選択手段の少なくとも何れかを制御する上記(6)に記載の半導体記憶装置。
(8)前記第1データバスのバス幅は、前記第2データバスのバス幅以下である上記(5)に記載の半導体記憶装置。
(9)前記ステータス記憶手段はステータスレジスタで構成され、前記第1データバスのバス幅は、前記ステータスレジスタのビット幅以上である上記(5)または(8)に記載の半導体記憶装置。
(10)前記出力データを同時に出力する第1データバスのバス幅は、前記選択的に出力されたデータのビット幅の合計以上である上記(3)に記載の半導体記憶装置。
(11)前記ステータス記憶手段は消去/書き込み処理中のアドレスを格納可能とする上記(1)〜(10)の何れかに記載の半導体記憶装置。
(12)前記ステータス記憶手段は、該ステータス記憶手段の判別情報を格納可能とする上記(1)〜(11)の何れかに記載の半導体記憶装置。
(13)複数の半導体メモリアレイが一つのチップに集積され、相互にデータ転送を可能とする半導体記憶装置において、データ転送に係る動作状態に関するデータを格納可能とするステータス記憶手段を有する半導体記憶装置。
(14)前記ステータス記憶手段は、ライトステートマシンの動作状態を表わす第1ビットを含む上記(13)に記載の半導体記憶装置。
(15)前記第1ビットが「1」の時は待機中を示し、「0」の時は動作中を示す上記(14)に記載の半導体記憶装置。
(16)前記ステータス記憶手段は、前記複数の半導体メモリアレイのページ状態を表わす第2の複数ビットを含む上記(13)〜(15)の何れかに記載の半導体記憶装置。
(17)前記第2の複数ビットによって、前記複数の半導体メモリアレイを判別可能とした上記(16)に記載の半導体記憶装置。
(18)前記ステータス記憶手段は、転送ステータスを表わす第3ビットを含む上記(13)〜(17)の何れかに記載の半導体記憶装置。
(19)前記第3ビットが「1」の時は転送失敗状態を示し、「0」の時は転送成功状態を示す上記(18)に記載の半導体記憶装置。
(20)前記ステータス記憶手段は、電源電圧レベル検出状態を表わす第4ビットを含む上記(13)〜(19)の何れかに記載の半導体記憶装置。
(21)前記第4ビットが「1」の時はロウレベル検出状態を示し、「0」の時は正常レベル検出状態を示す上記(20)に記載の半導体記憶装置。
(22)前記ステータス記憶手段は、転送中断ステータスを表わす第5ビットを含む上記(13)〜(21)の何れかに記載の半導体記憶装置。
(23)前記第5ビットが「1」の時は転送中断中を示し、「0」の時は転送実行中または転送完了を示す上記(22)に記載の半導体記憶装置。
(24)前記ステータス記憶手段は、デバイスプロテクトの状態を表わす第6ビットを含む上記(13)〜(23)の何れかに記載の半導体記憶装置。
(25)前記第6ビットが「1」の時はブロックロックビットによるロックを検出し動作中止中を示し、「0」の時はアンロック状態を示す上記(24)に記載の半導体記憶装置。
(26)前記ステータス記憶手段は、ステータスレジスタモードを判別する第7ビットを含む上記(13)〜(25)の何れかに記載の半導体記憶装置。
(27)前記第7ビットが「1」の時は転送ステータスレジスタモードを示し、「0」の時はコマンドステータスレジスタモード示す上記(26)に記載の半導体記憶装置。
【0121】
【発明の効果】
以上のように、本発明によれば、複数のステータ記憶手段を持つことで、半導体記憶装置の色々な動作状態を表すことができる。また、複数のステータス記憶手段は、入力されたコマンドの解釈結果によって選択されるため、各ステータス専用の読み出し制御指令(コマンド)を必要とせず、従来の半導体記憶装置のステータス読み出し方法との互換性を保つこともできる。
【0122】
また、複数のステータス記憶手段の格納内容を組み合わせて出力することで、さらに多くのメモリチップ(メモリアレイ)の各種動作状態を表すことができる。また、この場合にも、複数のステータス記憶手段は、入力された制御指令(コマンド)の解釈結果によって選択されるため、各ステータス専用の読み出しコマンドを必要とせず、従来の半導体記憶装置のステータス読み出し方法との互換性を保つこともできる。
【0123】
さらに、従来のステータス記憶手段の7ビット目のようにライトステータスマシンのビジー状態を確認するのと同様に、例えば2ビット目および1ビット目の複数ビットによって実行中のアドレスを判別できるため、コマンドが完了する前に実行済みのアドレスに対してアレイ読み出しが可能かどうかの判別ができる。この場合、アドレスを判別するのに、特別なコマンドや入出力バスを必要とせず、従来通り、ステータス記憶手段の格納データの読み出しのみで可能であるため、従来の半導体記憶装置のステータス読み出し方法との互換性を保つこともできる。
【0124】
さらに、ステータス記憶手段の格納データを読み出すための特別なコマンドを用いることなしに複数のステータスからその一つを読み出す場合、どのステータスデータが読み出されているかがステータス記憶手段のビット部によって判別できるため、従来の半導体記憶装置のステータス読み出し方法との互換性を保つこともできる。
【0125】
さらに、コマンドステータスと転送ステータスの2つのステータス記憶手段を持つことで、不揮発性メモリチップの表現力を増大させることができる。コマンドステータスレジスタモードと転送ステータスレジスタモードをコマンドによって切り換え、ステータス記憶手段のビットによりどのモードであるかが判別可能である。これは、コマンドによって各ステータス記憶手段が選択されるので、特別なステータスレジスタ読み出しコマンドは必要としないので、従来の半導体記憶装置のステータス読み出し方法との互換性を保つことも可能である。また、転送ステータスレジスタモードではデータ転送中のアドレスが解るため、データ転送中であってもデータ転送済みのアドレスに対して、データ転送を行うことができる。
【図面の簡単な説明】
【図1】本発明の実施形態1のステータスレジスタ選択回路を持つ不揮発性半導体記憶装置の要部構成を示すブロック図である。
【図2】本発明の実施形態2のステータスレジスタ選択回路を持つ不揮発性半導体記憶装置の要部構成を示すブロック図である。
【図3】本発明の実施形態3の半導体記憶装置におけるステータスレジスタのビット構成図である。
【図4】本発明の実施形態4の半導体記憶装置におけるステータスレジスタのビット構成図である。
【図5】データ転送機能を持つ1チップ構成の半導体記憶装置の要部構成を示すブロック図である。
【図6】本発明の実施形態5の半導体記憶装置における転送ステータスレジスタモードのビット構成図である。
【図7】本発明の実施形態5の半導体記憶装置におけるコマンドステータスレジスタモードのビット構成図である。
【図8】本発明の半導体記憶装置を情報機器に適用させた場合の情報機器の基本構成を示すブロック図である。
【図9】従来の不揮発性半導体記憶装置の要部構成を示すブロック図である。
【符号の説明】
20,20A 不揮発性半導体記憶装置
200,12 CSM(コマンドステートマシン)
201 WSM(ライトステートマシン)
202 SR0(第1ステータスレジスタ)
203 SR1(第2ステータスレジスタ)
204,204A ステータス切り換え回路
205 データ切り換え回路
206 センスアンプ
207 SR2(第3ステータスレジスタ)
11 フラッシュメモリ
Claims (19)
- 入力されるコマンドによってその動作が制御される半導体記憶装置において、
該入力されたコマンドを解析してその結果を出力するコマンドステートマシンと、
該半導体記憶装置の状態情報を保持する複数のステータスレジスタと、
該複数のステータスレジスタからの出力を入力し、そのうちの一つまたは二つ以上を第1のデータバスへ選択的に出力する第1の切替回路と、
該第1のデータバス上のデータと、センスアンプからの出力データとを入力し、そのどちらかを第2のデータバスへ選択的に出力する第2の切替回路とを備え、
該第1および第2の切替回路のうち、少なくとも第1の切替回路は、該コマンドステートマシンが出力するコマンドの解釈結果によって制御され、
該複数のステータスレジスタには、その各々を一意に識別するための識別情報を含む半導体記憶装置。 - 前記複数のステータスレジスタには、前記コマンドで指定された動作を実行中のアドレス情報を含む請求項1に記載の半導体記憶装置。
- 前記複数のステータスレジスタに格納された状態情報は、前記コマンドが入力された後に、外部制御端子に入力された読出し制御信号に従って外部に出力するよう制御する手段を有する請求項1または2に記載の半導体記憶装置。
- 複数のメモリアレイを有し、その各々は互いに独立して動作可能で、該複数のメモリアレイ間でデータ転送を行う機能を有する半導体記憶装置において、
該複数のメモリアレイの状態情報を保持する複数のステータスレジスタと、
該複数のステータスレジスタからの出力データを入力し、そのうちの一つまたは二つ以上を第1のデータバスへ選択的に出力する第1の切替回路と、
該第1のデータバス上のデータと、センスアンプからの出力データとを入力し、そのどちらかを第2のデータバスへ選択的に出力する第2の切替回路とを備え、
該複数のステータスレジスタは、少なくとも前記半導体記憶装置に共通の動作に係る状態情報を保持する一つ以上の第1のステータスレジスタ群と、前記メモリアレイ間のデータ転送動作に係る状態情報を保持する一つ以上の第2のステータスレジスタ群からなり、
該第1および第2のステータスレジスタ群には、その各々が第1および第2のステータスレジスタ群の何れに属するかを識別する情報を含む半導体記憶装置。 - 外部から入力されるコマンドによってその動作が制御される半導体記憶装置において、前記入力されたコマンドを解析してその結果を出力するコマンドステートマシンをさらに有し、前記第1および第2の切替回路は該コマンドステートマシンが出力するコマンドの解釈結果によって制御される請求項4に記載の半導体記憶装置。
- 前記第1および第2のステータスレジスタ群には、その各々を一意に識別するための識別情報を含む請求項4に記載の半導体記憶装置。
- 前記第2のステータスレジスタ群には、前記コマンドで指定された動作を実行中のアドレス情報を含む請求項4または6に記載の半導体記憶装置。
- 前記第1および第2のステータスレジスタに格納された状態情報は、前記コマンドが入力された後に、外部制御端子に入力された読出し制御信号に従って外部に出力するよう制御する手段を有する請求項4、6および7の何れかに記載の半導体記憶装置。
- 前記コマンドステートマシンが出力するコマンドの解析結果を入力し、該解析結果に従ってコマンドで指定された動作の実行を制御するライトステートマシンをさらに有し、前記第2のステータスレジスタ群には、前記ライトステートマシンが前記複数のメモリアレイ間のデータ転送動作を実行中か否かを示す情報を含む請求項4および6〜8の何れかに記載の半導体記憶装置。
- 前記複数のメモリアレイのうち、少なくとも一つは他のメモリアレイより高速にアクセスが可能なメモリアレイを含み、該高速アクセス可能なメモリアレイはさらに複数のメモリ領域であるページに分割され、該高速アクセス可能なメモリアレイと他のメモリアレイ間のデータ転送動作において、前記第2のステータスレジスタ群には、該データ転送動作中のページを示す情報を含む請求項4および6〜9の何れかに記載の半導体記憶装置。
- 前記第2のステータスレジスタ群には、前記メモリアレイ間のデータ転送が正常に終了したか否かを示すデータ転送結果情報を含む請求項4および6〜10の何れかに記載の半導体記憶装置。
- 供給される電源電圧を検出する手段を有し、前記第2のステータスレジスタ群には、前記メモリアレイ間のデータ転送動作中に電源電圧が異常か否かを示す情報を含む請求項4および6〜11の何れかに記載の半導体記憶装置。
- 前記第2のステータスレジスタ群には、前記メモリアレイ間のデータ転送動作を現在実行中か中断中かを示す情報を含む請求項4および6〜12の何れかに記載の半導体記憶装置。
- 前記複数のメモリアレイに対する書換え動作から記憶情報を保護する機能を有し、前記第2のステータスレジスタ群には、前記書換え動作の保護状態を示す情報であり、書換え動作が保護されたメモリアレイに対して、前記コマンドにより前記データ転送動作を指示されたとき、保護状態を検出したことによりデータ転送動作を中止したことを示す情報を含む請求項4および6〜13の何れかに記載の半導体記憶装置。
- 前記複数のメモリアレイのうち、前記高速アクセス可能なメモリアレイはSRAM(Static Random Access Memory)素子からなり、その他のメモリアレイは電気的に書込みおよび消去動作が可能な不揮発性半導体記憶素子からなる請求項4〜14の何れかに記載の半導体記憶装置。
- 前記第1のデータバスのバス幅は、前記第2のデータバスのバス幅以下である請求項1〜15の何れかに記載の半導体記憶装置。
- 前記第1のデータバスのバス幅は、第1または第2のステータスレジスタ群のビット幅以上である請求項4および6〜15何れかに記載の半導体記憶装置。
- 前記第1のデータバスのバス幅は、第1および第2のステータスレジスタ群のビット幅の合計以上である請求項4および6〜15の何れかに記載の半導体記憶装置。
- 請求項1〜18の何れかに記載の半導体記憶装置を用いてデータ転送動作およびメモリ動作の少なくとも何れかを行う情報機器。
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