JP3869672B2

JP3869672B2 - 一体型ｌｃ素子部品

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Publication number: JP3869672B2
Application number: JP2001084631A
Authority: JP
Inventors: 英州菅原; 伸一岩田; 達郎酒井; 正人三野
Original assignee: Nippon Telegraph and Telephone Corp; NEC Tokin Corp
Current assignee: Nippon Telegraph and Telephone Corp; Tokin Corp
Priority date: 2001-03-23
Filing date: 2001-03-23
Publication date: 2007-01-17
Anticipated expiration: 2021-03-23
Also published as: JP2002289437A

Description

【０００１】
【発明の属する技術分野】
本発明は、主としてＤＣ／ＤＣコンバータ，ＡＣ／ＤＣコンバータ等に適用されるインダクタ及びキャパシタを用いたマイクロ電源，マイクロＬＣデバイス等に好適な一体型ＬＣ素子部品であって、詳しくは表面に複数の薄膜磁性体が配設された中空な箱状体によるコイル巻回部材を板状の積層セラミックキャパシタ部に装着固定して成るインダクタの磁芯基板を空芯コイルに挿入装着可能な構造とした一体型ＬＣ素子部品に関する。
【０００２】
【従来の技術】
近年、電源回路を含んだデバイスは、小型化，多機能化，高集積化，省エネルギー化が図られ、その結果として駆動周波数の高周波化、素子の低損失化（即ち、高効率化）、更には素子間の複合化が検討されている。
【０００３】
一般に、電源回路を駆動する周波数の高周波数化は、インダクタンスＬ値，キャパシタンスＣ値の低下に効果的であり、この効果はインダクタ及びキャパシタを小型化できることを意味する。そこで、駆動周波数をｆｄ、インダクタンスをＬ、入力電圧をＶ_ｉ、出力電圧をＶ_ｏ、出力電流をＩ_ｏとすると、例えば降圧形の電流断続モードと連続モードとの境界条件は、ｆｄ＝（Ｖ_ｏ／２Ｉ_ｏ）×［（１−Ｖ_ｏ／Ｖ_ｉ）／Ｌ］なる関係式で表わすことができる。ここでは、駆動周波数ｆｄが１桁上昇すると、インダクタンスＬ値は一桁低下し、この結果としてインダクタの磁性体体積が一桁小さくなり、小型化が図れることを示している。又、この反面、駆動周波数ｆｄの上昇により、主にインダクタ及びパワーＩＣの損失が増加するので、これらの低損失化を図るため素子の高効率化が検討されている。
【０００４】
こうした電源回路には、各種の値を有するキャパシタ及ぴインダクタがチップ素子として使用されており、その形状は０６０３系のように１ｍｍ以下の小さい寸法のものから４ｍｍ角のような大きな寸法のものまで様々なタイプのものが使用されている。例えば数μＦの大きなキャパシタンスＣ値及ぴ数μＨの大きなインダクタンスＬ値を示すチップ素子は、一般に大きな形状を有しており、それらを基板上に配列すると大面積でチップ素子が占める体積も大きくなることが多く、機器の小型化を妨げている。
【０００５】
又、チップ素子には低価格化，高効率化，高機能化，素子間の複合化が求められており、寸法の制約条件も多くなっている。例えばパワー用電源コイルの場合、寸法数ｍｍのフェライト巻線コイル及びフェライトチップが使われており、１〜５ＭＨｚの高周波帯域では損失が増加することによる発熱、及び高Ｑ値（クオリティ・ファクタ／回路選択度で示される性能指数であり、系に蓄えられるエネルギー／熱消費されるエネルギーで定められる）を得るためには形状が小さくならないという問題がある。更に、パワー用薄膜インダクタの場合、プレーナ構造に起因して、素子面積を広くしても十分大きなインダクタンスＬ値及び効率が得られず、発熱も大きく、面積が広いことに起因してコスト高となっているため、将来的に応用が予想される電源の分散化に伴う超小型電源の分散配置に際しては、素子面積の縮小と効率改善とが必要となる。そこで、素子面積の縮小と機能集積化とを目的として複合化が提案されている。素子間の複合化にはチップキャパシタとチップインダクタとを合体した焼結法により作製される一体型ＬＣ素子部品が提案されている。
【０００６】
ところが、この焼結法により作製される一体型ＬＣ素子部品の場合、作製工程が長くて素子コストを低減できずに低価格化が困難であること、小型化するとインダクタが高Ｑ値にならずに高効率化が困難になること、作製方法が積層法であることにより平面的なコイルに限定されて導体抵抗が高くなることで高機能化が困難になること、焼結法で作製するために同一条件で焼結できる材料以外は高機能化できずに素子間の複合化が困難になること等の諸点で問題がある。
【０００７】
一般に、一体型ＬＣ素子部品を作製する場合、インダクタ，キャパシタの何れを形成するときにも各種粉末ペーストをパターン化して塗布してから積層した後、焼結を行っている。具体的に言えば、キャパシタの作製工程では、絶縁体粉末，誘電体粉末，及び電極粉末を用いて各粉末をパターン化して積層した後、インダクタを形成する。インダクタは、軟磁性フェライト粉末及び電極粉末を用いて形成し、その後に切断して一括焼結又は段階的焼結を経て所定の素子形状にする。このため、上述した諸点の問題があり、その解決が課題とされている。
【０００８】
このような一体型ＬＣ素子部品の作製方法においては、キャパシタ，インダクタの作製工程が長く、工程設備の準備とその償却とに多額の費用が掛かり、コスト高の問題が発生する。又、インダクタンスＬ値やキャパシタンスＣ値を多種類準備するためにそれぞれの金型が必要となるため、プレーナ型のＬＣ一体型素子の場合には小型で高Ｑ値を示すインダクタには適さない。更に、積層法で作製するため、インダクタはプレーナ型が主流であり、印刷導体の抵抗が高いためにインダクタのＱ値が１０前後と低く、大きなＱ値を必要とする用途には使えず、応用範囲が限定されている。加えて、素子間の複合化に際しては、インダクタ，キャパシタの各層をパターン印刷で形成した後、一体のままで焼結するため、インダクタとキャパシタとが占めるそれぞれの面積を素子単体の面積に集約して面積の縮少化（即ち、小型化）を図り得るが、キャパシタ上にインダクタを配置するためにインダクタ単体の体積が制約され、良好なＱ値（３０を超過する値）を得ることができず、複合化への応用が困難となる場合が多くなっている。
【０００９】
そこで、このような諸問題を解決し得る性能、即ち、マイクロ電源やＬＣデバイスに用いるインダクタとキャパシタとの効率改善（３０を超過するＱ値を持つ），小型化，低価格化，高機能化，及び実用的な素子間の複合化を実現するために、インダクタの磁芯基板となる部分を焼結法によって作製された焼結セラミックキャパシタによるベースとし、その片方の主面又は両方の主面に薄い形状に特徴がある薄膜磁性体を形成することで高効率を維持しながら省面積化，小型化を図り、更にコイル部をプレーナコイル方式から３Ｄ巻線方式による巻回で形成することによる低コスト化，実用的な素子間の複合化を図った構造の一体型ＬＣ素子部品が発案されている。
【００１０】
図１２は、このタイプの一体型ＬＣ素子部品の基本構成を示した外観斜視図であり、同図（ａ）は導体コイル２を巻回する前の中間製品に関するもの，同図（ａ）は導体コイル２を巻回した後の完成品に関するものである。
【００１１】
この一体型ＬＣ素子部品は、図１２（ａ）に示される作製時の中間製品を参照すれば、インダクタの磁芯基板となる焼結法によって作製された板状の積層セラミックキャパシタ部１の両方の主面（或いは片方の主面であっても良い）における一方向である長さ方向に沿って平行に延在するように薄膜磁性体としての帯状の複合多層膜磁性体６が形成されると共に、積層セラミックキャパシタ部１の両方の主面（或いは片方の主面であっても良い）における長さ方向の両端側であって、複合多層膜磁性体６の両側にはそれぞれコイル用電極パッド５を挟むようにキャパシタ用電極パッド４が配設され、更に、図１２（ｂ）に示される作製時の完成品を参照すれば、積層セラミックキャパシタ部１の複合多層膜磁性体６を含む周囲に導体コイル２が３Ｄ巻線方式で巻回され、導体コイル２の端部がコイル用電極パッド５に接続されて成っている。
【００１２】
この一体型ＬＣ素子部品の場合、３Ｄ巻線方式で導体コイル２を巻回しているが、この方が積層法でコイルを形成するよりもコスト，コイル品質，作製時間の何れの要素を考慮しても優れており、且つ任意の線径を選定できるため、導体抵抗の低減を容易に図り得る長所を有し、低コスト化を具現できること、基板となる積層セラミックキャパシタ部１の片方の主面又は両方の主面に薄膜磁性体としての複合多層膜磁性体６を形成してから積層セラミックキャパシタ部１に導体コイル２を巻回して高Ｑ値（３０を超過するもの）が得られる３Ｄヘリカル巻線インダクタを形成しているが、この３Ｄヘリカル巻線インダクタの方がプレーナコイルよりも導体抵抗が低くて磁束の流れ方をコントロールでき、しかも導体コイル２の近くに磁性体を配置して磁束を有効に活用できて効率が向上するため、高効率化を具現できること、高Ｑ値な３Ｄヘリカル巻線インダクタであれば基板となる積層セラミックキャパシタ部１にキャパシタを用いることで３Ｄヘリカル巻線インダクタにキャパシタ機能を含めた高機能化が達成できるため、高機能化を具現できること、基板となる積層セラミックキャパシタ部１にキャパシタを用いたデバイスであればその体積を増やすことなく高機能化を維持したまま素子間の複合化が可能となるため、素子間の複合化を具現できること等の諸点で長所を奏するものとなっている。
【００１３】
【発明が解決しようとする課題】
上述した図１２（ａ），（ｂ）に示した一体型ＬＣ素子部品の場合、焼結法によって作製された積層セラミックキャパシタ部の表面に形成される複合多層膜磁性体はスパッタリング等による膜形成法を用いているため、膜形成時に扁平な長方体形状である積層セラミックキャパシタ部において安定した配置を行う必要があることにより、必然的に最も面積の大きな両方の主面（或いは片方の主面であっても良い）にしか配設できないという制約があり、これによって積層セラミックキャパシタ部の周囲に巻回された導体コイル（ヘリカルコイル）へ電流を流して発生させ得る磁束が制限されることになり、こうした条件下で所望の大きなインダクタンス値を得るためには複合多層膜磁性体の膜厚を厚くして磁路断面積を大きくするか、或いは導体コイルの巻回数を増加することで対処している。
【００１４】
ところが、複合多層膜磁性体の膜厚（磁性膜厚）を厚くする構造にすると、膜形成工程に要する工数と時間とを増加させてコスト高を引き起こす要因となり、導体コイルの巻回数を増加させる構造にすると、素子部品としての全体のサイズの制約により巻回可能な巻回数が限定されてしまうため、何れの場合も決して有効な対処と成り得ていないのが現状である。
【００１５】
本発明は、このような問題点を解決すべくなされたもので、その技術的課題は、磁性膜厚を厚くしたり、コイル巻回数を増加すること無くインダクタの磁気特性を向上させて大きなインダクタンス値が得られる構造の一体型ＬＣ素子部品を提供することにある。
【００１６】
【課題を解決するための手段】
本発明によれば、一方向に沿って延在する立体形状として形成されると共に、該一方向における両端側にそれぞれコイル用電極パッドを挟むようにキャパシタ用電極パッドが配設されてインダクタの磁芯基板となる積層セラミックキャパシタ部と、積層セラミックキャパシタ部をコイル用電極パッド及びキャパシタ用電極パッドを露呈させるように内部に挿入固定する非磁性材質から成る中空な立体殻状であると共に、表面上に導線が巻回された状態で空芯コイルによる巻線部を成すコイル巻回部材と、導線により中途部分をコイル巻回部材の外周囲に巻回し、且つ端部をコイル用電極パッドに接続して成る導体コイルとを含む一体型ＬＣ素子部品において、コイル巻回部材は、一方向に延びた平板を折り込んでから該一方向の両端に存在する端部同士を結合することで作製されると共に、表面には該一方向に沿って互いに平行に延在する複数の薄膜磁性体が帯状に配設されており、複数の薄膜磁性体は、平板における一方側の表面又は両方側の表面に配設された一体型ＬＣ素子部品が得られる。
【００１７】
又、本発明によれば、上記一体型ＬＣ素子部品において、コイル巻回部材は、平板を一方向と垂直な方向の所定の位置で規定される複数の折り込み線を基準として折り畳んでから該一方向の両端に存在する端部同士を結合することで中空な箱状体として作製されており、複数の薄膜磁性体は、平板における複数の折り込み線で区画される一方側の表面又は両方側の表面における複数の区画面内上に配設され、積層セラミックキャパシタ部は、中空な箱状体によるコイル巻回部材に挿入可能な略長方体形状の板状である一体型ＬＣ素子部品が得られる。
【００１８】
更に、本発明によれば、上記一体型ＬＣ素子部品において、複数の薄膜磁性体は、コイル巻回部材の中空な箱状体における少なくとも片方の主面又は両方の主面に配設されたものを含むように片方の側面又は両方の側面に配設された一体型ＬＣ素子部品が得られる。
【００１９】
【発明の実施の形態】
以下に実施例を挙げ、本発明の一体型ＬＣ素子部品について、図面を参照して詳細に説明する。
【００２０】
図１は、本発明の一実施例に係る一体型ＬＣ素子部品の基本構成を示した外観斜視図である。
【００２１】
この一体型ＬＣ素子部品は、一方向に沿って延在する長方体形状として形成されると共に、一方向における両端側にそれぞれコイル用電極パッド５を挟むようにキャパシタ用電極パッド４が配設されてインダクタの磁芯基板となる焼結法によって作製された板状の積層セラミックキャパシタ部１と、積層セラミックキャパシタ部１をコイル用電極パッド５及びキャパシタ用電極パッド４を露呈させるように内部に挿入固定する非磁性材質から成る中空な箱状体であると共に、表面上に導線が巻回された状態で空芯コイルによる巻線部を成すコイル巻回部材としてのボビン３と、導線により中途部分をボビン３の外周囲に巻回し、且つ端部をコイル用電極パッド５に接続して成る導体コイル２とを備えて成るが、ここでのボビン３の表面の大部分には、予め一方向に沿って互いに平行に延在する複数の薄膜磁性体として複合多層膜磁性体６が帯状に配設されている。このため、この一体型ＬＣ素子部品は、表面に複合多層膜磁性体６が配設された巻線部の空芯コイル（ボビン３）に積層セラミックキャパシタ部１を挿入装着した後、導体コイル２の端部をコイル用電極パッド５に接続して成っている。
【００２２】
即ち、この一体型ＬＣ素子部品では、焼結作製される積層セラミックキャパシタ部１と別個に導線から成る導体コイル２の中途部分を巻回するために用意したボビン３の表面に予め複数の複合多層膜磁性体６を帯状に配設し、導線を導体コイル２の中途部分を成すように表面に複数の複合多層膜磁性体６が配設されたボビン３に対して巻回して空芯コイルによる巻線部を作製してから巻線部の空芯コイルに積層セラミックキャパシタ部１を挿入装着し、その後に導線の端部をコイル用電極パッド５に接続して導体コイル２を配備する構造としているので、積層セラミックキャパシタ部１に対して直接的に導体コイル２を巻回しなくて済み、従来のように導体コイル２の巻回作業に際して素子部品毎の脱着工程が不要となって素子部品に不必要な応力が加わることを回避できるため、品質が安定した製品を信頼性高く提供することができる。
【００２３】
図２は、上述した一体型ＬＣ素子部品に備えられる積層セラミックキャパシタ部１の作製途中における内部構造を透視して示した斜視図である。
【００２４】
この積層セラミックキャパシタ部１は積層構造から成る焼結体であり、内部にはキャパシタ素子が２個のアレーとして構成されている他、内部電極７，９と内部電極８，１０とがそれぞれ対となるように３枚一組の電極板で構成されており、これらの内部電極７，８，９，１０はそれぞれスルーホールを介して電極パッド４に電気的に接続されている。
【００２５】
このような積層セラミックキャパシタ部１を作製する方法を以下に具体的に説明する。誘電体の組成については、一般にはＰｂ複合ペロブスカイト系及びＴｉＢａＯ_３系誘電体材料が使われ、その誘電率はＰｂ複合ペロブスカイト系の場合には比誘電率εが５０００〜１８０００程度で、ＴｉＢａＯ_３系の場合には比誘電率εが３０００±５００程度である。内部電極７〜１０の厚みは１μｍ〜２μｍの範囲で、誘電体の厚みは一般に２．５〜４０μｍの範囲にある。電極面積は素子形状に左右されるもので、素子寸法の範囲で形成可能なものである。
【００２６】
そこで、積層セラミックキャパシタ部１を形成する場合、誘電体粉末ペースト及び電極粉末ペーストを交互に塗布形成し、チップ形状に切断した後に焼結してからメッキ電極を形成する。積層セラミックキャパシタ部１の特性はその形状や使用材料にもよるが、数ｐＦ〜数μＦのキャパシタンスＣ値が得られる。
【００２７】
図３は、上述した一体型ＬＣ素子部品に備えられるコイル巻回部材としてのボビン３の作製途中における内部構造を一部透視して示した斜視図である。
【００２８】
このボビン３は、表面の平滑性に優れ、且つ折り曲げ加工により破損が生じないフレキシブルな合成樹脂材料から成る薄い平板から形成され、後述するような折り畳みを経て中空な箱状体として作製されるもので、その表面には一方向に沿って延在する長方体形状の積層セラミックキャパシタ部１を挿入装着する方向、即ち、一方向に沿って互いに平行する総計６本の複合多層膜磁性体６が帯状に配設されている。
【００２９】
これらの複合多層膜磁性体６は、中空な箱状体の表面における両方の主面（上面，下面）にそれぞれ長さ方向に沿って２本ずつ平行して帯状に配備されたものと、両方の側面（左側面，右側面）にそれぞれ長さ方向に沿って互いに平行して帯状に配備されたものとによる総計６本が配設されている。
【００３０】
図４は、上述した一体型ＬＣ素子部品に備えられる巻線部に使用される導体コイル２を示した斜視図である。
【００３１】
この導体コイル２は、導線によりボビン３に対して巻回されて空芯コイルによる巻線部を成す中途部分と、この中途部分からそれぞれ両側に延びて遊離された端部とを有する形態として作製される。
【００３２】
図５は、上述したボビン３の作製工程における手順を示した斜視図であり、同図（ａ）は複合多層膜磁性体６を配設する前の平板１３に関するもの，同図（ｂ）は複合多層膜磁性体６を配設した後の平板１３に関するものである。
【００３３】
ここで、図５（ａ）は、一方向に延びた折り畳み可能な合成樹脂材料から成る平板１３を材料とするボビン３に関して、平板１３が一方向と垂直な方向の所定の位置で規定される複数（ここでは３つ）の折り込み線を有していることを示している。又、図５（ｂ）は、平板１３における３つの折り込み線で区画される一方側の表面における３つの区画面内上に総計６本の複合多層膜磁性体６が配設された様子を示している。
【００３４】
図６は、この図５（ｂ）に示すボビン３の作製工程（複合多層膜磁性体６の配設）を経た平板１３を折り畳んだ状態を一部透視して示した斜視図である。
【００３５】
ここでは、平板１３の一方側の表面にあって折り込み線による区画面内の広域面積部に２本ずつ配設された帯状の複合多層膜磁性体６と、狭域面積部に１本ずつ配設された帯状の複合多層膜磁性体６とを外側に現れるように各折り込み線を基準として折り畳む様子を示している。この折り畳みにより中空な箱状体を形成する際、一方向の両端に存在する端部同士を接着剤等で貼り合わせて結合することで図３に示したような中空な箱状体のボビン３を作製する。
【００３６】
図７は、図４に示したコイル導体２を図３に示すボビン３に対して巻回処理する場合の様子を示した斜視図である。
【００３７】
ここでは、導線を導体コイル２の中途部分を成すように表面に総計６本の複合多層膜磁性体６が配設されたボビン３に対して巻回して空芯コイルによる巻線部を作製する際、立体的に組み立てられた中空な箱状体のボビン３の開放された中空部に対し、外形寸法が一回り小さい同じ断面形状の延べ板状のダミー体１４を貫通させてボビン３を固定し、更にダミー体１４の両側の露出部分を図示されない自動巻線機のチャッキング治具によって固定保持した上で自動巻線機を動作させることにより、ボビン３の表面に対して安定してホルマル被覆された導線がヘリカル状に巻回されることを示している。但し、ここで導体コイル２は、線材として口径φが０．０５ｍｍ以上の直径を有する導線を用い、巻回の方法は低コスト化を図るために機械による自動巻回を行うことが基本的に有利である。巻き方に関しては、密巻き又は均等巻き１層巻線方法か、或いは大きなインダクタンスＬ値を得るためには密巻き多層巻き線方法を導入することが望ましい。この際、Ｑ値とインダクタンスＬ値との関係において磁性体（複合多層膜磁性体６）の厚みとコイル巻回数とを最適に設計しておく必要がある。
【００３８】
図８は、図３、図５（ａ），（ｂ）、及び図６に示した複合多層膜磁性体６の細部構造を一部を破断して示した断面図である。
【００３９】
複合多層膜磁性体６は、必要に応じて細かく分割されるもので、構造的には磁性体損失を低減するために磁性層１１と絶縁層１２とを交互に積層した複合多層構造となっている。但し、磁性層１１の幅には最適値があり、通常３００μｍ程度を目安にして幅が３００μｍ以上となるときには２分割して３００μｍを越えないように分割する。又、磁性層１１の厚み方向の構造は、高Ｑ値を得るために図示のように絶縁層１２の厚さが大きな特定の層で交互な積層部分を分割させるような複合多層構造とするのが望ましい。尚、磁性層１１の構造としては、図示したような構造の他、金属磁性層の単層膜構造としたり、或いは金属磁性層と絶縁層１２とを周期的に積層した多層膜構造とすることもできる。
【００４０】
図８に示す複合多層膜磁性体６に用いた磁性層１１の組成は、ＣｏＦｅＳｉＢ系軟磁性膜、及びＣｏＺｒＮｂ系軟磁性膜であるものとするが、複合多層構造はどのような軟磁性膜でもある程度の高Ｑ値を得ることができる。ここでの磁性層１１の薄膜は、ボビン３の表面（上面，下面，左側面，右側面）各々に厚み９μｍの軟磁性層として成膜されており、片方の面（上面又は下面、或いは左側面又は右側面）の膜構造は厚み４．５μｍで、絶縁層１２を含んだ全体厚みが８．２５μｍとなっている。即ち、ここでは｛（ＣｏＦｅＳｉＢ／ＳｉＯ_２）_１５／ＳｉＯ_２｝_３＝｛（１００ｎｍ／５０ｎｍ）_１５／５００ｎｍ｝_３＝全体厚み８．２５μｍとなっている。
【００４１】
そこで、表面に複合多層膜磁性体６が配設されたボビン３に導体コイル２が巻回されて成る巻線部の空芯コイルに積層セラミックキャパシタ部１を挿入装着した後、最終的に導体コイル２の端部をコイル用電極パッド５に半田付け接続すれば図１に示されるような構成となる。又、巻線部の空芯コイルに積層セラミックキャパシタ部１を挿入装着した状態で接着剤等で双方を含浸固定する。但し、導体コイル２の軸方向に取り出した２箇所の端部（或いはその一部であっても良い）を積層セラミックキャパシタ部１上に配設したコイル用電極パッド５に半田付けして電気的に接続する際、コイル用電極パッド５の周りは半田が複合多層膜磁性体６の磁性層１１の方向に飛び散らないようにレジストをパターン化してハードキュアすることが望ましい。因みに、このコイル用電極パッド５は、導体コイル２の端部を半田付けするための機能と、作製上がりの一体型ＬＣ素子部品をプリント配線基板等へ実装するときのワイヤボンディング等による接続に供される外部電極としての機能とによる両方の機能が持たされている。
【００４２】
このような構成で作製される一体型ＬＣ素子部品は、Ｑ値が３０を越える効率改善，小型化，低価格化，高機能化，及び実用的な素子間の複合化に適しており、素子寸法（縦，横，厚みによる体積）や導体コイル２の巻回数（ターン数）を若干変えることもでき、そうした場合に作製した幾つかの試料（１〜９）に関する電気特性を調べたところ、表１に示すような結果となった。
【００４３】
【表１】

【００４４】
表１からは、何れの試料（１〜９）についても、安定したインダクタンスＬ値（μＨ），Ｑ値，キャパシタンスＣ（上述した対構成の内部電極におけるＣ１，Ｃ２に分けられる）値（μＦ）が得られていることが判る。
【００４５】
図９は、上述した一実施例に係る一体型ＬＣ素子部品（本発明による構造）と図１２で説明した従来の一体型ＬＣ素子部品（従来構造）とにおける周波数（ＭＨｚ）に対するインダクタンス（μＨ）の関係を示したものである。
【００４６】
図９からは、一実施例に係る一体型ＬＣ素子部品の場合、従来構造のものよりも電源駆動する５０ＭＨｚ以下の周波数帯域で良好なインダクタンス値が得られていることが判る。この結果、薄膜磁性体（複合多層膜磁性体６）を使用したインダクダにおいては、軟磁性薄膜をヘリカルコイル近傍に配置し、立体的な３Ｄコイル形状とすることで高Ｑ値を得ることができる。この高Ｑ値を有するインダクダは、例えばマイクロ電源に用いると、電源システムの効率を改善できるという点で有効である。
【００４７】
ところで、上述した一実施例に係る一体型ＬＣ素子部品では、積層セラミックキャパシタ部１以外に別個に用意した外方の表面側にのみ複合多層膜磁性体６が配設されたボビン３に導体コイル２を巻回して空芯コイルによる巻線部を得た後、巻線部の空芯コイルに積層セラミックキャパシタ部１を挿入する構成としたが、ボビン３表面に対して複合多層膜磁性体６を配設する場合の形態（配置パターン）は様々に変更することができる。
【００４８】
図１０は、上述した図３、図５（ｂ），及び図６に示したコイル巻回部材（ボビン３）を成す平板１３に配設される複合多層膜磁性体６の配置パターンの他の形態に係る細部構成を示したもので、同図（ａ）は平板１３の折り畳み前の側面図に関するもの，同図（ｂ）は平板１３の折り畳み後の側面図に関するものである。
【００４９】
このボビン３用の平板１３では、一方側及び他方側の双方における表面にあって折り込み線による区画面内の広域面積部に２本ずつ配設された帯状の複合多層膜磁性体６と、狭域面積部に１本ずつ配設された帯状の複合多層膜磁性体６とを外側及び内側による両方の表面に存在するように各折り込み線を基準として折り畳むことにより中空な箱状体を形成する際、一方向の両端に存在する端部同士を接着剤等で貼り合わせて結合することで図１０（ｂ）に示されるような外側及び内側による両方の表面に総計１２本の帯状の複合多層膜磁性体６が配設された中空な箱状体のボビン３を作製することを示している。このようなボビン３を用いた一体型ＬＣ素子部品では、先の一実施例のものと比べて複合多層膜磁性体６の有効断面積が一層増加するため、飛躍的に磁気特性が向上し、一層大きなインダクタンス値を得ることができる。
【００５０】
図１１は、上述した図３、図５（ｂ），及び図６に示したコイル巻回部材（ボビン３）を成す平板１３に配設される複合多層膜磁性体６の配置パターンの別の形態に係る細部構成を示したもので、同図（ａ）は平板１３の折り畳み前の側面図に関するもの，同図（ｂ）は平板１３の折り畳み後の側面図に関するものである。
【００５１】
このボビン３用の平板１３では、一方側及び他方側の双方における表面にあって折り込み線による区画面内の広域面積部に４本ずつ配設された帯状の複合多層膜磁性体６と、狭域面積部に２本ずつ配設された帯状の複合多層膜磁性体６とを外側及び内側による両方の表面に存在するように各折り込み線を基準として折り畳むことにより中空な箱状体を形成する際、一方向の両端に存在する端部同士を接着剤等で貼り合わせて結合することで図１１（ｂ）に示されるような外側及び内側による両方の表面に総計２４本の帯状の複合多層膜磁性体６が配設された中空な箱状体のボビン３を作製することを示している。このようなボビン３を用いた一体型ＬＣ素子部品では、図１０（ａ），（ｂ）に示したものと比べて複合多層膜磁性体６の有効断面積が更に増加するため、一層飛躍的に磁気特性が向上し、更に大きなインダクタンス値を得ることができる。
【００５２】
何れの構成の一体型ＬＣ素子部品を作製する場合も、一実施例の場合と同様に積層セラミックキャパシタ部１に対して直接的に導体コイル２を巻回しなくて済み、従来のように導体コイル２の巻回作業に際して素子部品毎の脱着工程が不要となって素子部品に不必要な応力が加わることを回避できるため、品質が安定した製品を信頼性高く提供することができる。
【００５３】
尚、上述した一体型ＬＣ素子部品で用いた積層セラミックキャパシタ部１の形状は略長方体形状の板状としたが、この他にも円柱形状，多角柱形状，或いは凹凸を含む立体形状とすることが可能であり、こうした場合にはキャパシタ用電極パッド４やコイル用電極パッド５を積層セラミックキャパシタ部１の上面以外の任意な表面部分に配設することができる。同様に、ボビン３の形状は中空な箱状体としたが、この他にも積層セラミックキャパシタ部１の形状に合わせてこれらを挿入可能なように円筒状，多角柱殻状，或いは凹凸を含む立体殻状とすることが可能であり、こうした場合にも複合多層膜磁性体６をボビン３の任意な表面部分に配設することができる。
【００５４】
【発明の効果】
以上に述べた通り、本発明の一体型ＬＣ素子部品によれば、焼結作製される積層セラミックキャパシタ部と別個に用意した導体コイルの中途部分を巻回するためのコイル巻回部材としてのボビンの表面に予め複数の薄膜磁性体（複合多層膜磁性体）を配設しておき、ボビン表面に導電による導体コイルを巻回して空芯コイルによる巻線部を作製した後、巻線部の空芯コイルに積層セラミックキャパシタ部を挿入装着できる構造としているので、薄膜磁性体を形成するための面積を任意に増大させることができ（特にボビンの構成を平板を用いて立体的に結合して組み立てるようにした場合、平板の一方側又は両方側の表面に薄膜磁性体を任意に配設できるために飛躍的な効果が得られる）、これによって磁束が錯交する実効断面積が増加して磁気特性が向上し、大きなインダクタンス値を有するものとなる他、積層セラミックキャパシタ部に対して直接的に導体コイルを巻回しなくて済み、従来のように導体コイルの巻回作業に際して素子部品毎の脱着工程が不要となって素子部品に不必要な応力が加わることを回避できるため、微小な亀裂であるマイクロクラック、ひび、割れ等を引き起こすこと無くＱ値が３０を越える効率改善，小型化，低価格化，高機能化，及び実用的な素子間の複合化に適した品質が安定した製品を信頼性高く提供することができるようになる。これにより、例えばその応用分野として従来では単一であった携帯機器等の電源部を集積回路内部に分散させた上で電圧の異なる各電源部の効率を向上させ、機能によって最適な効率で電力制御できるので、こうした場合に電池の寿命を延長させることができる他、効率的に薄膜磁性体と３Ｄヘリカル巻線部とから成るインダクタはプレーナコイルによるインダクタに比べて高効率であるので、本質的に効率の高いキャパシタンスと併用することで従来では得られなかった高効率なＬＣ回路が具現され、様々な分野で幅広く適用できるようになる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る一体型ＬＣ素子部品の基本構成を示した外観斜視図である。
【図２】図１に示す一体型ＬＣ素子部品に備えられる積層セラミックキャパシタ部の作製途中における内部構造を透視して示した斜視図である。
【図３】図１に示す一体型ＬＣ素子部品に備えられるコイル巻回部材（ボビン）の作製途中における細部構成を一部透視して示した斜視図である。
【図４】図１に示す一体型ＬＣ素子部品に備えられる巻線部に使用される導体コイルを示した斜視図である。
【図５】図１に示す一体型ＬＣ素子部品に備えられるコイル巻回部材（ボビン）の作製工程における手順を示した斜視図であり、（ａ）は複合多層膜磁性体を配設する前の平板に関するもの，（ｂ）は複合多層膜磁性体を配設した後の平板に関するものである。
【図６】図５（ｂ）に示すコイル巻回部材（ボビン）の作製工程を経た平板を折り畳んだ状態を一部透視して示した斜視図である。
【図７】図４に示した導体コイルを図３に示すコイル巻回部材（ボビン）に対して巻回処理する場合の様子を示した斜視図である。
【図８】図３、図５（ａ），（ｂ）、及び図６に示した複合多層膜磁性体の細部構造を一部を破断して示した断面図である。
【図９】図１で説明した一実施例に係る一体型ＬＣ素子部品と図１２で説明した従来の一体型ＬＣ素子部品とにおける周波数に対するインダクタンスの関係を示したものである。
【図１０】図３、図５（ｂ）、及び図６に示したコイル巻回部材（ボビン）を成す平板の表面に配設される複合多層膜磁性体の配置パターンの他の形態に係る細部構成を示したもので、（ａ）は平板の折り畳み前の側面図に関するもの，（ｂ）は平板の折り畳み後の側面図に関するものである。
【図１１】図３、図５（ｂ）、及び図６に示したコイル巻回部材（ボビン）を成す平板の表面に配設される複合多層膜磁性体の配置パターンの別の形態に係る細部構成を示したもので、（ａ）は平板の折り畳み前の側面図に関するもの，（ｂ）は平板の折り畳み後の側面図に関するものである。
【図１２】従来の一体型ＬＣ素子部品の基本構成を示した外観斜視図であり、（ａ）は導体コイルを巻回する前の中間製品に関するもの，（ａ）は導体コイルを巻回した後の完成品に関するものである。
【符号の説明】
１積層セラミックキャパシタ部
２導体コイル
３ボビン
４キャパシタ用電極パッド
５コイル用電極パッド
６複合多層膜磁性体
７，８，９，１０内部電極
１１磁性層
１２絶縁層
１３平板
１４ダミー体

Claims

一方向に沿って延在する立体形状として形成されると共に、該一方向における両端側にそれぞれコイル用電極パッドを挟むようにキャパシタ用電極パッドが配設されてインダクタの磁芯基板となる積層セラミックキャパシタ部と、前記積層セラミックキャパシタ部を前記コイル用電極パッド及び前記キャパシタ用電極パッドを露呈させるように内部に挿入固定する非磁性材質から成る中空な立体殻状であると共に、表面上に導線が巻回された状態で空芯コイルによる巻線部を成すコイル巻回部材と、前記導線により中途部分を前記コイル巻回部材の外周囲に巻回し、且つ端部を前記コイル用電極パッドに接続して成る導体コイルとを含む一体型ＬＣ素子部品において、前記コイル巻回部材は、前記一方向に延びた平板を折り込んでから該一方向の両端に存在する端部同士を結合することで作製されると共に、表面には該一方向に沿って互いに平行に延在する複数の薄膜磁性体が帯状に配設されており、前記複数の薄膜磁性体は、前記平板における一方側の表面又は両方側の表面に配設されたことを特徴とする一体型ＬＣ素子部品。
請求項１記載の一体型ＬＣ素子部品において、前記コイル巻回部材は、前記平板を前記一方向と垂直な方向の所定の位置で規定される複数の折り込み線を基準として折り畳んでから該一方向の両端に存在する端部同士を結合することで中空な箱状体として作製されており、前記複数の薄膜磁性体は、前記平板における前記複数の折り込み線で区画される一方側の表面又は両方側の表面における複数の区画面内上に配設され、前記積層セラミックキャパシタ部は、前記中空な箱状体による前記コイル巻回部材に挿入可能な略長方体形状の板状であることを特徴とする一体型ＬＣ素子部品。
請求項２記載の一体型ＬＣ素子部品において、前記複数の薄膜磁性体は、前記コイル巻回部材の前記中空な箱状体における少なくとも片方の主面又は両方の主面に配設されたものを含むように片方の側面又は両方の側面に配設されたことを特徴とする一体型ＬＣ素子部品。