JPH07320936A - 積層形チップインダクタ - Google Patents

積層形チップインダクタ

Info

Publication number
JPH07320936A
JPH07320936A JP10937994A JP10937994A JPH07320936A JP H07320936 A JPH07320936 A JP H07320936A JP 10937994 A JP10937994 A JP 10937994A JP 10937994 A JP10937994 A JP 10937994A JP H07320936 A JPH07320936 A JP H07320936A
Authority
JP
Japan
Prior art keywords
conductor
spiral
ferrite
chip inductor
laminated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP10937994A
Other languages
English (en)
Inventor
Kinya Iri
入欣也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiyo Yuden Co Ltd
Original Assignee
Taiyo Yuden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiyo Yuden Co Ltd filed Critical Taiyo Yuden Co Ltd
Priority to JP10937994A priority Critical patent/JPH07320936A/ja
Publication of JPH07320936A publication Critical patent/JPH07320936A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Coils Or Transformers For Communication (AREA)

Abstract

(57)【要約】 【目的】 応力がかからず限流効果を減殺せず、直流抵
抗が低く電流容量を大きくできる内部電極構造の積層形
チップインダクタを提供する。 【構成】 上層及び下層のフェライトシート15k、1
5mと15b、15cに各々平行な複数のスリット1
7、18を設けるとともに該スリットに導体ペーストを
埋め込み印刷してシートと平行な横方向の上部導体線及
び下部導体線を形成し、且つ中層には前記上層及び下層
のフェライトシート15b、15c、15k、15mに
おける各スリット両端部17a、17b、18a、18
bに位置する箇所にスルーホール19a、19bを設け
るとともに該スルーホールに導体ペーストを埋め込み印
刷したフェライトシート15d〜15jを7枚重ねて縦
方向導体線を形成することにより、前記上部導体線及び
下部導体線とともにフェライトシートと平行方向に螺旋
を描く一本の螺旋導体を磁性体内部に形成し、さらに一
体焼成した積層体の両端面に前記螺旋導体先端部と各々
接続する端子電極を設けた構成。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、積層形チップインダク
タの構造に関し、特に内部導体の直流抵抗を低減すると
ともに導体とフェライトシートとの応力を低減した構造
の積層形チップインダクタに関するものである。
【0002】
【従来の技術】近年、電子機器等に対する小型・高性能
化の消費者ニーズは強く、これに伴い電子回路基板に搭
載される電子部品において比較的大きい容積を占めるイ
ンダクタも小型化を図りつつ面実装自動化に適合する所
謂チップインダクタが開発されている。
【0003】上記チップインダクタはインダクタの構成
要素を中心として分類すると巻線の製法により巻線形と
印刷形に大別され、巻線形はさらに巻芯の種類により空
芯と磁芯(フェライトコア)に分かれ、後者は製品形態
により裸線形、樹脂モールド形、磁気シールド形に分か
れる。
【0004】一方、前記印刷形は巻芯に積層フェライト
シート(フェライト磁性粉末に樹脂を混合し練り合わせ
た板状のシート)を使用した閉磁路形の磁気シールド形
であって、図5に示されるように上下方向に螺旋状にな
った内部電極2をフェライト樹脂1にて封止し両端に端
子電極4を設けた構造をしており、その製造工程は図6
のように磁心にあたるフェライトシートと巻線にあたる
導体ペースト(内部電極となる)を印刷法により交互に
重ね合わせて積層し、同時焼成したものである。
【0005】即ち、(a)始めに下地のフェライトシー
ト6に対し、(b)第一の導体ペースト7を印刷し、
(c)1/2フェライトシート8を積層し、(d)第二
の1/2導体ペースト9を印刷し、(e)1/2フェラ
イトシート10を積層し、(f)最後の導体ペースト1
1を印刷し、(g)上地のフェライトシート12を積層
し、(h)積層体を焼成し、(i)最後に導体ペースト
7、11の露出した端面に端子電極4を形成して完成す
る(巻数1回の場合)。
【0006】上記積層形チップインダクタは従来のボビ
ンに巻線して磁心を嵌装する方式に比して巻線と磁心の
空隙がなく占積率が100%で効率のよい設計ができ超
小型化が可能である。
【0007】また、この積層形チップインダクタは完全
な閉磁路でシールド形であることから漏洩インダクタン
スの影響がなく、基板配置の自由度が高いという利点が
ある。
【0008】一方、特開平1年第253906号公報に
は磁性体粉末を混入した樹脂モールド内に金属コイルを
埋設したタイプのチップインダクタが開示され、特開平
3年第185703号公報には同じく磁性体(フェライ
ト)ペーストを押し出し成形すると同時に該磁性体ペー
スト内部に導体ペーストを細く螺旋状に押し出し成形す
るようにして螺旋導体を樹脂モールド内に閉じ込めて焼
成したタイプのチップインダクタの製造方法が開示され
ている。
【0009】
【発明が解決しようとする課題】しかしながら、前記従
来の積層形チップインダクタはフェライトシートの段差
部13に導体ペーストが横断印刷されている構造なので
該段差部分に応力が加わり易く、これを避けるため導体
ペーストを薄くすると導体の直流抵抗が大きくなってし
まう、逆に電流容量を上げるために導体を重ね印刷する
と応力が加わってノイズ除去等のインダクタの限流効果
が低下してしまうという問題点があった。
【0010】また、内部電極の巻数を増やそうとすると
積層数が多くなって製造工程が増えて製造コストが高く
なるという問題点があった。
【0011】一方、前記磁性体粉末を混入した樹脂モー
ルド内に金属コイルを埋設したタイプのチップインダク
タは積層タイプに比して小型化が難しく、コイル巻数が
限られるので十分なインダクタンスが必要に応じて得ら
れないという問題点があり、且つ基本的には磁気シール
ド形チップインダクタと構造を同じくするものであっ
て、積層形チップインダクタの改良というものではな
い。
【0012】また、前記同時押し出し成形によって磁性
体内部に内部電極を螺旋状に封止して焼成したタイプの
チップインダクタも同じく積層形ではなく、上記チップ
インダクタと比して既存の金属コイルを封止するか導体
ペーストを埋め込んで同時焼成するかの違いに過ぎず極
めて似たものである。
【0013】したがって、既述の問題点が指摘される
他、上記押し出し成形の方法にて果たして適切な螺旋状
導体が得られるかの疑問があり、また特殊な製造装置が
必要になる点で問題が残る。
【0014】本発明は、上記事情に鑑みてなされたもの
であり、積層フェライトシートと平行方向に螺旋を描く
一本の螺旋導体を形成した内部電極構造として段差によ
る応力を避け、且つ内部電極を太くできる構造とした積
層形チップインダクタを提供するものである。
【0015】
【課題を解決するための手段】本発明は、フェライト磁
性粉末に樹脂を混合し練り合わせた板状のフェライトシ
ートを上下に積層して閉磁路を形成するとともに内部に
螺旋導体を封止して焼成し端面に前記螺旋導体と接続す
る端子電極を設けた構造の積層形チップインダクタにお
いて、上層及び下層のフェライトシートに各々平行な複
数のスリットを設けるとともに該スリットに導体ペース
トを埋め込み印刷してシートと平行な横方向の上部導体
線及び下部導体線を形成し、且つ中層には前記上層及び
下層のフェライトシートにおける各スリット両端部に位
置する箇所にスルーホールを設けるとともに該スルーホ
ールに導体ペーストを埋め込み印刷したフェライトシー
トを複数枚重ねて縦方向導体線を形成することにより、
前記上部導体線及び下部導体線とともにフェライトシー
トと平行方向に螺旋を描く一本の螺旋導体を形成し、さ
らに一体焼成した積層体の両端面に前記螺旋導体と接続
する端子電極を設けたことを特徴とする積層形チップイ
ンダクタを提供することにより、上記目的を達成するも
のである。
【0016】
【作用】本発明に係わる積層形チップインダクタにおい
ては、 (1)上層及び下層のフェライトシートに設けられた各
々平行な複数のスリットには横方向の上部導体線と下部
導体線となる導体ペーストが埋め込み印刷されており、
該内部電極部分の太さはフェライトシートの厚さ調整及
びスリット幅調整または重ね合わせによって自由に設定
できる。
【0017】(2)同じく中層のフェライトシートのス
ルーホールの穴の大きさの調整によって縦方向導体線の
太さも自由に設定できる。したがって、直流抵抗の低減
が可能である。
【0018】(3)中層部スルーホールは重なり合って
埋め込み印刷された導体ペーストによって中層部の全フ
ェライトシートの厚さに等しい縦方向導体線を形成し、
且つ上部導体線と下部導体線を一本の導体線となるよう
に連結する。即ち、上部導体線と下部導体線の両端は互
い違いにスルーホールによって螺旋状につながっている
のである。
【0019】尚、前記スルーホールの積層は上下に真直
になるように上層及び下層シートの平行スリットが上方
から透視した場合に/\/\/状として、前記上層及び
下層のフェライトシートにおける各スリット両端部が連
続につながるように位置させる。
【0020】(4)螺旋導体、即ち内部電極の巻数は一
枚のフェライトシートに形成されたスリット数に等し
く、必要に応じた自由度の高いインダクタンス値の設計
が可能である。故に巻数とフェライトシートの積層数と
は直接の関係はない。
【0021】(5)螺旋導体はフェライトシートとの応
力がかかる構成でないので、限流効果(ノイズ除去作
用)が低下することがない。
【0022】
【実施例】本発明の実施例を、図面に基いて詳細に説明
する。
【0023】図1は本発明に係わる積層形チップインダ
クタの構造を説明するための製造工程図であり、図2は
上記積層形チップインダクタの内部螺旋導体を示す透視
図である。また、図3は上層、中層、下層各フェライト
シートの積層関係を説明するための斜視図であり、図4
は積層形チップインダクタの中心軸を通る縦断面図であ
る。
【0024】図1及び図2において、積層形チップイン
ダクタ30は、フェライト磁性粉末に樹脂を混合し練り
合わせた板状のフェライトシート15a〜15nを上下
に積層して閉磁路を形成するとともに内部に螺旋導体2
5を封止して焼成し端面に前記螺旋導体25の先端部と
接続する端子電極23、24を設けた構造であって、特
に、図1における上層及び下層のフェライトシート15
k、15mと15b、15cに各々平行な複数のスリッ
ト17、18を設けるとともに該スリットに導体ペース
トを埋め込み印刷してシートと平行な横方向の上部導体
線25a及び下部導体線25bを形成し、且つ中層には
前記上層及び下層のフェライトシート15b、15c、
15k、15mにおける各スリット両端部17a、17
b、18a、18bに位置する箇所にスルーホール19
a、19bを設けるとともに該スルーホールに導体ペー
ストを埋め込み印刷したフェライトシート15d〜15
jを7枚重ねて縦方向導体線25c、25dを形成する
ことにより、前記上部導体線25a及び下部導体線25
bとともにフェライトシートと平行方向に螺旋を描く一
本の螺旋導体25を磁性体内部に形成し、さらに一体焼
成した積層体の両端面に前記螺旋導体25両先端部25
e、25fと各々接続する端子電極23、24を設けた
ことを特徴とする。
【0025】以下、本積層形チップインダクタ30の各
部材について詳述する。
【0026】先ずフェライトシート15a…は酸化物磁
性材料として一般的なフェライト粉末に結合樹脂と溶剤
を混合練り合わせたものをシート状の厚さに成形したも
のである。上記フェライトは比較的抵抗が大きく、高周
波損失が小さいことから、特に高周波用の磁芯材料とし
て汎用されており、ニッケルコバルト系フェライト、ニ
ッケル亜鉛系フェライト、マンガン亜鉛系フェライトな
どの種類があるが、特にニッケル亜鉛系フェライトは抵
抗率が高いため電極を直付けすることが可能である。
【0027】次に端子電極23、24はAgペーストあ
るいはAgーPdペースト(AgーPd合金粉末、ガラ
ス、ビヒクル等から成る)を塗布し150℃前後で乾燥
した後、600〜800℃で焼成してなる。これに半田
ディップ、ペースト半田を印刷、塗布するか、または半
田メッキを施すことにより半田層が形成され導電接続が
容易となる。
【0028】また、導体ペーストは銀または銀ーパラジ
ウム合金等を主成分とする電極材粉末を樹脂及び溶剤と
混合練り合わせたものである。
【0029】次に、製造工程について概説すると、各フ
ェライトシート15b〜15mのスリット17、18及
びスルーホール19a、19bは予めフェライトシート
成形時に同時に加工しておく。
【0030】また、導体ペーストの上記スリット及びス
ルーホールへの埋め込み印刷は例えばスリットやスルー
ホールと同位置に同形状の貫通孔が空いたマスク板をフ
ェライトシート上に載置して導体ペーストを一様に押圧
して流し込む方法が採られる。
【0031】次に、図3に示されるように、上層、中
層、下層の各層フェライトシートのスリットとスルーホ
ールの位置関係はフェライトシート15m、15f、1
5bを例に説明すると、中層シート15fの端面に至る
配線部分20の端部20bからスルーホールにて上層シ
ート15mのスリット18の端部18bに導通し、他端
18aからスルーホール19aを通して下層シート15
bのスリット17の端部17aに至り、同スリットの他
端17bからスルーホール19bを通して上層シート1
5mの隣のスリット18′の端部18bに至る。以上の
繰り返しによって上層及び下層シートの各スリットに埋
め込まれた上部導体線25aと下部導体線25bの両端
は互い違いに中層シートのスルーホールによる縦方向導
体線25cと一本の螺旋状につながっているのである。
【0032】尚、前記スルーホール19a、19bの縦
の積層は上下に真直になるように上層、下層の平行スリ
ットが上方から透視した場合に/\/\/状として、端
部18aと17aとが連続につながるようにすることが
肝要である。
【0033】尚、下層フェライトシート15bと15c
は同等であり、中層フェライトシート15d〜15jは
同等であり(但し15fと15gには端子電極に接続す
るための配線部分20が端面まで付設されていること前
述の通りである。)、上層フェライトシート15k、1
5mは同等である。これら複数枚の同等フェライトシー
トは螺旋導体25の内部電極としての太さを確保するた
めに積層されているのであって、積層枚数は任意に設定
可能である。したがって、内部電極の直流抵抗の低減が
可能となる。
【0034】上記フェライト積層体内部の螺旋導体25
は図4の断面図から明らかなように、シート間に挟まれ
る構成でなくシートを貫通する構成であるからフェライ
トシート15a〜15nの応力がかからず限流効果(ノ
イズ除去作用)が低下することがない。
【0035】尚、本発明における積層形チップインダク
タの形状は一般的には直方体であり、フェライトシート
も長方形状であるが、特段の制限はない。
【0036】
【発明の効果】本発明に係わる積層形チップインダクタ
は上記のように構成されているため、 (1)内部電極の螺旋導体に応力がかかることがなく、
限流効果(ノイズ除去作用)が低下することがないとい
う優れた効果を有する。
【0037】(2)また、内部電極の太さを大きくする
ことができるので直流抵抗が低減され、電流容量を増す
ことができるという優れた効果を有する。
【0038】(3)スリット数の増減で内部電極の巻数
が容易に対応でき、且つフェライトシートの積層数は増
加しないので製造コストが低減できるという優れた効果
を有する。
【図面の簡単な説明】
【図1】本発明に係わる積層形チップインダクタの構造
を説明するための製造工程図である。
【図2】上記積層形チップインダクタの内部螺旋導体を
示す透視図である。
【図3】上層、中層、下層各フェライトシートの積層関
係を説明するための斜視図である。
【図4】積層形チップインダクタの中心軸を通る縦断面
図である。
【図5】従来の積層形チップインダクタの内部構造を示
す一部破断斜視図である。
【図6】上記製造工程従来の積層形チップインダクタの
内部構造を示す一部破断斜視図である。
【符号の説明】
1 フェライトシート 2 内部電極 4、23、24 端子電極 6 下地のフェライトシート 7 第一の導体ペースト 8、10 1/2フェライトシート 9 第二の1/2導体ペースト 11 最後の導体ペースト 12 上地のフェライトシート 13 フェライトシートの段差部 15a〜15n フェライトシート 17、18、18′ スリット 17a、17b スリット端部 19a、19b スルーホール 20 配線部分 25 螺旋導体 25a 上部導体線 25b 下部導体線 25c 縦方向導体線 25d、25e 螺旋導体先端部 30 積層形チップインダクタ

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 フェライト磁性粉末に樹脂を混合し練り
    合わせた板状のフェライトシートを上下に積層して閉磁
    路を形成するとともに内部に螺旋導体を封止して焼成し
    端面に前記螺旋導体と接続する端子電極を設けた構造の
    積層形チップインダクタにおいて、上層及び下層のフェ
    ライトシートに各々平行な複数のスリットを設けるとと
    もに該スリットに導体ペーストを埋め込み印刷してシー
    トと平行な横方向の上部導体線及び下部導体線を形成
    し、且つ中層には前記上層及び下層のフェライトシート
    における各スリット両端部に位置する箇所にスルーホー
    ルを設けるとともに該スルーホールに導体ペーストを埋
    め込み印刷したフェライトシートを複数枚重ねて縦方向
    導体線を形成することにより、前記上部導体線及び下部
    導体線とともにフェライトシートと平行方向に螺旋を描
    く一本の螺旋導体を形成し、さらに一体焼成した積層体
    の両端面に前記螺旋導体と接続する端子電極を設けたこ
    とを特徴とする積層形チップインダクタ。
JP10937994A 1994-05-24 1994-05-24 積層形チップインダクタ Withdrawn JPH07320936A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10937994A JPH07320936A (ja) 1994-05-24 1994-05-24 積層形チップインダクタ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10937994A JPH07320936A (ja) 1994-05-24 1994-05-24 積層形チップインダクタ

Publications (1)

Publication Number Publication Date
JPH07320936A true JPH07320936A (ja) 1995-12-08

Family

ID=14508759

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10937994A Withdrawn JPH07320936A (ja) 1994-05-24 1994-05-24 積層形チップインダクタ

Country Status (1)

Country Link
JP (1) JPH07320936A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0929085A2 (en) * 1998-01-08 1999-07-14 Taiyo Yuden Co., Ltd. Electronic components
EP0953994A2 (en) * 1998-05-01 1999-11-03 Taiyo Yuden Co., Ltd. Multi-laminated inductor and manufacturing method thereof
WO2009009885A1 (en) * 2007-07-13 2009-01-22 Université de Montréal Free fatty acids for interfering with growth of fusarium graminearum
US20120268229A1 (en) * 2011-04-21 2012-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Compact Vertical Inductors Extending in Vertical Planes
JP2013516782A (ja) * 2010-01-06 2013-05-13 シリコン ハーモニー カンパニー リミテッド デジタルcmos工程において周波数合成器に用いられるソレノイドインダクタ

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0929085A2 (en) * 1998-01-08 1999-07-14 Taiyo Yuden Co., Ltd. Electronic components
EP0929085A3 (en) * 1998-01-08 2000-02-23 Taiyo Yuden Co., Ltd. Electronic components
EP0953994A2 (en) * 1998-05-01 1999-11-03 Taiyo Yuden Co., Ltd. Multi-laminated inductor and manufacturing method thereof
EP0953994A3 (en) * 1998-05-01 2000-02-23 Taiyo Yuden Co., Ltd. Multi-laminated inductor and manufacturing method thereof
WO2009009885A1 (en) * 2007-07-13 2009-01-22 Université de Montréal Free fatty acids for interfering with growth of fusarium graminearum
JP2013516782A (ja) * 2010-01-06 2013-05-13 シリコン ハーモニー カンパニー リミテッド デジタルcmos工程において周波数合成器に用いられるソレノイドインダクタ
US20120268229A1 (en) * 2011-04-21 2012-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Compact Vertical Inductors Extending in Vertical Planes
US9559053B2 (en) * 2011-04-21 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Compact vertical inductors extending in vertical planes
US10276295B2 (en) 2011-04-21 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Compact vertical inductors extending in vertical planes
US10665380B2 (en) 2011-04-21 2020-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Compact vertical inductors extending in vertical planes
US10971296B2 (en) 2011-04-21 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Compact vertical inductors extending in vertical planes

Similar Documents

Publication Publication Date Title
US7292128B2 (en) Gapped core structure for magnetic components
US8910373B2 (en) Method of manufacturing an electromagnetic component
US4322698A (en) Laminated electronic parts and process for making the same
JP3197022B2 (ja) ノイズサプレッサ用積層セラミック部品
US6223422B1 (en) Method of manufacturing multilayer-type chip inductors
JPH1126241A (ja) 積層型電子部品とその製造方法
JP2001044037A (ja) 積層インダクタ
US20150130577A1 (en) Insulation planar inductive device and methods of manufacture and use
JP2002093623A (ja) 積層インダクタ
JPH11265823A (ja) 積層型インダクタ及びその製造方法
JPH1197256A (ja) 積層型チップインダクタ
JPH07320936A (ja) 積層形チップインダクタ
CN109659112B (zh) 绕组用芯体及其制造方法、带绕组的电子部件
JP3074853B2 (ja) インダクタンス部品およびその製造法
JP3444226B2 (ja) 積層インダクタ
JP3233306B2 (ja) 積層型ノイズ吸収素子複合体
EP0126446B1 (en) Noise filter and production method
JP3320096B2 (ja) 積層型インダクタおよびその製造方法
JP2001284125A (ja) 平面磁気素子
JP2004006760A (ja) 電子部品
JPH05121240A (ja) インダクタンス部品およびその製造方法
JPH05205944A (ja) 積層型インダクタおよび積層セラミック部品
JPH02256214A (ja) チップインダクタおよびその製造方法
JPH05121241A (ja) インダクタンス部品およびその製造方法
JP2001093734A (ja) 積層インダクタおよびその製造方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20010731