JPH03205877A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
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- JPH03205877A JPH03205877A JP184690A JP184690A JPH03205877A JP H03205877 A JPH03205877 A JP H03205877A JP 184690 A JP184690 A JP 184690A JP 184690 A JP184690 A JP 184690A JP H03205877 A JPH03205877 A JP H03205877A
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- Pending
Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁ゲート電界効果トランジスタに関し、特
に大電力スイッチング用の絶縁ゲート電界効果トランジ
スタに関する。
に大電力スイッチング用の絶縁ゲート電界効果トランジ
スタに関する。
従来この種の大電力用の絶縁ゲート電界効果トランジス
タは、バイボーラトランジスタのような熱暴走がなく、
スイッチングが高速にできるほか、駆動回路が簡単にな
り省電力化できるなどの理由で、コイルを負荷としてバ
イボーラトランジスタにかわって用いられている。
タは、バイボーラトランジスタのような熱暴走がなく、
スイッチングが高速にできるほか、駆動回路が簡単にな
り省電力化できるなどの理由で、コイルを負荷としてバ
イボーラトランジスタにかわって用いられている。
ところが、この種の絶縁ゲート電界効果トランジスタ（
以下Ｉ ＧＰＥＴと記す）は、等価的に寄生トランジス
タを内蔵してしまうため、ドレイン・ソース間のブレー
クダウン時や、内蔵ダイオードの逆回復時に、この寄生
トランジスタが動作してしまうことがあり、その際、寄
生トランジスタに大電力がかかっていると、熱暴走によ
って破壊してしまう。
以下Ｉ ＧＰＥＴと記す）は、等価的に寄生トランジス
タを内蔵してしまうため、ドレイン・ソース間のブレー
クダウン時や、内蔵ダイオードの逆回復時に、この寄生
トランジスタが動作してしまうことがあり、その際、寄
生トランジスタに大電力がかかっていると、熱暴走によ
って破壊してしまう。
この様子を図面を参照して説明する。第５図は従来のＩ
ＧＦＥＴを示す半導体チップの断面図、第６図及び第７
図は第５図の従来例のドレイン・ソース間にコイルの逆
起電力などのサージが印加された場合の挙動を示す等価
回路図及び信号波形図である。
ＧＦＥＴを示す半導体チップの断面図、第６図及び第７
図は第５図の従来例のドレイン・ソース間にコイルの逆
起電力などのサージが印加された場合の挙動を示す等価
回路図及び信号波形図である。
ドレイン電’ｆｌｉｔ １ ｃとソース領域７の間に、
ブレークダウン電圧をこえるサージが印加されると、ソ
ース領域７、ベース領域２及びドレイン領域ｌａ，ｌｂ
をそれぞれエミッタ領域、ベース領域及びコレクタ領域
とする寄生トランジスタＴｒのベースの電位が上昇して
しまい、いわゆるスナップバックを引きおこし熱暴走に
より破壊する。また、ドレイン・ソース間電圧■Ｄ５の
上昇が急激におこると、ドレイン・ベース間容量Ｃ。に
変位電流が経路１２を通って流れて、寄生トランジスタ
のベース電流となりやはり熱暴走して破壊する。
ブレークダウン電圧をこえるサージが印加されると、ソ
ース領域７、ベース領域２及びドレイン領域ｌａ，ｌｂ
をそれぞれエミッタ領域、ベース領域及びコレクタ領域
とする寄生トランジスタＴｒのベースの電位が上昇して
しまい、いわゆるスナップバックを引きおこし熱暴走に
より破壊する。また、ドレイン・ソース間電圧■Ｄ５の
上昇が急激におこると、ドレイン・ベース間容量Ｃ。に
変位電流が経路１２を通って流れて、寄生トランジスタ
のベース電流となりやはり熱暴走して破壊する。
このような寄生トランジスタによる破壊を防ぐためには
、寄生トランジスタのＦｌｆｅを下げるなどして寄生ト
ランジスタの動作をおさえることが必要である。そのた
めには、少数キャリアがソース領域７からベース領域２
を拡散してゆくのを防止するため、ベース領域２にライ
フタイムキラーを導入する手法がある。ところが、白金
のようなライフタイムキラーの拡散が深すぎてベース・
ドレイン接合にまで達すると空乏層が拡がった際に、漏
れ電流発生の中心となるため、できるだけ浅く導入する
必要がある。
、寄生トランジスタのＦｌｆｅを下げるなどして寄生ト
ランジスタの動作をおさえることが必要である。そのた
めには、少数キャリアがソース領域７からベース領域２
を拡散してゆくのを防止するため、ベース領域２にライ
フタイムキラーを導入する手法がある。ところが、白金
のようなライフタイムキラーの拡散が深すぎてベース・
ドレイン接合にまで達すると空乏層が拡がった際に、漏
れ電流発生の中心となるため、できるだけ浅く導入する
必要がある。
なお、逆回復時間短縮のため白金などのライフタイムキ
ラーをベース領域とＮ一型ドレイン領域間のＰＮ接合近
傍のダイ・オード領域に拡散する手法も知られている。
ラーをベース領域とＮ一型ドレイン領域間のＰＮ接合近
傍のダイ・オード領域に拡散する手法も知られている。
上述した従来のＩＧＦＥＴは、寄生トランジスタが形成
されているためドレイン・ソース間のサージなどにより
ベースにサージ電流や変位電流が流れて寄生トランジス
タが動作することにより熱暴走してしまい、破壊しやす
いという欠点がある。
されているためドレイン・ソース間のサージなどにより
ベースにサージ電流や変位電流が流れて寄生トランジス
タが動作することにより熱暴走してしまい、破壊しやす
いという欠点がある。
またヘース領域とドレイン領域とのＰＮ接合近傍のダイ
オード領域にライフタイムキラーを拡散したものは、空
乏層がライフタイムキラー拡散領域に達した場合にライ
フタイムキラーが、キャリアの生戒中心となり、ドレイ
ン・ソース間の漏れ電流が増加するという欠点がある。
オード領域にライフタイムキラーを拡散したものは、空
乏層がライフタイムキラー拡散領域に達した場合にライ
フタイムキラーが、キャリアの生戒中心となり、ドレイ
ン・ソース間の漏れ電流が増加するという欠点がある。
本発明の絶縁ゲート電界効果トランジスタは、ソース領
域及びドレイン領域とは逆導電型でチャンネル部を含む
領域（ベース領域）にライフタイムキラーを含み、かつ
、そのライフタイムキラーが、上記チャンネル部を含む
領域とドレイン領域との間の接合に逆バイアスを印加し
た時に上記チャンネル部を含む領域に延びる空乏層中に
は、実質上含まれないというものである。
域及びドレイン領域とは逆導電型でチャンネル部を含む
領域（ベース領域）にライフタイムキラーを含み、かつ
、そのライフタイムキラーが、上記チャンネル部を含む
領域とドレイン領域との間の接合に逆バイアスを印加し
た時に上記チャンネル部を含む領域に延びる空乏層中に
は、実質上含まれないというものである。
次に本発明について図面を参照して説明する。
第１図及び第２図は本発明の第１の実施例の縦型ＩＧＦ
ＥＴを示す半導体チップの断面図及び不純物プロファイ
ルを示す図、第３図は製造工程の一部を示すための図で
ある。
ＥＴを示す半導体チップの断面図及び不純物プロファイ
ルを示す図、第３図は製造工程の一部を示すための図で
ある。
以下、その製法に沿って本実施例を説明する。
通常の縦型ＩＧＦＥＴと同様にゲート電極となる多結晶
シリコン膜をマスクとして例えばｎチャンネルＩＧＦＥ
Ｔの場合、Ｎ一型ドレイン領域１となるシリコン基板に
ボロンを拡散しＰ型のベース領域２とする。その後、Ｃ
ＶＤ酸化シリコン膜ＩＯを戒長させた後、パターニング
してマスクとし、多結晶シリコン膜４によるマスクと組
合せてＮ＋型のソース領域７を形成し、同じマスクで白
金などのライフタイムキラーを拡散する。このときライ
フタイムキラーは、ソース領域２よりも深く、ソース・
ドレイン間に逆バイアス印加時の空乏層７よりは浅くな
るように拡散する。その後ＣＶＤ酸化シリコン膜１０除
去・層間絶縁膜５形成・ソース電極６形成を経て完戒す
る。
シリコン膜をマスクとして例えばｎチャンネルＩＧＦＥ
Ｔの場合、Ｎ一型ドレイン領域１となるシリコン基板に
ボロンを拡散しＰ型のベース領域２とする。その後、Ｃ
ＶＤ酸化シリコン膜ＩＯを戒長させた後、パターニング
してマスクとし、多結晶シリコン膜４によるマスクと組
合せてＮ＋型のソース領域７を形成し、同じマスクで白
金などのライフタイムキラーを拡散する。このときライ
フタイムキラーは、ソース領域２よりも深く、ソース・
ドレイン間に逆バイアス印加時の空乏層７よりは浅くな
るように拡散する。その後ＣＶＤ酸化シリコン膜１０除
去・層間絶縁膜５形成・ソース電極６形成を経て完戒す
る。
サージなどによりベース領域２の電位が上昇すると、ソ
ース領域２から少数キャリアが白金拡散層８に引き出さ
れるが、白金が再結合中心となって少数キキリアを減少
させるためドレイン領域に少数キャリアが拡散しにくく
なり、寄生トランジスタの動作がおさえられる。
ース領域２から少数キャリアが白金拡散層８に引き出さ
れるが、白金が再結合中心となって少数キキリアを減少
させるためドレイン領域に少数キャリアが拡散しにくく
なり、寄生トランジスタの動作がおさえられる。
第２図は本発明の第２の実施例の横型ＩＧＦＥＴを示す
半導体チップの断面図である。
半導体チップの断面図である。
この場合もサージなどによりベース領域２の電位が上昇
すると少数キャリアが白金拡散層８に引き出されるが、
白金が再結合中心となり少数キャリアの拡散がおさえら
れ寄生トランジスタの動作をおさえることができる。
すると少数キャリアが白金拡散層８に引き出されるが、
白金が再結合中心となり少数キャリアの拡散がおさえら
れ寄生トランジスタの動作をおさえることができる。
以上説明したように本発明はベース領域で、逆バイアス
印加時の空乏層の達しない部分にのみ、ライフタイムキ
ラーを導入したことにより逆バイアス印加時の漏れ電流
をおさえながら、寄生トランジスタの動作をおさえるこ
とができ、サージなどによる破壊を防止できる効果があ
る。
印加時の空乏層の達しない部分にのみ、ライフタイムキ
ラーを導入したことにより逆バイアス印加時の漏れ電流
をおさえながら、寄生トランジスタの動作をおさえるこ
とができ、サージなどによる破壊を防止できる効果があ
る。
第１図及び第２図は本発明の第１の実施例の縦型ＩＧＦ
ＥＴを示す半導体チップの断面図及び不純物プロファイ
ルを示す図、第３図は第１の実施例の製造工程の説明に
使用する半導体チップの断面図、第４図は第２の実施例
の横型ＩＧＦＥＴを示す半導体チップの断面図、第５図
は従来例の縦型ＩＧＦＥＴを示す半導体チップの断面図
、第６図及び第７図は従来例のサージ印加時の動作を説
明するための等価回路図及び信号波形図である。 １ａ・・・Ｎ一型ドレイン領域、１ｂ・・・Ｎ＋型ドレ
イン領域、１ｃ・・・ドレイン電極、２・・・ベース領
域、３・・・ゲート絶縁膜、４・・・ゲート電極、４ａ
・・・多結晶シリコン膜、５・・・層間絶縁膜、６・・
・ソース電極、７・・・ソース領域、８・・・白金拡散
層、９・・・空乏層、１０・・・ＣＶＤ酸化シリコン膜
、１１．１２・・・電流経路。
ＥＴを示す半導体チップの断面図及び不純物プロファイ
ルを示す図、第３図は第１の実施例の製造工程の説明に
使用する半導体チップの断面図、第４図は第２の実施例
の横型ＩＧＦＥＴを示す半導体チップの断面図、第５図
は従来例の縦型ＩＧＦＥＴを示す半導体チップの断面図
、第６図及び第７図は従来例のサージ印加時の動作を説
明するための等価回路図及び信号波形図である。 １ａ・・・Ｎ一型ドレイン領域、１ｂ・・・Ｎ＋型ドレ
イン領域、１ｃ・・・ドレイン電極、２・・・ベース領
域、３・・・ゲート絶縁膜、４・・・ゲート電極、４ａ
・・・多結晶シリコン膜、５・・・層間絶縁膜、６・・
・ソース電極、７・・・ソース領域、８・・・白金拡散
層、９・・・空乏層、１０・・・ＣＶＤ酸化シリコン膜
、１１．１２・・・電流経路。
Claims (1)
- ソース領域及びドレイン領域とは逆導電型でチャンネル
部を含む領域にライフタイムキラーを含み、かつ、その
ライフタイムキラーが上記チャンネル部を含む領域とド
レイン領域との間の接合に逆バイアスを印加した時に上
記チャンネル部を含む領域に延びる空乏層中には実質上
含まれないことを特徴とする絶縁ゲート電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP184690A JPH03205877A (ja) | 1990-01-08 | 1990-01-08 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP184690A JPH03205877A (ja) | 1990-01-08 | 1990-01-08 | 絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03205877A true JPH03205877A (ja) | 1991-09-09 |
Family
ID=11512917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP184690A Pending JPH03205877A (ja) | 1990-01-08 | 1990-01-08 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03205877A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694960A1 (en) * | 1994-07-25 | 1996-01-31 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Process for the localized reduction of the lifetime of charge carriers |
| JP2005520319A (ja) * | 2001-06-14 | 2005-07-07 | ゼネラル セミコンダクター，インク． | 対称的トレンチ金属酸化膜半導体電界効果トランジスタ素子及びその製造方法 |
| US7800428B2 (en) | 2006-11-03 | 2010-09-21 | Infineon Technologies Ag | Semiconductor device and method for controlling a semiconductor device |
-
1990
- 1990-01-08 JP JP184690A patent/JPH03205877A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694960A1 (en) * | 1994-07-25 | 1996-01-31 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Process for the localized reduction of the lifetime of charge carriers |
| US5900652A (en) * | 1994-07-25 | 1999-05-04 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Apparatus for the localized reduction of the lifetime of charge carriers, particularly in integrated electronic devices |
| US6168981B1 (en) | 1994-07-25 | 2001-01-02 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Method and apparatus for the localized reduction of the lifetime of charge carriers, particularly in integrated electronic devices |
| JP2005520319A (ja) * | 2001-06-14 | 2005-07-07 | ゼネラル セミコンダクター，インク． | 対称的トレンチ金属酸化膜半導体電界効果トランジスタ素子及びその製造方法 |
| US7800428B2 (en) | 2006-11-03 | 2010-09-21 | Infineon Technologies Ag | Semiconductor device and method for controlling a semiconductor device |
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