JP3907911B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3907911B2 JP3907911B2 JP2000092676A JP2000092676A JP3907911B2 JP 3907911 B2 JP3907911 B2 JP 3907911B2 JP 2000092676 A JP2000092676 A JP 2000092676A JP 2000092676 A JP2000092676 A JP 2000092676A JP 3907911 B2 JP3907911 B2 JP 3907911B2
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- interlayer insulating
- insulating film
- film
- refractory metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 51
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000011229 interlayer Substances 0.000 claims description 89
- 239000003870 refractory metal Substances 0.000 claims description 48
- 238000000034 method Methods 0.000 claims description 43
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 32
- 239000000463 material Substances 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 230000001681 protective effect Effects 0.000 claims description 9
- 238000002844 melting Methods 0.000 claims description 8
- 230000008018 melting Effects 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 5
- 229910000838 Al alloy Inorganic materials 0.000 claims description 2
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 2
- 241000951471 Citrus junos Species 0.000 claims 1
- 239000011241 protective layer Substances 0.000 claims 1
- 238000005530 etching Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 10
- 239000010410 layer Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000010354 integration Effects 0.000 description 6
- 229920001721 polyimide Polymers 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
- H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、更に詳細には、半導体装置の高集積化及び微細化の要求を満足させることができるヒューズ構造を備えた半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置には、ヒューズが設けられているものが多い。例えば、ＤＲＡＭ、ＳＲＡＭ等の半導体メモリでは、検査工程で、メモリセルに欠陥が検出されたとき、欠陥メモリセルに代えて冗長メモリセルを製品のメモリセルとするために、欠陥メモリセルのアドレスに関連したヒューズをレーザ光等の照射により溶断して欠陥メモリセルを遮断し、正常な冗長メモリセルを活性化し、動作可能状態にしている。また、ＤＲＡＭ等の半導体メモリは、標準として、各種の異なる動作モード、例えばスタティクカラムモード、高速フェーズモード等の動作回路を備えている。そして、これらの動作回路のうち、製品に要求される動作回路のみを動作可能にするために、関連するヒューズを溶断して製品に不要な動作回路を非活性化している。
【０００３】
ところで、半導体装置の高集積化及び微細化の要求に伴い、半導体装置の配線構造は、層間絶縁膜と配線とを交互に多段に設け、層間絶縁膜を貫通するスルーホールを埋めたコンタクトプラグを介して層間絶縁膜間の配線同士を接続する多層配線構造が多用されるようになっている。多層配線構造では、ヒューズ構造は、最上段の配線層の下地膜と同じ層間絶縁膜上に形成された対のヒューズ電極と、対のヒューズ電極の各電極を接続するヒューズとから構成され、その上を覆う保護膜で保護されている。
【０００４】
ここで、図６を参照して、多層配線構造の最上段配線と同じ層間絶縁膜上に形成されている従来のヒューズ構造を説明する。図６は従来のヒューズ構造の構成を示す断面図である。このような従来技術として特開平１１−１７０１１号公報がある。半導体装置の従来のヒューズ構造１０では、ヒューズ１２は、図６に示すように、ヒューズ電極１８Ａ、Ｂを接続する導体として形成されており、ヒューズ電極１８Ａ、Ｂは、多数本の最上段の配線１６Ａ〜Ｃ（図６では、簡単に３本のみ図示）とほぼ並んで下地層間絶縁膜１４上に形成されている。ヒューズ１２、ヒューズ電極１８Ａ、Ｂ、及び配線１６Ａ〜Ｃ上には、保護膜（図示せず）が成膜されている。
【０００５】
ヒューズ電極１８Ａ、Ｂ、及び配線１６Ａ〜Ｃの配線本体２０は、一般的には、Ａｌで形成されている。また、ヒューズ１２はＴｉＮ膜で形成されている。そして、配線１６Ａ〜Ｃは、ヒューズ１２の形成と同じ工程で形成されたＴｉＮ膜１２をＡｌ配線本体２０上に有する。ヒューズ１２がＴｉＮ膜で形成されているのは、レーザ光等の照射光に対して低反射率のＴｉＮ膜を使用することにより、照射光の吸収率を高め、低エネルギーレベルの照射光でヒューズを溶断できるようにするためである。仮に、照射光に対して高反射率を示すＡｌでヒューズ１２を形成すると、照射光の入射エネルギーの多くがヒューズ１２の表面で反射され、僅かのエネルギーしかヒューズ１２に吸収されないために、ヒューズ溶断に要するエネルギーが不足する。つまり、ヒューズを溶断するために、高エネルギーレベルのレーザ光等を必要とするからである。そして、プロセス工程数を少なくするために、ヒューズ電極１８Ａ、Ｂ及び配線本体２０は、同じ工程で形成されている。
【０００６】
ここで、図７を参照して、従来のヒューズ構造１０の形成方法を説明する。図７（ａ）から（ｄ）は、それぞれ、従来のヒューズ構造１０を形成する際の工程毎の断面図である。ヒューズ１２を形成する際には、先ず、図７（ａ）に示すように、下地層間絶縁膜１６上にＡｌ配線層２２を堆積させ、次いでパターニングして、図７（ｂ）に示すように、ヒューズ電極１８Ａ、Ｂ、及び配線本体２０を形成し、次いで、図７（ｃ）に示すように、基板全面にＴｉＮ膜２４を成膜する。そして、ＴｉＮ膜２４をパターニングして、図７（ｄ）に示すように、ヒューズ電極１８Ａ、Ｂを接続するヒューズ１２、及びＴｉＮ膜１２で覆われた配線１６Ａ〜Ｃを形成する。
【０００７】
【発明が解決しようとする課題】
ところで、半導体装置の高集積化及び微細化に伴い、配線及びヒューズ構造に許容できる占有面積も減少し、ヒューズ電極同士の間隔、一の対のヒューズ電極と他の対のヒューズ電極との間隔、及び配線間隔が、益々狭くなっている。しかし、上述した従来のヒューズ構造では、ヒューズ電極自体に関し、またヒューズ電極と同時形成する配線に関連して、以下のような問題があって、半導体装置の高集積化及び微細化の障害になっていた。第１には、ヒューズ電極間隔及び配線間隔が狭くなるにつれて、ＴｉＮ膜２４（図７（ｃ）参照）をパターニングするためのエッチングマスクの位置決めマージンが小さくなって、位置決めが難しくなり、そのために、ヒューズ電極欠陥、或いは配線欠陥が生じ易くなることである。例えば、エッチングマスク（レジスト）２６が、図８（ａ）に示すように、配線本体２０（又はヒューズ電極１８Ａ、Ｂ）から僅かにずれて位置決めされると、図８（ｂ）に示すように、配線本体２０（又はヒューズ電極１８Ａ、Ｂ）がエッチングされ、配線断面積（又はヒューズ電極断面積）が減少して、電気抵抗が増大する。
【０００８】
第２には、配線間隔が狭くなるにつれて、配線本体２０Ａと配線本体２０Ｂとの間の下地層間絶縁膜１６上のＴｉＮ膜２４、つまり穴奥のＴｉＮ膜２４をエッチングする際のアスペクト比が大きくなって、完全にエッチングすることが難しくなる。その結果、図９に示すように、穴奥のＴｉＮ膜２４の一部が残留したり、或いは配線同士の短絡等の配線欠陥が生じ易く、従って、配線間隔をこれ以上狭くすることができないという問題があった。しかし、最上段配線とヒューズ電極とをそれぞれ独立した工程で形成するのは、経済的でない。
【０００９】
以上の説明から判る通り、従来のヒューズ構造は、半導体装置の更なる高集積化及び微細化の要求に応えることが難しかった。そこで、本発明の目的は、半導体装置の高集積化及び微細化の要求を満足させることができるヒューズ構造を備えた半導体装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明者は、本発明の目的が、ヒューズ構造の微細化の要求に応えること、それに加えてヒューズ構造と同時形成する配線構造の微細化の要求に応えることであると考え、ダマシン法、又はディアルダマシン法によってヒューズ電極及び配線を埋め込み形成することによって、ヒューズ電極及び配線の微細構造を形成し、次いでヒューズ電極を接続するヒューズを形成することを着想し、実験を重ねて、本発明を完成するに到った。
【００１１】
上記目的を達成するために、上述の知見に基づいて、参考例に係る半導体装置（以下、参考例と言う）は、層間絶縁膜に埋め込み形成された一対のヒューズ電極と、一対のヒューズ電極上を含めて層間絶縁膜上に成膜された別の絶縁膜と、別の絶縁膜上に形成され、別の絶縁膜を貫通して、一対のヒューズ電極の各電極を相互に接続する、高融点金属膜からなるヒューズとを備えていることを特徴としている。
【００１２】
参考例では、ヒューズ電極を埋め込み形成することにより微細化及び高密度配置が可能となる。参考例及び後述の第１の発明で、高融点金属膜は、好ましくは、レーザ光、赤外線等の照射光を吸収し易い性質、つまり照射光に対して低反射性の高融点金属膜である方が良く、例えばＴｉＮ膜、ＴｉＮ膜とＴｉ膜との積層膜、及びＷＴｉ膜のいずれかである。また、ヒューズ電極が、通常、Ａｌ、Ａｌ合金、Ｃｕ、及びＣｕ合金のいずれかで形成されている。尚、高融点金属膜の膜厚は、１００Å以上である。
【００１３】
参考例の好適な実施態様では、プロセス工程数を少なくするために、ヒューズ電極が、多層配線構造の最上段の配線と同じ工程で形成されている。つまり、半導体装置は、多層配線構造の最上段配線として、ヒューズ電極と同じ材質で層間絶縁膜に埋め込み形成された配線を備えている。
【００１４】
ところで、参考例では、対のヒューズ電極が、縦列状に多数配置されているとき、ヒューズをヒューズ電極に接続するために別に絶縁膜に設ける開口部が、図１０に示すように、相互に近接するために、開口部を所定の位置に開口することが難しいという問題があって、ヒューズ構造の更なる微細化を図ることが難しい。図１０は、層間絶縁膜上のヒューズ電極、開口部及びヒューズの配置図である。
【００１５】
そこで、本発明に係る半導体装置（以下、第１の発明と言う）は、第一の層間絶縁膜に埋め込み形成された一対のヒューズ電極と、第一の層間絶縁膜上に形成され、一対のヒューズ電極の各電極を相互に接続する、高融点金属膜からなるヒューズと、多層配線構造の最上段配線として、第一の層間絶縁膜に一部埋め込み形成され、かつヒューズ電極と同じ材質で形成された最上段配線と、最上段配線の拡散保護膜として、最上段配線の上及び第一の層間絶縁膜の上にヒューズと同じ材質で形成された高融点金属膜と、ヒューズ、最上段配線上の高融点金属膜及び第一の層間絶縁膜の上に形成された第二の層間絶縁膜とを有することを特徴としている。
【００１６】
第１の発明では、参考例とは異なり、ヒューズを構成する高融点金属膜は、層間絶縁膜上に直接形成されている。よって、第１の発明では、ヒューズ電極を埋め込み形成することにより微細化及び高密度配置が可能となり、また、参考例のように別の絶縁膜を成膜することなく、直接、層間絶縁膜上に、低反射性高融点金属膜を形成し、パターニングしているので、参考例とは異なり、微細化の障害となる開口部を絶縁膜に設ける必要がない。従って、参考例より、更に高密度でヒューズ電極を配置することができる。また、第１の発明は、別の絶縁膜及び別の絶縁膜に設ける開口部を必要としないので、参考例に比べて少ないプロセス工程数で作製することができる。
【００１７】
第１の発明の好適な実施態様では、プロセス工程数を少なくするために、第一の層間絶縁膜に埋め込み形成された一対のヒューズ電極と、第一の層間絶縁膜に一部埋め込み形成され、ヒューズ電極と同じ材質で形成された最上段配線と、第一の層間絶縁膜に一部埋め込み形成され、ヒューズ電極と同じ材質で形成された、半導体装置の回路を外部と電気的に接続する電極パッドと、第一の層間絶縁膜上に形成され、一対のヒューズ電極の各電極を相互に接続する高融点金属膜からなるヒューズと、第一の層間絶縁膜の上で あって、最上段配線及び電極パッドのそれぞれの上に、ヒューズと同じ材質で形成された高融点金属膜と、第一の層間絶縁膜、ヒューズ及び最上段配線の上に形成された高融点金属膜を覆い、電極パッド上に形成された高融点金属膜の一部を露出する開口部が形成された第二の層間絶縁膜と、第二の層間絶縁膜上に形成され、開口部において電極パッド上に形成された高融点金属膜の一部を露出するとともに、ヒューズ上に位置する第二の層間絶縁膜の一部を露出させる第２の開口部を有する第三の層間絶縁膜とを有することを特徴とする。
【００１８】
第１の発明の更に好適な実施態様では、プロセス工程数を少なくするために、第一、第二、第三及び第四の溝を有する第一の層間絶縁膜と、第一及び第二の溝に各々埋め込み形成された一対のヒューズ電極と、第三の溝に埋め込み形成され、ヒューズ電極と同じ材質で形成された最上段配線と、第四の溝に埋め込まれ、ヒューズ電極と同じ材質で形成された電極パッドと、第一の層間絶縁膜上に形成され一対のヒューズ電極の各電極を相互に接続する高融点金属からなるヒューズと、第一の層間絶縁膜の上であって、最上段配線上及び電極パッド上にそれぞれ形成され、ヒューズと同じ材質で形成された高融点金属膜と、ヒューズ、最上段配線上の高融点金属膜及び第一の層間絶縁膜の上に形成され、電極パッド上の高融点金属膜の一部を露出する開口部を有する第二の層間絶縁膜とを有することを特徴とする。
【００１９】
また、本実施態様では、第二の層間絶縁膜に相当するカバー絶縁膜は電気絶縁性を有する限り制約はないが、レーザ光等を照射してヒューズを溶断する上から、好適には、カバー絶縁膜は、５００Å以上１０，０００Å以下の膜厚を有するシリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）、及びシリコン酸化窒化膜（ＳｉＯＮ）の単層膜もしくはそれらの積層膜である。
【００２０】
参考例に係る半導体装置の製造方法（以下、参考例方法と言う）は、埋め込み配線形成方法によって多層配線構造の最上段配線及び一対のヒューズ電極を層間絶縁膜に埋め込み形成する工程と、多層配線構造の最上段配線上及び一対のヒューズ電極上を含めて、層間絶縁膜上に別の絶縁膜を成膜する工程と、別の絶縁膜をエッチングして一対のヒューズ電極の各電極を露出させる開口部を形成する工程と、別の絶縁膜上、及び開口部を介して一対のヒューズ電極の各電極上に高融点金属膜を成膜する工程と、金属膜をパターニングして、一対のヒューズ電極の各電極を電気的に接続するヒューズを形成する工程とを備えることを特徴としている。
【００２１】
第１の発明に係る半導体装置を製造する際に適用する、本発明に係る半導体装置の製造方法（以下、第１の発明方法と言う）は、埋め込み配線形成方法によって多層配線構造の最上段配線及び一対のヒューズ電極を第一の層間絶縁膜に埋め込み形成する第１の工程と、多層配線構造の最上段配線上及び一対のヒューズ電極上を含めて、第一の層間絶縁膜上に高融点金属膜を成膜する第２の工程と、高融点金属膜をパターニングして、一対のヒューズ電極の各電極を電気的に接続するヒューズを形成すると共に、個々の最上段配線上に独立して積層された高融点金属膜を形成する第３の工程と、ヒューズ、最上段配線上の高融点金属膜及び第一の層間絶縁膜の上に第二の層間絶縁膜を形成する第４の工程とを備えていることを特徴としている。
【００２２】
第１の発明方法の実施態様では、第１の工程では、更に、半導体装置の回路を外部と電気的に接続する接続用パッドとして機能する電極パッドを第一の層間絶縁膜に埋め込み形成し、第２の工程では、電極パッド上にも高融点金属膜を成膜し、第３の工程では、高融点金属膜をパターニングして、電極パッド上に積層された高融点金属膜を形成し、第４の工程では、電極パッド上の高融点金属膜の一部を露出するように第二の層間絶縁膜に開口部を形成するようにしても良い。
【００２３】
【００２４】
従来の半導体装置の製造方法では、最上段配線、電極パッド、ヒューズ電極、及びヒューズをそれぞれ別の工程で形成していたので、フォトマスクとして、最上段配線、電極パッド、ヒューズ電極、及びヒューズの各々を覆うそれぞれ別個のフォトマスクを必要としていた。しかし、上述の第１の発明方法の実施態様では、最上段配線、電極パッド、ヒューズ電極、及びヒューズ、並びにそれらの上に成膜する金属膜を同じプロセス工程で形成し、同時に金属膜をパターニングしている。
【００２５】
そこで、本発明に適するフォトマスクは、上述の第１の発明方法の実施態様の半導体装置の製造方法の第３の工程で金属膜をパターニングする際に、金属膜上に成膜したフォトレジスト膜を露光、現像して、金属膜のパターニング用のエッチングマスクを形成するためのフォトマスクであって、最上段配線、電極パッド、及びヒューズ電極を外方に延在するように覆うと共にヒューズを形成する所定のパターンを備えていることを特徴としている。
【００２６】
本発明に適するフォトマスクを用いてフォトレジスト膜をパターニングすることにより、コンタクトプラグのレイアウトを考慮しつつ、ヒューズ電極用等として一括して正確に金属膜をエッチングすることができるエッチングマスクを形成することできる。
【００２７】
【発明の実施の形態】
以下に、添付図面を参照し、実施形態例を挙げて本発明の実施の形態を具体的かつ詳細に説明する。
半導体装置の参考例
図１は参考例の半導体装置の要部であるヒューズ構造の構成を示す断面図である。参考例の半導体装置の要部、即ちヒューズ構造３０は、図１に示すように、ＳｉＯ２膜等の層間絶縁膜３２に埋め込み形成された一対のヒューズ電極３４Ａ、Ｂと、一対のヒューズ電極３４Ａ、Ｂ上に成膜された膜厚０．２μｍのＳｉＮ膜３６と、ＳｉＮ膜３６を貫通して、一対のヒューズ電極３４Ａ、Ｂの各電極をそれぞれ露出する開口部３８Ａ、Ｂと、開口部３８Ａ、Ｂ間のＳｉＮ膜３６上に形成され、かつ開口部３８Ａ、Ｂを経由して一対のヒューズ電極３４Ａ、Ｂの各電極をそれぞれ相互に接続するヒューズ４０とを備えている。
【００２８】
ヒューズ電極３４Ａ、Ｂは、それぞれ、埋め込み配線形成方法によって、図示しない多層配線構造の最上段配線と同時にＡｌ又はＣｕで形成されている。また、ヒューズ電極３４Ａ、Ｂの各電極を接続するヒューズ４０は、膜厚１０００Åの低反射性高融点金属膜、例えばＴｉＮ膜、ＴｉＮ膜とＴｉ膜との積層膜、及びＴｉＷ膜のいずれかで形成されている。
【００２９】
参考例では、埋め込み配線形成方法によってヒューズ電極３４Ａ、Ｂを形成しているので、従来のヒューズ構造に比べて、微細なヒューズ電極を高密度で形成することができる。
【００３０】
半導体装置の製造方法の参考例
図２（ａ）から（ｃ）は、それぞれ、参考例の方法に従って、ヒューズ構造を形成した際の工程毎の断面図である。先ず、図２（ａ）に示すように、埋め込み配線形成方法によって、多層配線構造の最上段配線（図示せず）及び一対のヒューズ電極３４Ａ、Ｂを層間絶縁膜３２に形成する。次いで、ヒューズ電極３４Ａ、Ｂ上を含めて層間絶縁膜３２上に膜厚０．２μｍのＳｉＮ膜３６をプラズマＣＶＤ法によって成膜し、続いて、図２（ｂ）に示すように、ＳｉＮ膜３６をエッチングして一対のヒューズ電極３４Ａ、Ｂの各電極をそれぞれ露出させる開口部３８Ａ、Ｂを形成する。
【００３１】
次に、ＳｉＮ膜３６上、及び開口部３８Ａ、Ｂを介して一対のヒューズ電極３４Ａ、Ｂ上に、図２（ｃ）に示すように、スパッタ法によって膜厚１０００Åの低反射性高融点金属膜、例えばＴｉＮ膜４０ａを以下のスパッタ条件で堆積させる。プラズマエッチング法により、ＴｉＮ膜４０ａをパターニングし、一対のヒューズ電極３４Ａ、Ｂを接続するヒューズ４０を形成することにより、図１に示すヒューズ構造３０を形成することができる。
【００３２】
半導体装置の実施形態例１
本実施形態例は、第１の発明に係る半導体装置の実施形態の一例であって、図３は本実施形態例の半導体装置の要部であるヒューズ構造の構成を示す断面図である。本実施形態例の半導体装置の要部、即ちヒューズ構造４２は、図３に示すように、ＳｉＯ２膜等の層間絶縁膜４４に、それぞれ、埋め込み形成された一対のヒューズ電極４６Ａ、Ｂと、電極パッド４８と、及び多層配線構造の最上段配線５０Ａ、Ｂと、一対のヒューズ電極４６Ａ、Ｂの各電極を相互に接続するように形成された膜厚１０００Åの低反射性高融点金属膜、例えばＴｉＮ膜からなるヒューズ５２とを備えている。ヒューズ電極４６Ａ、Ｂ、電極パッド４８、及び配線５０Ａ、Ｂは、埋め込み配線形成方法によって、同じ材質、例えばＣｕで埋め込み形成された導体である。また、電極パッド４８、及び配線５０Ａ、Ｂは、Ｃｕで埋め込み形成された本体上に、ヒューズ５２と同じＴｉＮ膜５２をＣｕの拡散保護膜として備えている。
【００３３】
電極パッド４８を除いて、ヒューズ電極４６Ａ、Ｂ、及び配線５０Ａ、Ｂは、ＳｉＯ２膜からなるカバー絶縁膜５４によって被覆されている。カバー絶縁膜５４は、ヒューズ電極４６Ａ、Ｂ及び配線５０Ａ、Ｂを大気から遮断する保護膜として機能する。一方、電極パッド４８は、カバー絶縁膜５４を貫通して設けられた開口部５６によって、露出している。更に、カバー絶縁膜５４上には、開口部５６及びヒューズ５２の領域を除いて、ポリイミド膜５８が保護膜として形成されている。ポリイミド膜５８はレーザ光等を吸収し易いので、ヒューズ５２の領域上のポリイミド膜５８は除去され、第２の開口部５９となっている。
【００３４】
本実施形態例では、ヒューズ電極４６Ａ、Ｂ、電極パッド４８、及び配線５０Ａ、Ｂが、埋め込み配線形成方法によって形成され、直接、ヒューズ５２を形成する低反射性高融点金属膜がヒューズ電極４６上に成膜されているので、ヒューズ構造及び最上段配線の微細化及び高集積化が容易である。また、本実施形態例では、ＳｉＮ膜等の絶縁膜を層間絶縁膜上に形成する必要がないので、それだけ、参考例に比べて、プロセス工程数が減って、経済的にヒューズ構造を形成することができる。
【００３５】
半導体装置の製造方法の実施形態例１
本実施形態例は、上述の実施形態例１のヒューズ構造を形成する際に適用した、第１の発明方法に係る半導体装置の製造方法の実施形態の一例であって、図４（ａ）から（ｃ）及び図５（ｄ）から（ｆ）は、それぞれ、本実施形態例の方法に従って、ヒューズ構造を形成した際の工程毎の断面図である。先ず、図４（ａ）に示すように、ＳｉＯ２膜からなる層間絶縁膜４４に、埋め込み配線形成方法によって、それぞれ、Ｃｕからなる、ヒューズ電極４６Ａ、Ｂ、電極パッド４８、及び配線５０Ａ、Ｂを形成する。
【００３６】
次いで、図４（ｂ）に示すように、ヒューズ電極４６Ａ、Ｂ上、電極パッド４８上、及び配線５０Ａ、Ｂ上を含めて層間絶縁膜４４上に、以下のスパッタ条件で膜厚１００ÅのＴｉＮ膜５２ａをスパッタ法によって堆積させる。
【００３７】
次に、図４（ｃ）に示すように、ＴｉＮ膜５２ａ上にフォトレジスト膜を成膜し、フォトリソグラフィ処理を行って、ヒューズ電極４６Ａ、Ｂ間の領域上、電極パッド４８上、及び配線５０Ａ、Ｂ上のＴｉＮ膜５２ａをそれぞれ独立して覆うエッチングマスク６０を形成する。
【００３８】
続いて、エッチングマスク６０を使って、ＴｉＮ膜５２ａをエッチングして、図５（ｄ）に示すように、ヒューズ電極４６Ａ、Ｂ間の領域上、電極パッド４８上、及び配線５０Ａ、Ｂ上に、それぞれ、ＴｉＮ膜５２ａを残す。ヒューズ電極４６Ａ、Ｂ間の領域上のＴｉＮ膜５２ａはヒューズ５２として機能し、電極パッド４８上、及び配線５０Ａ、Ｂ上のＴｉＮ膜５２ａはＣｕ拡散保護膜として機能する。次に、図５（ｅ）に示すように、ＴｉＮ膜５２ａ上を含めて層間絶縁膜４４上に、カバー絶縁膜５４としてＳｉＯＮ膜をプラズマＣＶＤ法によって成膜する。次いで、図５（ｆ）に示すように、カバー絶縁膜５４をエッチングして、電極パッド４８上のＴｉＮ膜５２ａを露出させる開口部５６を形成する。
【００３９】
更に、カバー絶縁膜５４上に保護膜としてポリイミド膜５８を成膜し、次いでエッチングして、ポリイミド膜５８を貫通して、開口部５６を露出させ、かつヒューズ５２の領域上のカバー絶縁膜５４を露出させる第２の開口部５９を設ける。これにより、図３に示す実施形態例１のヒューズ構造４２、電極パッド４８、最上段配線５０Ａ、Ｂを形成することができる。
【００４０】
フォトマスクの例
図１１（ａ）は本発明に適するフォトマスクのパターンを示すパターン図、図１１（ｂ）はヒューズ電極、電極パッド及び最上段配線のレイアウト図、図１１（ｃ）はヒューズのレイアウト図、及び図１１（ｄ）はヒューズ電極、電極パッド及び最上段配線を下層の所定配線に接続するコンタクトプラグのレイアウト図である。半導体装置の製造方法の実施形態例１では、図４（ｃ）に示すエッチングマスク６０を形成する際には、先ず、ＴｉＮ膜５２ａ上にフォトレジスト膜（図示せず）を成膜し、次いでフォトマスク（図示せず）を使ったフォトリソグラフィ処理を行ってエッチングマスク６０を形成する。
【００４１】
そこで、本発明に適するフォトマスク６２は、フォトレジスト膜をフォトリソグラフィ処理してエッチングマスク６０を形成する際に露光装置に装着するマスク（レチクル）である。フォトマスク６２は、図１１（ａ）に示すように、ヒューズ電極４６及びヒューズ５２を覆い、かつヒューズ電極４６を下層の所定配線（図示せず）と接続させるコンタクトプラグ６４より外方に延在する所定のパターン７０と、電極パッド４８を覆い、かつ電極パッド４８を下層の別の所定配線（図示せず）と接続させるコンタクトプラグ６６より外方に延在する所定のパターン７２と、最上段配線５０を覆い、かつ最上段配線５０を下層の更に別の所定配線（図示せず）と接続させるコンタクトプラグ６８より外方に延在する所定のパターン７４とを備えている。
【００４２】
所定のパターン７０は、次に説明する第１のパターン７６、第２のパターン７８及び第３のパターン８０を論理和するように合成したパターンとして構成されている。所定のパターン７２及び７４は、次に説明する第１のパターン７６及び第３のパターン８０を合成したパターンとして構成されている。
【００４３】
第１のパターン７６は、図１１（ｂ）に示すように、一対のヒューズ電極４６Ａ、Ｂからなる三対のヒューズ電極４６−Ｉ、４６−II、４６−III （図１１では、便宜的にヒューズ電極を三対設ける）、電極パッド４８、及び最上段配線５０Ａ、Ｂ（図１１では、便宜的に最上段配線５０Ａのみ図示）のレイアウトデータに基づくヒューズ電極等のパターンである。また、第２のパターン７８は、図１１（ｃ）に示すように、三対のヒューズ電極４６−Ｉ〜IIIの各電極を相互に接続するヒューズ５２−Ｉ、５２−II、５２−III のレイアウトデータに基づくヒューズのパターンである。更に、第３のパターン８０は、三対のヒューズ電極４６−Ｉ〜III、電極パッド４８、及び最上段配線５０をそれぞれ下層の所定配線に接続するコンタクトプラグ６４、６６、６８のレイアウトデータに基づくコンタクトプラグのパターンであって、図１１（ｄ）に示す通りである。
【００４４】
第１のパターン７６では、ヒューズ電極４６−Ｉ〜III 、電極パッド４８、及び最上段配線５０Ａ、Ｂの各パターンは、それぞれ、レイアウトデータに基づくヒューズ電極等の所要領域から＋αだけ外方に拡張されるように作製されている。また、第３のパターン８０では、コンタクトプラグ６４、６６、６８のパターンは、それぞれ、レイアウトデータに基づくコンタクトプラグの所要領域から＋βだけ外方に拡張されるように作製されている。α、及びβは、それぞれ、パターンを外方に拡張させるために設定する任意の値である。
【００４５】
本発明に適するフォトマスク６２を用いてフォトレジスト膜をパターニングすることにより、コンタクトプラグ６４、６６、６８のレイアウトを考慮しつつ、ヒューズ電極用等として一括して正確にＴｉＮ膜５２ａをエッチングすることができるエッチングマスク６０を形成することできる。
【００４６】
【発明の効果】
参考例によれば、ヒューズ電極を層間絶縁膜に埋め込み形成し、ヒューズ電極上に成膜した別の絶縁膜の開口部を介してヒューズを設けることにより、従来のヒューズ構造に比べて、高密度で配置された微細なヒューズ構造を形成することができる。また，従来図９のように配線上をヒューズ金属膜が覆ってしまうことがなく、金属膜２４による配線間隔の狭まりを考慮する必要なく配線ピッチを高密度にできる。第１の発明によれば、ヒューズ電極を埋め込み形成することにより微細化及び高密度配置が可能となり、また、絶縁膜を成膜することなく、直接、層間絶縁膜上に、低反射性高融点金属膜を形成し、パターニングしているので、参考例とは異なり、微細化の障害となる開口部を絶縁膜に設ける必要がない。従って、参考例より、更に高密度でヒューズ電極を配置することができる。また、第１の発明は、別の絶縁膜及び別の絶縁膜の開口部を必要としないので、参考例に比べて少ないプロセス工程数で作製することができる。参考例及び第１の発明方法は、それぞれ、参考例及び第１の発明に係る半導体装置を容易に製造できる方法を実現している。
【００４７】
本発明に適するフォトマスクは、最上段配線、電極パッド、及びヒューズ電極を外方に延在するように覆うと共にヒューズを形成する所定のパターンを備えているので、本発明に適するフォトマスクを用いてフォトレジスト膜をパターニングすることにより、これらを一括して正確に金属膜エッチングすることができるエッチングマスクを形成することできる。
【図面の簡単な説明】
【図１】参考例の半導体装置の要部であるヒューズ構造の構成を示す断面図である。
【図２】図２（ａ）から（ｃ）は、それぞれ、参考例の方法に従って、ヒューズ構造を形成した際の工程毎の断面図である。
【図３】参考例の半導体装置の要部であるヒューズ構造の構成を示す断面図である。
【図４】図４（ａ）から（ｃ）は、それぞれ、実施形態例１の方法に従って、ヒューズ構造を形成した際の工程毎の断面図である。
【図５】図５（ｄ）から（ｆ）は、それぞれ、図４（ｃ）に続いて、実施形態例１の方法に従って、ヒューズ構造を形成した際の工程毎の断面図である。
【図６】従来のヒューズ構造の構成を示す断面図である。
【図７】図７（ａ）から（ｄ）は、それぞれ、従来のヒューズ構造を形成する際の工程毎の断面図である。
【図８】図８（ａ）及び（ｂ）は、それぞれ、従来のヒューズ構造の問題点を説明する図である。
【図９】従来のヒューズ構造の別の問題点を説明する図である。
【図１０】参考例の改良すべき点を説明する、ヒューズ電極、ヒューズ、開口部の配置図である。
【図１１】図１１（ａ）は本発明に適するフォトマスクのパターンを示すパターン図、図１１（ｂ）はヒューズ電極、電極パッド及び最上段配線のレイアウト図、図１１（ｃ）はヒューズのレイアウト図、及び図１１（ｄ）はヒューズ電極、電極パッド及び最上段配線を下層の所定配線に接続するコンタクトプラグのレイアウト図である。
【符号の説明】
１０ 半導体装置の従来のヒューズ構造
１２ ヒューズ
１４ 下地層間絶縁膜
１６ 多層配線構造の最上段の配線
１８ ヒューズ電極
２０ 配線本体
３０ 参考例の半導体装置のヒューズ構造
３２ 層間絶縁膜
３４ ヒューズ電極
３６ ＳｉＮ膜
３８ 開口部
４０ ヒューズ
４０ａ ＴｉＮ膜
４２ 実施形態例１の半導体装置のヒューズ構造
４４ 層間絶縁膜
４６ ヒューズ電極
４８ 電極パッド
５０ 多層配線構造の最上段の配線
５２ ヒューズ
５４ カバー絶縁膜
５６ 開口部
５８ ポリイミド膜
５９ 第２の開口部
６０ エッチングマスク
６２ 本発明に適するフォトマスク
６４、６６、６８ コンタクトプラグ
７０、７２、７４ パターン
７６ 第１のパターン
７８ 第２のパターン
８０ 第３のパターン
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、更に詳細には、半導体装置の高集積化及び微細化の要求を満足させることができるヒューズ構造を備えた半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置には、ヒューズが設けられているものが多い。例えば、ＤＲＡＭ、ＳＲＡＭ等の半導体メモリでは、検査工程で、メモリセルに欠陥が検出されたとき、欠陥メモリセルに代えて冗長メモリセルを製品のメモリセルとするために、欠陥メモリセルのアドレスに関連したヒューズをレーザ光等の照射により溶断して欠陥メモリセルを遮断し、正常な冗長メモリセルを活性化し、動作可能状態にしている。また、ＤＲＡＭ等の半導体メモリは、標準として、各種の異なる動作モード、例えばスタティクカラムモード、高速フェーズモード等の動作回路を備えている。そして、これらの動作回路のうち、製品に要求される動作回路のみを動作可能にするために、関連するヒューズを溶断して製品に不要な動作回路を非活性化している。
【０００３】
ところで、半導体装置の高集積化及び微細化の要求に伴い、半導体装置の配線構造は、層間絶縁膜と配線とを交互に多段に設け、層間絶縁膜を貫通するスルーホールを埋めたコンタクトプラグを介して層間絶縁膜間の配線同士を接続する多層配線構造が多用されるようになっている。多層配線構造では、ヒューズ構造は、最上段の配線層の下地膜と同じ層間絶縁膜上に形成された対のヒューズ電極と、対のヒューズ電極の各電極を接続するヒューズとから構成され、その上を覆う保護膜で保護されている。
【０００４】
ここで、図６を参照して、多層配線構造の最上段配線と同じ層間絶縁膜上に形成されている従来のヒューズ構造を説明する。図６は従来のヒューズ構造の構成を示す断面図である。このような従来技術として特開平１１−１７０１１号公報がある。半導体装置の従来のヒューズ構造１０では、ヒューズ１２は、図６に示すように、ヒューズ電極１８Ａ、Ｂを接続する導体として形成されており、ヒューズ電極１８Ａ、Ｂは、多数本の最上段の配線１６Ａ〜Ｃ（図６では、簡単に３本のみ図示）とほぼ並んで下地層間絶縁膜１４上に形成されている。ヒューズ１２、ヒューズ電極１８Ａ、Ｂ、及び配線１６Ａ〜Ｃ上には、保護膜（図示せず）が成膜されている。
【０００５】
ヒューズ電極１８Ａ、Ｂ、及び配線１６Ａ〜Ｃの配線本体２０は、一般的には、Ａｌで形成されている。また、ヒューズ１２はＴｉＮ膜で形成されている。そして、配線１６Ａ〜Ｃは、ヒューズ１２の形成と同じ工程で形成されたＴｉＮ膜１２をＡｌ配線本体２０上に有する。ヒューズ１２がＴｉＮ膜で形成されているのは、レーザ光等の照射光に対して低反射率のＴｉＮ膜を使用することにより、照射光の吸収率を高め、低エネルギーレベルの照射光でヒューズを溶断できるようにするためである。仮に、照射光に対して高反射率を示すＡｌでヒューズ１２を形成すると、照射光の入射エネルギーの多くがヒューズ１２の表面で反射され、僅かのエネルギーしかヒューズ１２に吸収されないために、ヒューズ溶断に要するエネルギーが不足する。つまり、ヒューズを溶断するために、高エネルギーレベルのレーザ光等を必要とするからである。そして、プロセス工程数を少なくするために、ヒューズ電極１８Ａ、Ｂ及び配線本体２０は、同じ工程で形成されている。
【０００６】
ここで、図７を参照して、従来のヒューズ構造１０の形成方法を説明する。図７（ａ）から（ｄ）は、それぞれ、従来のヒューズ構造１０を形成する際の工程毎の断面図である。ヒューズ１２を形成する際には、先ず、図７（ａ）に示すように、下地層間絶縁膜１６上にＡｌ配線層２２を堆積させ、次いでパターニングして、図７（ｂ）に示すように、ヒューズ電極１８Ａ、Ｂ、及び配線本体２０を形成し、次いで、図７（ｃ）に示すように、基板全面にＴｉＮ膜２４を成膜する。そして、ＴｉＮ膜２４をパターニングして、図７（ｄ）に示すように、ヒューズ電極１８Ａ、Ｂを接続するヒューズ１２、及びＴｉＮ膜１２で覆われた配線１６Ａ〜Ｃを形成する。
【０００７】
【発明が解決しようとする課題】
ところで、半導体装置の高集積化及び微細化に伴い、配線及びヒューズ構造に許容できる占有面積も減少し、ヒューズ電極同士の間隔、一の対のヒューズ電極と他の対のヒューズ電極との間隔、及び配線間隔が、益々狭くなっている。しかし、上述した従来のヒューズ構造では、ヒューズ電極自体に関し、またヒューズ電極と同時形成する配線に関連して、以下のような問題があって、半導体装置の高集積化及び微細化の障害になっていた。第１には、ヒューズ電極間隔及び配線間隔が狭くなるにつれて、ＴｉＮ膜２４（図７（ｃ）参照）をパターニングするためのエッチングマスクの位置決めマージンが小さくなって、位置決めが難しくなり、そのために、ヒューズ電極欠陥、或いは配線欠陥が生じ易くなることである。例えば、エッチングマスク（レジスト）２６が、図８（ａ）に示すように、配線本体２０（又はヒューズ電極１８Ａ、Ｂ）から僅かにずれて位置決めされると、図８（ｂ）に示すように、配線本体２０（又はヒューズ電極１８Ａ、Ｂ）がエッチングされ、配線断面積（又はヒューズ電極断面積）が減少して、電気抵抗が増大する。
【０００８】
第２には、配線間隔が狭くなるにつれて、配線本体２０Ａと配線本体２０Ｂとの間の下地層間絶縁膜１６上のＴｉＮ膜２４、つまり穴奥のＴｉＮ膜２４をエッチングする際のアスペクト比が大きくなって、完全にエッチングすることが難しくなる。その結果、図９に示すように、穴奥のＴｉＮ膜２４の一部が残留したり、或いは配線同士の短絡等の配線欠陥が生じ易く、従って、配線間隔をこれ以上狭くすることができないという問題があった。しかし、最上段配線とヒューズ電極とをそれぞれ独立した工程で形成するのは、経済的でない。
【０００９】
以上の説明から判る通り、従来のヒューズ構造は、半導体装置の更なる高集積化及び微細化の要求に応えることが難しかった。そこで、本発明の目的は、半導体装置の高集積化及び微細化の要求を満足させることができるヒューズ構造を備えた半導体装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明者は、本発明の目的が、ヒューズ構造の微細化の要求に応えること、それに加えてヒューズ構造と同時形成する配線構造の微細化の要求に応えることであると考え、ダマシン法、又はディアルダマシン法によってヒューズ電極及び配線を埋め込み形成することによって、ヒューズ電極及び配線の微細構造を形成し、次いでヒューズ電極を接続するヒューズを形成することを着想し、実験を重ねて、本発明を完成するに到った。
【００１１】
上記目的を達成するために、上述の知見に基づいて、参考例に係る半導体装置（以下、参考例と言う）は、層間絶縁膜に埋め込み形成された一対のヒューズ電極と、一対のヒューズ電極上を含めて層間絶縁膜上に成膜された別の絶縁膜と、別の絶縁膜上に形成され、別の絶縁膜を貫通して、一対のヒューズ電極の各電極を相互に接続する、高融点金属膜からなるヒューズとを備えていることを特徴としている。
【００１２】
参考例では、ヒューズ電極を埋め込み形成することにより微細化及び高密度配置が可能となる。参考例及び後述の第１の発明で、高融点金属膜は、好ましくは、レーザ光、赤外線等の照射光を吸収し易い性質、つまり照射光に対して低反射性の高融点金属膜である方が良く、例えばＴｉＮ膜、ＴｉＮ膜とＴｉ膜との積層膜、及びＷＴｉ膜のいずれかである。また、ヒューズ電極が、通常、Ａｌ、Ａｌ合金、Ｃｕ、及びＣｕ合金のいずれかで形成されている。尚、高融点金属膜の膜厚は、１００Å以上である。
【００１３】
参考例の好適な実施態様では、プロセス工程数を少なくするために、ヒューズ電極が、多層配線構造の最上段の配線と同じ工程で形成されている。つまり、半導体装置は、多層配線構造の最上段配線として、ヒューズ電極と同じ材質で層間絶縁膜に埋め込み形成された配線を備えている。
【００１４】
ところで、参考例では、対のヒューズ電極が、縦列状に多数配置されているとき、ヒューズをヒューズ電極に接続するために別に絶縁膜に設ける開口部が、図１０に示すように、相互に近接するために、開口部を所定の位置に開口することが難しいという問題があって、ヒューズ構造の更なる微細化を図ることが難しい。図１０は、層間絶縁膜上のヒューズ電極、開口部及びヒューズの配置図である。
【００１５】
そこで、本発明に係る半導体装置（以下、第１の発明と言う）は、第一の層間絶縁膜に埋め込み形成された一対のヒューズ電極と、第一の層間絶縁膜上に形成され、一対のヒューズ電極の各電極を相互に接続する、高融点金属膜からなるヒューズと、多層配線構造の最上段配線として、第一の層間絶縁膜に一部埋め込み形成され、かつヒューズ電極と同じ材質で形成された最上段配線と、最上段配線の拡散保護膜として、最上段配線の上及び第一の層間絶縁膜の上にヒューズと同じ材質で形成された高融点金属膜と、ヒューズ、最上段配線上の高融点金属膜及び第一の層間絶縁膜の上に形成された第二の層間絶縁膜とを有することを特徴としている。
【００１６】
第１の発明では、参考例とは異なり、ヒューズを構成する高融点金属膜は、層間絶縁膜上に直接形成されている。よって、第１の発明では、ヒューズ電極を埋め込み形成することにより微細化及び高密度配置が可能となり、また、参考例のように別の絶縁膜を成膜することなく、直接、層間絶縁膜上に、低反射性高融点金属膜を形成し、パターニングしているので、参考例とは異なり、微細化の障害となる開口部を絶縁膜に設ける必要がない。従って、参考例より、更に高密度でヒューズ電極を配置することができる。また、第１の発明は、別の絶縁膜及び別の絶縁膜に設ける開口部を必要としないので、参考例に比べて少ないプロセス工程数で作製することができる。
【００１７】
第１の発明の好適な実施態様では、プロセス工程数を少なくするために、第一の層間絶縁膜に埋め込み形成された一対のヒューズ電極と、第一の層間絶縁膜に一部埋め込み形成され、ヒューズ電極と同じ材質で形成された最上段配線と、第一の層間絶縁膜に一部埋め込み形成され、ヒューズ電極と同じ材質で形成された、半導体装置の回路を外部と電気的に接続する電極パッドと、第一の層間絶縁膜上に形成され、一対のヒューズ電極の各電極を相互に接続する高融点金属膜からなるヒューズと、第一の層間絶縁膜の上で あって、最上段配線及び電極パッドのそれぞれの上に、ヒューズと同じ材質で形成された高融点金属膜と、第一の層間絶縁膜、ヒューズ及び最上段配線の上に形成された高融点金属膜を覆い、電極パッド上に形成された高融点金属膜の一部を露出する開口部が形成された第二の層間絶縁膜と、第二の層間絶縁膜上に形成され、開口部において電極パッド上に形成された高融点金属膜の一部を露出するとともに、ヒューズ上に位置する第二の層間絶縁膜の一部を露出させる第２の開口部を有する第三の層間絶縁膜とを有することを特徴とする。
【００１８】
第１の発明の更に好適な実施態様では、プロセス工程数を少なくするために、第一、第二、第三及び第四の溝を有する第一の層間絶縁膜と、第一及び第二の溝に各々埋め込み形成された一対のヒューズ電極と、第三の溝に埋め込み形成され、ヒューズ電極と同じ材質で形成された最上段配線と、第四の溝に埋め込まれ、ヒューズ電極と同じ材質で形成された電極パッドと、第一の層間絶縁膜上に形成され一対のヒューズ電極の各電極を相互に接続する高融点金属からなるヒューズと、第一の層間絶縁膜の上であって、最上段配線上及び電極パッド上にそれぞれ形成され、ヒューズと同じ材質で形成された高融点金属膜と、ヒューズ、最上段配線上の高融点金属膜及び第一の層間絶縁膜の上に形成され、電極パッド上の高融点金属膜の一部を露出する開口部を有する第二の層間絶縁膜とを有することを特徴とする。
【００１９】
また、本実施態様では、第二の層間絶縁膜に相当するカバー絶縁膜は電気絶縁性を有する限り制約はないが、レーザ光等を照射してヒューズを溶断する上から、好適には、カバー絶縁膜は、５００Å以上１０，０００Å以下の膜厚を有するシリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）、及びシリコン酸化窒化膜（ＳｉＯＮ）の単層膜もしくはそれらの積層膜である。
【００２０】
参考例に係る半導体装置の製造方法（以下、参考例方法と言う）は、埋め込み配線形成方法によって多層配線構造の最上段配線及び一対のヒューズ電極を層間絶縁膜に埋め込み形成する工程と、多層配線構造の最上段配線上及び一対のヒューズ電極上を含めて、層間絶縁膜上に別の絶縁膜を成膜する工程と、別の絶縁膜をエッチングして一対のヒューズ電極の各電極を露出させる開口部を形成する工程と、別の絶縁膜上、及び開口部を介して一対のヒューズ電極の各電極上に高融点金属膜を成膜する工程と、金属膜をパターニングして、一対のヒューズ電極の各電極を電気的に接続するヒューズを形成する工程とを備えることを特徴としている。
【００２１】
第１の発明に係る半導体装置を製造する際に適用する、本発明に係る半導体装置の製造方法（以下、第１の発明方法と言う）は、埋め込み配線形成方法によって多層配線構造の最上段配線及び一対のヒューズ電極を第一の層間絶縁膜に埋め込み形成する第１の工程と、多層配線構造の最上段配線上及び一対のヒューズ電極上を含めて、第一の層間絶縁膜上に高融点金属膜を成膜する第２の工程と、高融点金属膜をパターニングして、一対のヒューズ電極の各電極を電気的に接続するヒューズを形成すると共に、個々の最上段配線上に独立して積層された高融点金属膜を形成する第３の工程と、ヒューズ、最上段配線上の高融点金属膜及び第一の層間絶縁膜の上に第二の層間絶縁膜を形成する第４の工程とを備えていることを特徴としている。
【００２２】
第１の発明方法の実施態様では、第１の工程では、更に、半導体装置の回路を外部と電気的に接続する接続用パッドとして機能する電極パッドを第一の層間絶縁膜に埋め込み形成し、第２の工程では、電極パッド上にも高融点金属膜を成膜し、第３の工程では、高融点金属膜をパターニングして、電極パッド上に積層された高融点金属膜を形成し、第４の工程では、電極パッド上の高融点金属膜の一部を露出するように第二の層間絶縁膜に開口部を形成するようにしても良い。
【００２３】
【００２４】
従来の半導体装置の製造方法では、最上段配線、電極パッド、ヒューズ電極、及びヒューズをそれぞれ別の工程で形成していたので、フォトマスクとして、最上段配線、電極パッド、ヒューズ電極、及びヒューズの各々を覆うそれぞれ別個のフォトマスクを必要としていた。しかし、上述の第１の発明方法の実施態様では、最上段配線、電極パッド、ヒューズ電極、及びヒューズ、並びにそれらの上に成膜する金属膜を同じプロセス工程で形成し、同時に金属膜をパターニングしている。
【００２５】
そこで、本発明に適するフォトマスクは、上述の第１の発明方法の実施態様の半導体装置の製造方法の第３の工程で金属膜をパターニングする際に、金属膜上に成膜したフォトレジスト膜を露光、現像して、金属膜のパターニング用のエッチングマスクを形成するためのフォトマスクであって、最上段配線、電極パッド、及びヒューズ電極を外方に延在するように覆うと共にヒューズを形成する所定のパターンを備えていることを特徴としている。
【００２６】
本発明に適するフォトマスクを用いてフォトレジスト膜をパターニングすることにより、コンタクトプラグのレイアウトを考慮しつつ、ヒューズ電極用等として一括して正確に金属膜をエッチングすることができるエッチングマスクを形成することできる。
【００２７】
【発明の実施の形態】
以下に、添付図面を参照し、実施形態例を挙げて本発明の実施の形態を具体的かつ詳細に説明する。
半導体装置の参考例
図１は参考例の半導体装置の要部であるヒューズ構造の構成を示す断面図である。参考例の半導体装置の要部、即ちヒューズ構造３０は、図１に示すように、ＳｉＯ２膜等の層間絶縁膜３２に埋め込み形成された一対のヒューズ電極３４Ａ、Ｂと、一対のヒューズ電極３４Ａ、Ｂ上に成膜された膜厚０．２μｍのＳｉＮ膜３６と、ＳｉＮ膜３６を貫通して、一対のヒューズ電極３４Ａ、Ｂの各電極をそれぞれ露出する開口部３８Ａ、Ｂと、開口部３８Ａ、Ｂ間のＳｉＮ膜３６上に形成され、かつ開口部３８Ａ、Ｂを経由して一対のヒューズ電極３４Ａ、Ｂの各電極をそれぞれ相互に接続するヒューズ４０とを備えている。
【００２８】
ヒューズ電極３４Ａ、Ｂは、それぞれ、埋め込み配線形成方法によって、図示しない多層配線構造の最上段配線と同時にＡｌ又はＣｕで形成されている。また、ヒューズ電極３４Ａ、Ｂの各電極を接続するヒューズ４０は、膜厚１０００Åの低反射性高融点金属膜、例えばＴｉＮ膜、ＴｉＮ膜とＴｉ膜との積層膜、及びＴｉＷ膜のいずれかで形成されている。
【００２９】
参考例では、埋め込み配線形成方法によってヒューズ電極３４Ａ、Ｂを形成しているので、従来のヒューズ構造に比べて、微細なヒューズ電極を高密度で形成することができる。
【００３０】
半導体装置の製造方法の参考例
図２（ａ）から（ｃ）は、それぞれ、参考例の方法に従って、ヒューズ構造を形成した際の工程毎の断面図である。先ず、図２（ａ）に示すように、埋め込み配線形成方法によって、多層配線構造の最上段配線（図示せず）及び一対のヒューズ電極３４Ａ、Ｂを層間絶縁膜３２に形成する。次いで、ヒューズ電極３４Ａ、Ｂ上を含めて層間絶縁膜３２上に膜厚０．２μｍのＳｉＮ膜３６をプラズマＣＶＤ法によって成膜し、続いて、図２（ｂ）に示すように、ＳｉＮ膜３６をエッチングして一対のヒューズ電極３４Ａ、Ｂの各電極をそれぞれ露出させる開口部３８Ａ、Ｂを形成する。
【００３１】
次に、ＳｉＮ膜３６上、及び開口部３８Ａ、Ｂを介して一対のヒューズ電極３４Ａ、Ｂ上に、図２（ｃ）に示すように、スパッタ法によって膜厚１０００Åの低反射性高融点金属膜、例えばＴｉＮ膜４０ａを以下のスパッタ条件で堆積させる。プラズマエッチング法により、ＴｉＮ膜４０ａをパターニングし、一対のヒューズ電極３４Ａ、Ｂを接続するヒューズ４０を形成することにより、図１に示すヒューズ構造３０を形成することができる。
【００３２】
半導体装置の実施形態例１
本実施形態例は、第１の発明に係る半導体装置の実施形態の一例であって、図３は本実施形態例の半導体装置の要部であるヒューズ構造の構成を示す断面図である。本実施形態例の半導体装置の要部、即ちヒューズ構造４２は、図３に示すように、ＳｉＯ２膜等の層間絶縁膜４４に、それぞれ、埋め込み形成された一対のヒューズ電極４６Ａ、Ｂと、電極パッド４８と、及び多層配線構造の最上段配線５０Ａ、Ｂと、一対のヒューズ電極４６Ａ、Ｂの各電極を相互に接続するように形成された膜厚１０００Åの低反射性高融点金属膜、例えばＴｉＮ膜からなるヒューズ５２とを備えている。ヒューズ電極４６Ａ、Ｂ、電極パッド４８、及び配線５０Ａ、Ｂは、埋め込み配線形成方法によって、同じ材質、例えばＣｕで埋め込み形成された導体である。また、電極パッド４８、及び配線５０Ａ、Ｂは、Ｃｕで埋め込み形成された本体上に、ヒューズ５２と同じＴｉＮ膜５２をＣｕの拡散保護膜として備えている。
【００３３】
電極パッド４８を除いて、ヒューズ電極４６Ａ、Ｂ、及び配線５０Ａ、Ｂは、ＳｉＯ２膜からなるカバー絶縁膜５４によって被覆されている。カバー絶縁膜５４は、ヒューズ電極４６Ａ、Ｂ及び配線５０Ａ、Ｂを大気から遮断する保護膜として機能する。一方、電極パッド４８は、カバー絶縁膜５４を貫通して設けられた開口部５６によって、露出している。更に、カバー絶縁膜５４上には、開口部５６及びヒューズ５２の領域を除いて、ポリイミド膜５８が保護膜として形成されている。ポリイミド膜５８はレーザ光等を吸収し易いので、ヒューズ５２の領域上のポリイミド膜５８は除去され、第２の開口部５９となっている。
【００３４】
本実施形態例では、ヒューズ電極４６Ａ、Ｂ、電極パッド４８、及び配線５０Ａ、Ｂが、埋め込み配線形成方法によって形成され、直接、ヒューズ５２を形成する低反射性高融点金属膜がヒューズ電極４６上に成膜されているので、ヒューズ構造及び最上段配線の微細化及び高集積化が容易である。また、本実施形態例では、ＳｉＮ膜等の絶縁膜を層間絶縁膜上に形成する必要がないので、それだけ、参考例に比べて、プロセス工程数が減って、経済的にヒューズ構造を形成することができる。
【００３５】
半導体装置の製造方法の実施形態例１
本実施形態例は、上述の実施形態例１のヒューズ構造を形成する際に適用した、第１の発明方法に係る半導体装置の製造方法の実施形態の一例であって、図４（ａ）から（ｃ）及び図５（ｄ）から（ｆ）は、それぞれ、本実施形態例の方法に従って、ヒューズ構造を形成した際の工程毎の断面図である。先ず、図４（ａ）に示すように、ＳｉＯ２膜からなる層間絶縁膜４４に、埋め込み配線形成方法によって、それぞれ、Ｃｕからなる、ヒューズ電極４６Ａ、Ｂ、電極パッド４８、及び配線５０Ａ、Ｂを形成する。
【００３６】
次いで、図４（ｂ）に示すように、ヒューズ電極４６Ａ、Ｂ上、電極パッド４８上、及び配線５０Ａ、Ｂ上を含めて層間絶縁膜４４上に、以下のスパッタ条件で膜厚１００ÅのＴｉＮ膜５２ａをスパッタ法によって堆積させる。
【００３７】
次に、図４（ｃ）に示すように、ＴｉＮ膜５２ａ上にフォトレジスト膜を成膜し、フォトリソグラフィ処理を行って、ヒューズ電極４６Ａ、Ｂ間の領域上、電極パッド４８上、及び配線５０Ａ、Ｂ上のＴｉＮ膜５２ａをそれぞれ独立して覆うエッチングマスク６０を形成する。
【００３８】
続いて、エッチングマスク６０を使って、ＴｉＮ膜５２ａをエッチングして、図５（ｄ）に示すように、ヒューズ電極４６Ａ、Ｂ間の領域上、電極パッド４８上、及び配線５０Ａ、Ｂ上に、それぞれ、ＴｉＮ膜５２ａを残す。ヒューズ電極４６Ａ、Ｂ間の領域上のＴｉＮ膜５２ａはヒューズ５２として機能し、電極パッド４８上、及び配線５０Ａ、Ｂ上のＴｉＮ膜５２ａはＣｕ拡散保護膜として機能する。次に、図５（ｅ）に示すように、ＴｉＮ膜５２ａ上を含めて層間絶縁膜４４上に、カバー絶縁膜５４としてＳｉＯＮ膜をプラズマＣＶＤ法によって成膜する。次いで、図５（ｆ）に示すように、カバー絶縁膜５４をエッチングして、電極パッド４８上のＴｉＮ膜５２ａを露出させる開口部５６を形成する。
【００３９】
更に、カバー絶縁膜５４上に保護膜としてポリイミド膜５８を成膜し、次いでエッチングして、ポリイミド膜５８を貫通して、開口部５６を露出させ、かつヒューズ５２の領域上のカバー絶縁膜５４を露出させる第２の開口部５９を設ける。これにより、図３に示す実施形態例１のヒューズ構造４２、電極パッド４８、最上段配線５０Ａ、Ｂを形成することができる。
【００４０】
フォトマスクの例
図１１（ａ）は本発明に適するフォトマスクのパターンを示すパターン図、図１１（ｂ）はヒューズ電極、電極パッド及び最上段配線のレイアウト図、図１１（ｃ）はヒューズのレイアウト図、及び図１１（ｄ）はヒューズ電極、電極パッド及び最上段配線を下層の所定配線に接続するコンタクトプラグのレイアウト図である。半導体装置の製造方法の実施形態例１では、図４（ｃ）に示すエッチングマスク６０を形成する際には、先ず、ＴｉＮ膜５２ａ上にフォトレジスト膜（図示せず）を成膜し、次いでフォトマスク（図示せず）を使ったフォトリソグラフィ処理を行ってエッチングマスク６０を形成する。
【００４１】
そこで、本発明に適するフォトマスク６２は、フォトレジスト膜をフォトリソグラフィ処理してエッチングマスク６０を形成する際に露光装置に装着するマスク（レチクル）である。フォトマスク６２は、図１１（ａ）に示すように、ヒューズ電極４６及びヒューズ５２を覆い、かつヒューズ電極４６を下層の所定配線（図示せず）と接続させるコンタクトプラグ６４より外方に延在する所定のパターン７０と、電極パッド４８を覆い、かつ電極パッド４８を下層の別の所定配線（図示せず）と接続させるコンタクトプラグ６６より外方に延在する所定のパターン７２と、最上段配線５０を覆い、かつ最上段配線５０を下層の更に別の所定配線（図示せず）と接続させるコンタクトプラグ６８より外方に延在する所定のパターン７４とを備えている。
【００４２】
所定のパターン７０は、次に説明する第１のパターン７６、第２のパターン７８及び第３のパターン８０を論理和するように合成したパターンとして構成されている。所定のパターン７２及び７４は、次に説明する第１のパターン７６及び第３のパターン８０を合成したパターンとして構成されている。
【００４３】
第１のパターン７６は、図１１（ｂ）に示すように、一対のヒューズ電極４６Ａ、Ｂからなる三対のヒューズ電極４６−Ｉ、４６−II、４６−III （図１１では、便宜的にヒューズ電極を三対設ける）、電極パッド４８、及び最上段配線５０Ａ、Ｂ（図１１では、便宜的に最上段配線５０Ａのみ図示）のレイアウトデータに基づくヒューズ電極等のパターンである。また、第２のパターン７８は、図１１（ｃ）に示すように、三対のヒューズ電極４６−Ｉ〜IIIの各電極を相互に接続するヒューズ５２−Ｉ、５２−II、５２−III のレイアウトデータに基づくヒューズのパターンである。更に、第３のパターン８０は、三対のヒューズ電極４６−Ｉ〜III、電極パッド４８、及び最上段配線５０をそれぞれ下層の所定配線に接続するコンタクトプラグ６４、６６、６８のレイアウトデータに基づくコンタクトプラグのパターンであって、図１１（ｄ）に示す通りである。
【００４４】
第１のパターン７６では、ヒューズ電極４６−Ｉ〜III 、電極パッド４８、及び最上段配線５０Ａ、Ｂの各パターンは、それぞれ、レイアウトデータに基づくヒューズ電極等の所要領域から＋αだけ外方に拡張されるように作製されている。また、第３のパターン８０では、コンタクトプラグ６４、６６、６８のパターンは、それぞれ、レイアウトデータに基づくコンタクトプラグの所要領域から＋βだけ外方に拡張されるように作製されている。α、及びβは、それぞれ、パターンを外方に拡張させるために設定する任意の値である。
【００４５】
本発明に適するフォトマスク６２を用いてフォトレジスト膜をパターニングすることにより、コンタクトプラグ６４、６６、６８のレイアウトを考慮しつつ、ヒューズ電極用等として一括して正確にＴｉＮ膜５２ａをエッチングすることができるエッチングマスク６０を形成することできる。
【００４６】
【発明の効果】
参考例によれば、ヒューズ電極を層間絶縁膜に埋め込み形成し、ヒューズ電極上に成膜した別の絶縁膜の開口部を介してヒューズを設けることにより、従来のヒューズ構造に比べて、高密度で配置された微細なヒューズ構造を形成することができる。また，従来図９のように配線上をヒューズ金属膜が覆ってしまうことがなく、金属膜２４による配線間隔の狭まりを考慮する必要なく配線ピッチを高密度にできる。第１の発明によれば、ヒューズ電極を埋め込み形成することにより微細化及び高密度配置が可能となり、また、絶縁膜を成膜することなく、直接、層間絶縁膜上に、低反射性高融点金属膜を形成し、パターニングしているので、参考例とは異なり、微細化の障害となる開口部を絶縁膜に設ける必要がない。従って、参考例より、更に高密度でヒューズ電極を配置することができる。また、第１の発明は、別の絶縁膜及び別の絶縁膜の開口部を必要としないので、参考例に比べて少ないプロセス工程数で作製することができる。参考例及び第１の発明方法は、それぞれ、参考例及び第１の発明に係る半導体装置を容易に製造できる方法を実現している。
【００４７】
本発明に適するフォトマスクは、最上段配線、電極パッド、及びヒューズ電極を外方に延在するように覆うと共にヒューズを形成する所定のパターンを備えているので、本発明に適するフォトマスクを用いてフォトレジスト膜をパターニングすることにより、これらを一括して正確に金属膜エッチングすることができるエッチングマスクを形成することできる。
【図面の簡単な説明】
【図１】参考例の半導体装置の要部であるヒューズ構造の構成を示す断面図である。
【図２】図２（ａ）から（ｃ）は、それぞれ、参考例の方法に従って、ヒューズ構造を形成した際の工程毎の断面図である。
【図３】参考例の半導体装置の要部であるヒューズ構造の構成を示す断面図である。
【図４】図４（ａ）から（ｃ）は、それぞれ、実施形態例１の方法に従って、ヒューズ構造を形成した際の工程毎の断面図である。
【図５】図５（ｄ）から（ｆ）は、それぞれ、図４（ｃ）に続いて、実施形態例１の方法に従って、ヒューズ構造を形成した際の工程毎の断面図である。
【図６】従来のヒューズ構造の構成を示す断面図である。
【図７】図７（ａ）から（ｄ）は、それぞれ、従来のヒューズ構造を形成する際の工程毎の断面図である。
【図８】図８（ａ）及び（ｂ）は、それぞれ、従来のヒューズ構造の問題点を説明する図である。
【図９】従来のヒューズ構造の別の問題点を説明する図である。
【図１０】参考例の改良すべき点を説明する、ヒューズ電極、ヒューズ、開口部の配置図である。
【図１１】図１１（ａ）は本発明に適するフォトマスクのパターンを示すパターン図、図１１（ｂ）はヒューズ電極、電極パッド及び最上段配線のレイアウト図、図１１（ｃ）はヒューズのレイアウト図、及び図１１（ｄ）はヒューズ電極、電極パッド及び最上段配線を下層の所定配線に接続するコンタクトプラグのレイアウト図である。
【符号の説明】
１０ 半導体装置の従来のヒューズ構造
１２ ヒューズ
１４ 下地層間絶縁膜
１６ 多層配線構造の最上段の配線
１８ ヒューズ電極
２０ 配線本体
３０ 参考例の半導体装置のヒューズ構造
３２ 層間絶縁膜
３４ ヒューズ電極
３６ ＳｉＮ膜
３８ 開口部
４０ ヒューズ
４０ａ ＴｉＮ膜
４２ 実施形態例１の半導体装置のヒューズ構造
４４ 層間絶縁膜
４６ ヒューズ電極
４８ 電極パッド
５０ 多層配線構造の最上段の配線
５２ ヒューズ
５４ カバー絶縁膜
５６ 開口部
５８ ポリイミド膜
５９ 第２の開口部
６０ エッチングマスク
６２ 本発明に適するフォトマスク
６４、６６、６８ コンタクトプラグ
７０、７２、７４ パターン
７６ 第１のパターン
７８ 第２のパターン
８０ 第３のパターン
Claims (9)
- 第一の層間絶縁膜に埋め込み形成された一対のヒューズ電極と、
前記第一の層間絶縁膜上に形成され、前記一対のヒューズ電極の各電極を相互に接続する、高融点金属膜からなるヒューズと、
多層配線構造の最上段配線として、前記第一の層間絶縁膜に一部埋め込み形成され、かつ前記ヒューズ電極と同じ材質で形成された最上段配線と、
前記最上段配線の拡散保護膜として、前記最上段配線の上及び前記第一の層間絶縁膜の上に前記ヒューズと同じ材質で形成された前記高融点金属膜と、
前記ヒューズ、前記最上段配線上の前記高融点金属膜及び前記第一の層間絶縁膜の上に形成された第二の層間絶縁膜と
を有することを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、さらに、
半導体装置の回路を外部と電気的に接続する接続用パッドとして前記第一の層間絶縁膜に一部埋め込み形成された電極パッドと、
前記電極パッドの拡散保護膜として、前記電極パッドの上及び前記第一の層間絶縁膜の上に前記ヒューズと同じ材質で形成された前記高融点金属膜とを備え、
前記第二の層間絶縁膜は、前記電極パッド上の前記高融点金属膜の一部を露出する開口部を有することを特徴とする半導体装置。 - 埋め込み配線形成方法によって多層配線構造の最上段配線及び一対のヒューズ電極を第一の層間絶縁膜に埋め込み形成する第一の工程と、
多層配線構造の前記最上段配線上及び前記一対のヒューズ電極上を含めて、前記第一の層間絶縁膜上に高融点金属膜を成膜する第二の工程と、
前記高融点金属膜をパターニングして、前記一対のヒューズ電極の各電極を電気的に接続するヒューズを形成すると共に、個々の前記最上段配線上に独立して積層された前記高融点金属膜を形成する第三の工程と、
前記ヒューズ、前記最上段配線上の前記高融点金属膜及び前記第一の層間絶縁膜の上に第二の層間絶縁膜を形成する第四の工程と
を備えていることを特徴とする半導体装置の製造方法。 - 前記第一の工程では、更に、半導体装置の回路を外部と電気的に接続する接続用パッドとして機能する電極パッドを前記第一の層間絶縁膜に埋め込み形成し、
前記第二の工程では、前記電極パッド上にも前記高融点金属膜を成膜し、
前記第三の工程では、前記高融点金属膜をパターニングして、前記電極パッド上に積層された前記高融点金属膜を形成し、
前記第四の工程では、前記電極パッド上の前記高融点金属膜の一部を露出するように前記第二の層間絶縁膜に開口部を形成することを特徴とする請求項３に記載の半導体装置の製造方法。 - 第一の層間絶縁膜に埋め込み形成された一対のヒューズ電極と、
前記第一の層間絶縁膜に一部埋め込み形成され、前記ヒューズ電極と同じ材質で形成された最上段配線と、
前記第一の層間絶縁膜に一部埋め込み形成され、前記ヒューズ電極と同じ材質で形成された、半導体装置の回路を外部と電気的に接続する電極パッドと、
前記第一の層間絶縁膜上に形成され、前記一対のヒューズ電極の各電極を相互に接続する高融点金属膜からなるヒューズと、
前記第一の層間絶縁膜の上であって、前記最上段配線及び前記電極パッドのそれぞれの上に、前記ヒューズと同じ材質で形成された前記高融点金属膜と、
前記第一の層間絶縁膜、前記ヒューズ及び前記最上段配線の上に形成された前記高融点金属膜を覆い、前記電極パッド上に形成された前記高融点金属膜の一部を露出する開口部が形成された第二の層間絶縁膜と、
前記第二の層間絶縁膜上に形成され、前記開口部において前記電極パッド上に形成された前記高融点金属膜の一部を露出するとともに、前記ヒューズ上に位置する前記第二の層間絶縁膜の一部を露出させる第２の開口部を有する第三の層間絶縁膜と
を有することを特徴とする半導体装置。 - 第一、第二、第三及び第四の溝を有する第一の層間絶縁膜と、
前記第一及び第二の溝に各々埋め込み形成された一対のヒューズ電極と、
前記第三の溝に埋め込み形成され、前記ヒューズ電極と同じ材質で形成された最上段配線と、
前記第四の溝に埋め込まれ、前記ヒューズ電極と同じ材質で形成された電極パッドと、
前記第一の層間絶縁膜上に形成され前記一対のヒューズ電極の各電極を相互に接続する高融点金属からなるヒューズと、
前記第一の層間絶縁膜の上であって、前記最上段配線上及び前記電極パッド上にそれぞれ形成され、前記ヒューズと同じ材質で形成された前記高融点金属膜と、
前記ヒューズ、前記最上段配線上の前記高融点金属膜及び前記第一の層間絶縁膜の上に形成され、前記電極パッド上の前記高融点金属膜の一部を露出する開口部を有する第二の層間絶縁膜と
を有することを特徴とする半導体装置。 - 前記第二の層間絶縁膜上に形成され、前記開口部において前記電極パッド上に形成された前記高融点金属膜の一部を露出するとともに、前記ヒューズ上部の前記第二の層間絶縁膜の一部を露出させる第２の開口部を有する第三の層間絶縁膜を更に備えることを特徴とする請求項６に記載の半導体装置。
- 前記高融点金属膜が、ＴｉＮ膜、ＴｉＮ膜とＴｉ膜との積層膜、又はＴｉＷ膜のいずれかであることを特徴とする請求項１、２、５乃至７のうちのいずれか１項に記載の半導体装置。
- 前記ヒューズ電極が、Ａｌ、Ａｌ合金、Ｃｕ、又はＣｕ合金のいずれかで形成されていることを特徴とする請求項１、２、５乃至８のうちのいずれか１項に記載の半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000092676A JP3907911B2 (ja) | 2000-03-30 | 2000-03-30 | 半導体装置及び半導体装置の製造方法 |
| US09/822,791 US20030205787A1 (en) | 2000-03-30 | 2001-03-30 | Semiconductor device having a fuse |
| KR10-2001-0016966A KR100408641B1 (ko) | 2000-03-30 | 2001-03-30 | 퓨즈를 구비한 반도체장치 |
| TW090107818A TW486785B (en) | 2000-03-30 | 2001-03-30 | Semiconductor device having a fuse |
| US10/660,168 US6914319B2 (en) | 2000-03-30 | 2003-09-11 | Semiconductor device having a fuse |
| US11/085,863 US7666734B2 (en) | 2000-03-30 | 2005-03-22 | Semiconductor device having a fuse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000092676A JP3907911B2 (ja) | 2000-03-30 | 2000-03-30 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001284352A JP2001284352A (ja) | 2001-10-12 |
| JP3907911B2 true JP3907911B2 (ja) | 2007-04-18 |
Family
ID=18607970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000092676A Expired - Fee Related JP3907911B2 (ja) | 2000-03-30 | 2000-03-30 | 半導体装置及び半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US20030205787A1 (ja) |
| JP (1) | JP3907911B2 (ja) |
| KR (1) | KR100408641B1 (ja) |
| TW (1) | TW486785B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3732834B2 (ja) * | 2003-04-17 | 2006-01-11 | 株式会社東芝 | 入力保護回路 |
| US7390615B2 (en) * | 2003-06-20 | 2008-06-24 | International Business Machines Corporation | Integrated circuit fuse and method of opening |
| US7429780B2 (en) * | 2003-09-30 | 2008-09-30 | Oki Electric Industry Co., Ltd. | Fuse circuit and semiconductor device including the same |
| JP2005268454A (ja) | 2004-03-17 | 2005-09-29 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2006108413A (ja) * | 2004-10-06 | 2006-04-20 | Matsushita Electric Ind Co Ltd | ヒューズ及びヒューズの書き込み方法 |
| US9318378B2 (en) * | 2004-08-21 | 2016-04-19 | Globalfoundries Singapore Pte. Ltd. | Slot designs in wide metal lines |
| JP2006147923A (ja) | 2004-11-22 | 2006-06-08 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4504791B2 (ja) * | 2004-11-24 | 2010-07-14 | パナソニック株式会社 | 半導体回路装置及びその製造方法 |
| US20060128072A1 (en) * | 2004-12-13 | 2006-06-15 | Lsi Logic Corporation | Method of protecting fuses in an integrated circuit die |
| KR100752662B1 (ko) * | 2006-06-12 | 2007-08-29 | 삼성전자주식회사 | 퓨즈를 포함하는 반도체소자 및 그 퓨즈의 절단 확인방법 |
| US9059174B2 (en) | 2008-11-05 | 2015-06-16 | Stmicroelectronics, Inc. | Method to reduce metal fuse thickness without extra mask |
| US8921975B2 (en) | 2012-06-05 | 2014-12-30 | International Business Machines Corporation | System and method for forming aluminum fuse for compatibility with copper BEOL interconnect scheme |
| US9070687B2 (en) | 2013-06-28 | 2015-06-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with self-protecting fuse |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5235205A (en) * | 1991-04-23 | 1993-08-10 | Harris Corporation | Laser trimmed integrated circuit |
| JP3375447B2 (ja) | 1995-02-07 | 2003-02-10 | 富士通株式会社 | 半導体装置 |
| US5731624A (en) * | 1996-06-28 | 1998-03-24 | International Business Machines Corporation | Integrated pad and fuse structure for planar copper metallurgy |
| US5986319A (en) * | 1997-03-19 | 1999-11-16 | Clear Logic, Inc. | Laser fuse and antifuse structures formed over the active circuitry of an integrated circuit |
| KR100228533B1 (ko) | 1997-06-23 | 1999-11-01 | 윤종용 | 반도체 집적회로의 용단가능한 퓨즈 및 그 제조방법 |
| JPH1131748A (ja) * | 1997-07-11 | 1999-02-02 | Sony Corp | 半導体装置およびその製造方法 |
| JPH1174359A (ja) * | 1997-08-27 | 1999-03-16 | Toshiba Microelectron Corp | 半導体装置及びその製造方法 |
| JP4015704B2 (ja) * | 1997-10-13 | 2007-11-28 | 富士通株式会社 | ヒューズを有する半導体装置およびその製造方法 |
| JPH11224900A (ja) | 1998-02-05 | 1999-08-17 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6100118A (en) * | 1998-06-11 | 2000-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fabrication of metal fuse design for redundancy technology having a guard ring |
| JP4390297B2 (ja) | 1998-06-19 | 2009-12-24 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100268438B1 (ko) * | 1998-07-03 | 2000-10-16 | 윤종용 | 복수의 퓨즈들을 갖는 반도체 메모리 장치 |
| US6268638B1 (en) * | 1999-02-26 | 2001-07-31 | International Business Machines Corporation | Metal wire fuse structure with cavity |
| JP3648399B2 (ja) * | 1999-03-18 | 2005-05-18 | 株式会社東芝 | 半導体装置 |
| JP3275875B2 (ja) * | 1999-04-16 | 2002-04-22 | 日本電気株式会社 | 半導体装置 |
| US6633055B2 (en) * | 1999-04-30 | 2003-10-14 | International Business Machines Corporation | Electronic fuse structure and method of manufacturing |
| US6486527B1 (en) * | 1999-06-25 | 2002-11-26 | Macpherson John | Vertical fuse structure for integrated circuits containing an exposure window in the layer over the fuse structure to facilitate programming thereafter |
| US6495426B1 (en) * | 2001-08-09 | 2002-12-17 | Lsi Logic Corporation | Method for simultaneous formation of integrated capacitor and fuse |
| US7053495B2 (en) * | 2001-09-17 | 2006-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for fabricating the same |
| US6638796B2 (en) * | 2002-02-13 | 2003-10-28 | Taiwan Semiconductor Manufacturing Company | Method of forming a novel top-metal fuse structure |
| US6777318B2 (en) * | 2002-08-16 | 2004-08-17 | Taiwan Semiconductor Manufacturing Company | Aluminum/copper clad interconnect layer for VLSI applications |
-
2000
- 2000-03-30 JP JP2000092676A patent/JP3907911B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-30 KR KR10-2001-0016966A patent/KR100408641B1/ko not_active IP Right Cessation
- 2001-03-30 US US09/822,791 patent/US20030205787A1/en not_active Abandoned
- 2001-03-30 TW TW090107818A patent/TW486785B/zh active
-
2003
- 2003-09-11 US US10/660,168 patent/US6914319B2/en not_active Expired - Fee Related
-
2005
- 2005-03-22 US US11/085,863 patent/US7666734B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW486785B (en) | 2002-05-11 |
| US20030205787A1 (en) | 2003-11-06 |
| KR20010095178A (ko) | 2001-11-03 |
| US20040046231A1 (en) | 2004-03-11 |
| JP2001284352A (ja) | 2001-10-12 |
| US20050164430A1 (en) | 2005-07-28 |
| US7666734B2 (en) | 2010-02-23 |
| US6914319B2 (en) | 2005-07-05 |
| KR100408641B1 (ko) | 2003-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7666734B2 (en) | Semiconductor device having a fuse | |
| US7550376B2 (en) | Semiconductor device capable of suppressing current concentration in pad and its manufacture method | |
| US20050170635A1 (en) | Semiconductor device and manufacturing method thereof | |
| US8686538B2 (en) | Semiconductor device with a fuse formed by a damascene technique and a method of manufacturing the same | |
| JP2005109145A (ja) | 半導体装置 | |
| KR100385954B1 (ko) | 국부 식각 저지 물질층을 갖는 비트라인 스터드 상의 비트라인 랜딩 패드와 비경계 컨택을 갖는 반도체 소자 및 그제조방법 | |
| US7999382B2 (en) | Semiconductor device and fabrication method for the same | |
| JPH06125013A (ja) | 半導体装置及びその製造方法 | |
| US7682957B2 (en) | Method of forming pad and fuse in semiconductor device | |
| JP3239843B2 (ja) | 半導体装置の製造方法 | |
| US20030062592A1 (en) | Fuse element, semiconductor device and method for manufacturing the same | |
| KR100332935B1 (ko) | 플립 칩 접속 구조를 갖는 반도체 장치 및 그 제조 방법 | |
| KR940002757B1 (ko) | 바이폴라형 반도체장치 | |
| JP2000323570A (ja) | 半導体装置及びその製造方法 | |
| KR100290477B1 (ko) | 반도체 소자의 금속 배선 구조 및 그 형성 방법 | |
| US20070057376A1 (en) | Semiconductor device and method for fabricating the same | |
| JPH0677315A (ja) | 半導体装置 | |
| JP2003318262A (ja) | 半導体装置 | |
| JPH04313256A (ja) | 半導体集積回路装置及びその形成方法 | |
| KR19980014210A (ko) | 반도체 장치 및 그 제조방법 | |
| JP3167455B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0917868A (ja) | 半導体集積回路装置の配線接続構造及びその製造方法 | |
| JPH05326715A (ja) | 半導体装置の製造方法 | |
| JPS60245252A (ja) | 多層配線部材 | |
| JPH10313052A (ja) | 半導体装置の配線形成方法及び配線構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040816 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041015 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050623 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050725 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050725 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050725 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051019 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20051202 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061109 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070117 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110126 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110126 Year of fee payment: 4 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110126 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110126 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120126 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130126 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130126 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140126 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |