KR20100047608A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 층간 절연막 형성 시 발생한 보이드를 이용하여 메탈 콘택 저부에 퓨즈를 형성함으로써, 금속 배선의 두께가 증가되어도 퓨즈에 영향을 미치지 않으며, 퓨즈의 두께가 얇고 가는 라인 형태로 형성되기 때문에 블로윙 공정 시 적은 에너지로도 퓨즈 컷팅이 가능하여 인접한 퓨즈에 영향을 미치지 않는 퓨즈를 형성하는 기술을 개시한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 퓨즈 형성 방법에 관한 것이다.
일반적으로 반도체 장치, 특히 메모리 장치의 제조 시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다.
그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다.
따라서, 현재는 메모리 장치 내에 미리 설치해둔 예비 셀(Redundancy cell)을 이용하여 결함이 발생한 결함 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위한 예비 워드라인과 노멀 비트라인을 치환하기 위한 예비 비트라인을 구비하고, 특정 셀에 결함이 발생 시 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식이다.
이를 위해 메모리 장치에는 웨이퍼 가공 완료 후 테스트를 통해 결함 셀이 발견되면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주기 위한 회로가 구비되어 있다.
따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 대체된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 리페어 방법으로 가장 널리 사용되는 방법이 레이저 빔으로 퓨즈를 태워 블로윙(Blowing) 시킴으로써 어드레스의 경로를 치환하는 것이다.
따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로윙 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 퓨즈와 그 주위를 둘러싸는 영역을 퓨즈 박스라 한다.
종래에는 퓨즈 상부에 절연막을 일부 잔류시킨 상태에서 블로윙 공정을 수행하고 있다. 그러나, 상기 잔류되는 절연막의 두께가 균일하게 형성되지 않아 퓨즈의 블로윙이 정상적으로 이루어지지 않음으로써 소자의 수율이 감소하는 문제가 발생하고 있다. 특히, 메탈 퓨즈를 도입한 이후로는 그러한 문제가 더욱 심각해져 소자의 수율 감소가 허용 범위 이상으로 증가하고 있다.
도시되지는 않았으나 반도체 소자의 퓨즈 형성 방법을 설명하면, 하부구조가 구비된 반도체 기판 상부에 제 1 절연막을 형성하고, 제 1 절연막 상부에 배리어 메탈층 및 금속층을 순차적으로 형성한다. 여기서, 배리어 메탈층은 티타늄 및 티타늄 질화막의 적층구조로 형성되고, 금속층은 알루미늄 또는 구리로 형성된다.
그리고, 금속층 및 배리어 메탈층을 패터닝하여 복수 개의 퓨즈 패턴을 형성한다.
다음에, 퓨즈 패턴 및 제 1 절연막 상부에 제 2 절연막을 형성한다. 그 다음, 제 2 절연막 상부에 패시베이션층을 형성한다. 여기서, 패시베이션층은 산화막 및 질화막의 적층 구조로 형성되는 것이 바람직하다.
그 다음, 리페어 마스크를 이용하여 패시베이션층 및 제 2 절연막을 식각하여 퓨즈 오픈 영역을 형성한다. 이때, 퓨즈 오픈 영역의 퓨즈 패턴 상부에는 제 2 절연막이 잔류되도록 하는 것이 바람직하다.
상술한 종래기술과 같이 금속 배선층으로 퓨즈를 형성하고 있는데, 최근 금속 배선의 전기적 딜레이를 개선하기 위해 그 두께를 증가시키고 있다. 이로 인해 퓨즈 블로잉 공정 시 많은 에너지가 요구되며, 인접한 퓨즈에도 영향을 미치는 문제가 발생한다.
또한, 리페어 식각 공정 이후 금속 배선이 오픈되면서 외부에서 침투한 습기로 인해 금속 배선이 부식되어 후속 패키지 공정 이후 환경 테스트등에서 문제가 발생하게 된다.
본 발명은 금속 배선 라인으로 퓨즈를 형성하지 않고, 층간 절연막 형성 시발생한 보이드를 이용하여 퓨즈를 형성함으로써, 퓨즈의 특성을 향상시키고자 한다.
본 발명에 따른 반도체 소자의 제조 방법은
기판을 식각하여 트렌치를 형성하는 단계와,
상기 트렌치 저부에 보이드가 발생하도록 상기 트렌치를 매립하는 층간 절연막을 형성하는 단계와,
상기 층간 절연막 및 상기 기판을 식각하여 상기 보이드를 관통하는 콘택홀을 형성하는 단계와,
상기 콘택홀 및 상기 보이드를 금속층으로 매립하여 금속 콘택을 형성하는 단계와, 상기 기판이 노출될 때까지 상기 금속층을 평탄화 식각하는 단계와,
상기 층간 절연막을 식각하여 퓨즈 오픈 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 트렌치는 퓨즈 영역에 형성하며, 상기 층간 절연막은 PE-TEOS막으로 형성되고, 상기 금속층은 텅스텐으로 형성된다.
그리고, 상기 콘택홀은 상기 보이드 양단부 및 중앙부를 관통하며, 상기 기판 상부에 상기 금속 콘택과 연결되는 금속 배선을 형성하는 단계를 더 포함한다.
또한, 상기 트렌치는 10000 ~ 15000Å의 깊이로 형성하고, 상기 보이드에 매립된 금속층의 저항은 1000 ~ 2000Ω인 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 층간 절연막 형성 시 발생한 보이드를 이용하여 메탈 콘택 저부에 퓨즈를 형성함으로써, 금속 배선의 두께가 증가되어도 퓨즈에 영향을 미치지 않으며, 퓨즈의 두께가 얇고 가는 라인 형태로 형성되기 때문에 블로윙 공정 시 적은 에너지로도 퓨즈 컷팅이 가능하여 인접한 퓨즈에 영향을 미치지 않는 효과가 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 트렌치를 형성하기 위한 노광 마스크를 도시한 평면도이며, 도 2a 내지 도 6a, 도 8a는 상기 도 1의 X - X' 방향을 따라 형성된 트렌치의 단면도를 도시한 것이고, 도 2b 내지 도 6b, 도 8b는 상기 도 1의 Y - Y' 방향을 따라 형성된 트렌치의 단면도를 도시한 것이다.
도 2a 및 도 2b를 참조하면, 셀 영역의 플레이트(Plate)전극 형성 공정이 완료된 후 퓨즈 영역의 기판(100)을 식각하여 트렌치(105)를 형성한다. 여기서, 트렌치(105)는 도 1에 도시된 노광 마스크(103)를 이용하여 건식 식각(Dry etch)으로 형성하며, 트렌치(105)의 깊이는 10000 ~ 15000Å인 것이 바람직하다.
이때, 노광 마스크(103)에는 슬릿 형태의 투광 패턴(103a)이 구비되어 있어, 트렌치(105)는 슬릿 형태로 형성된다.
도 3a 및 도 3b를 참조하면, 트렌치(105)를 매립하는 제 1 층간 절연막(110)을 형성한다. 이때, 제 1 층간 절연막(110)은 PE-TEOS막으로 형성하는데 이는 스텝 커버리지(Step-Coverage) 특성이 취약하여 트렌치(105) 저부에 'A'와 같이 보이드(Void, 120)가 발생한다. 여기서, 보이드(120)는 트렌치(105)의 장축 방향을 따라 라인(Line) 형태로 형성된다.
다음에, 제 1 층간 절연막(110) 상부에 제 2 층간 절연막(115)을 형성하여 상부가 평탄화되도록 한다.
도 4a 및 도 4b를 참조하면, 제 2 층간 절연막(115), 제 1 층간 절연막(110) 및 기판(100)을 식각하여 보이드(120) 중앙부 및 에지부 양측을 각각 지나도록 복수 개의 콘택홀(125)을 형성한다. 이때, 보이드(120) 에지부 양측을 지나는 콘택홀(125)은 보이드(120)의 일부만 중첩되도록 형성해도 된다.
이와 같이 콘택홀(125)을 형성하게 되면, 복수 개의 콘택홀(125)과 보이드(120)의 빈 공간이 서로 연결된다.
도 5a 및 도 5b, 도 6a 및 도 6b를 참조하면, 콘택홀(125)을 매립하는 금속층을 형성한 후 기판(100)이 노출될때까지 에치-백(Etch-Back) 공정을 수행하여 금속 콘택(130)을 형성한다.
이때, 보이드(120)는 복수 개의 콘택홀(125)이 관통하고 있으므로, 콘택홀(125) 매립 시 보이드(120) 내부에도 금속층이 매립된다. 금속층은 텅스텐으로 형성하며, 텅스텐의 유동성으로 인해 콘택홀(125)과 인접한 콘택홀(125) 사이의 보 이드(120)에도 텅스텐을 매립할 수 있다.
여기서, 금속층이 매립된 보이드(120)가 퓨즈 패턴(120a)으로 사용된다. 이때, 퓨즈 패턴(120a)은 1000 ~ 2000Ω의 저항을 가지도록 형성하는 것이 바람직하다.
도 7은 상기 도 6a 및 도 6b의 금속층을 이용하여 형성한 퓨즈 패턴의 모습을 도시한 평면도이고, 도 8a 및 도 8b는 각각 상기 도 7의 X - X'에 따른 절단면 및 Y - Y'에 따른 절단면에 따라 후속 공이 진행되는 모습을 도시한 단면도이다.
도 7, 도 8a 및 도 8b를 참조하면, 기판(100), 금속 콘택(130) 및 제 1 층간 절연막(110) 상부에 금속 배선층(미도시)을 형성하고, 금속 배선층(미도시)을 패터닝하여 퓨즈 패턴(120a) 양측 에지부에 형성된 금속 콘택(130)과 연결되는 금속 배선(135)을 형성한다.
다음에, 금속 콘택(130), 제 1 층간 절연막(110) 및 금속 배선(135) 상부에 제 3 층간 절연막(140)을 형성한다.
다음에, 리페어 마스크(Repair Mask)를 사용한 식각 공정으로 제 3 층간 절연막(140) 및 제 1 층간 절연막(110)을 식각하여 퓨즈 오픈 영역을 형성한다.
이때, 제 1 층간 절연막(110)은 퓨즈 패턴(120a) 중앙부에 연결되어 있는 금속 콘택(130)이 오픈되도록 식각하면되므로, 도 8b와 같이 퓨즈 패턴(120a) 상부에 약간의 제 1 층간 절연막(110)만 남겨지도록 식각한다.
그 다음, 레이저 블로윙 공정을 진행하여 선택된 퓨즈 패턴(120a)을 컷팅시킨다.
이때, 레이저는 중앙에 노출된 금속 콘택(130)에 조사된다. 금속 콘택(130)의 텅스텐이 박리되면서 그 열이 하단의 퓨즈 패턴(120a)으로 전달이 되므로, 적은 에너지로도 퓨즈를 컷팅시킬 수 있다.
도 9는 본 발명의 다른 실시예를 도시한 단면도이다.
도 9를 참조하면, 도 8a 및 도 8b의 공정과 동일하게 진행하되, 금속 콘택(130) 상측만 일부 노출되도록 식각하여도 된다.
그 다음, 레이저 블로윙 공정을 진행하여 선택된 퓨즈 패턴(120a)을 컷팅시킨다.
이때, 금속 콘택(130)의 텅스텐이 박리되면서 그 열이 하단의 퓨즈 패턴(120a)으로 전달이 되므로, 적은 에너지로도 퓨즈를 컷팅시킬 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명에 따른 반도체 소자의 제조 방법 시 사용되는 노광 마스크를 도시한 평면도.
도 2a 내지 도 6a는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2b 내지 도 6b는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 7은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도.
도 8a 및 도 8b는 상기 도 7의 X-X'에 따른 절단면 및 Y-Y'에 따른 절단면을 도시한 단면도.
도 9는 본 발명의 다른 실시예를 도시한 단면도.
Claims (8)
- 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치 저부에 보이드가 발생하도록 상기 트렌치를 매립하는 층간 절연막을 형성하는 단계;상기 층간 절연막 및 상기 기판을 식각하여 상기 보이드를 관통하는 콘택홀을 형성하는 단계;상기 콘택홀 및 상기 보이드를 금속층으로 매립하여 금속 콘택을 형성하는 단계;상기 기판이 노출될 때까지 상기 금속층을 평탄화 식각하는 단계; 및상기 층간 절연막을 식각하여 퓨즈 오픈 영역을 형성하는 단계것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 트렌치는 퓨즈 영역에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 층간 절연막은 PE-TEOS막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속층은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 콘택홀은 상기 보이드 양단부 및 중앙부를 관통하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 기판 상부에 상기 금속 콘택과 연결되는 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 트렌치는 10000 ~ 15000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 보이드에 매립된 금속층의 저항은 1000 ~ 2000Ω인 것을 특징으로 하는 반도체 소자의 제조 방법.
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