JP3812361B2

JP3812361B2 - 画像表示装置

Info

Publication number: JP3812361B2
Application number: JP2001111695A
Authority: JP
Inventors: 則之船窪; 実森本
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2001-04-10
Filing date: 2001-04-10
Publication date: 2006-08-23
Anticipated expiration: 2021-04-10
Also published as: JP2002311943A

Description

【０００１】
【発明の属する技術分野】
この発明は、安価なコストで構成でき、かつ、高速／高解像度表示を行うことができる画像表示装置に関する。
【０００２】
【従来の技術】
図４は従来のＵＭＡ（Unified Memory Architecture）方式による画像表示装置の構成例を示すブロック図である。この図において、符号１００はＣＰＵ（中央処理装置）、１０１はＣＰＵ１００内に設けられたＤＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ）、１１０はＣＰＵ１００によって読出／書込が行われるシステムＲＡＭ、１２０はラインバッファ１２１を内蔵するＬＣＤＣ（液晶表示コントローラ）またはＣＲＴＣ（ブラウン管表示コントローラ）、１３０はバスラインである。
【０００３】
このような構成において、表示データはシステムＲＡＭ１１０内に設定されたフレームメモリ１１１に、ビットマップ方式でＣＰＵ１００によって書き込まれ、このフレームメモリ１１１内の表示データがＤＭＡＣ１０１によってラインバッファ１２１に転送され、ＬＣＤＣ（またはＣＲＴＣ）によって表示装置へ出力され、表示される。
【０００４】
図５は従来の専用フレームメモリ方式による画像表示装置の構成例を示すブロック図であり、この図において、１００はＣＰＵ、１５０はシステムＲＡＭ、１５１はフレームメモリ、１５２はＶＤＰ（ビデオ・ディスプレイ・プロセッサ）、１３０はバスラインである。この装置において、表示データはフレームメモリ１５１に、ビットマップ方式でＶＤＰ１５２によって書き込まれる。また、フレームメモリ１５１内の表示データがＶＤＰ１５２によって表示タイミングに合わせて読み出され、表示装置へ出力される。
【０００５】
【発明が解決しようとする課題】
図４に示すＵＭＡ方式の画像表示装置は、専用フレームメモリを必要としないので、コストを下げることができる。しかしながら、バスライン１３０を表示データの転送や描画のために占有してしまうので、ＣＰＵ１００の時間の多くが表示のために使われてしまい、ＣＰＵ１００のパフォーマンスが低下してしまう欠点がある。また、ＣＰＵ１００によってフレームメモリ１１１の読出／書込を行うので、フレームメモリ１１１の書き換えに時間がかかり、このため、高速／高解像度の表示ができない欠点がある。
【０００６】
図５に示す専用フレームメモリ方式の画像表示装置は、フレームメモリ１５１の書込／読出をＶＤＰ１５２が行い、ＣＰＵ１００が関与しないので、ＣＰＵ１００のパフォーマンスを上げることができ、また、フレームメモリ１５１の書き換えを高速で行うことができることから、高度な表示が可能となる利点が得られる。しかし、高解像度／多色表示を行おうとすると、フレームメモリ１５１として大容量のメモリが必要となり、コストが上がってしまう欠点がある。
この発明は、このような事情を考慮してなされたもので、その目的は、安価なコストでしかも高速／高解像度表示を行うことができる画像表示装置を提供することにある。
【０００７】
【課題を解決するための手段】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、中央処理装置と、
前記中央処理装置によって読出／書込が行われるとともに、バックグラウンドを表示する第１の表示データを記憶するフレームメモリエリアを含むシステムメモリと、前記中央処理装置、前記システムメモリおよびビデオディスプレイプロセッサとで画像を表示する画像表示装置であって、前記ビデオディスプレイプロセッサは、移動画像を表示するための第２の表示データを記憶する移動画像表示メモリと、バックグラウンドを表示する第３の表示データを記憶するバックグラウンド表示用メモリと、前記フレームメモリ内の前記第１の表示データがダイレクトメモリアクセス方式で転送されるバッファメモリと、前記バッファメモリ内の第１の表示データと前記移動画像表示メモリ内の第２の表示データと前記バックグラウンド表示用メモリ内の第３の表示データとを合成して表示データを形成する合成手段とを具備し、バックグラウンド用の前記第１の表示データは、バックグラウンド用の前記第３の表示データに比べて、表示可能色数が多いものであり、前記合成手段は、第２の表示データ、第３の表示データ、第１の表示データの順の優先順位で各表示データを合成することを特徴とする画像表示装置である。
【０００８】
請求項２に記載の発明は、請求項１に記載の携帯端末装置において、前記フレームメモリは、複数の表示フレームに対応して設定された複数のメモリエリアによって構成されていることを特徴とする。
【０００９】
【発明の実施の形態】
以下、図面を参照し、この発明の一実施の形態について説明する。図１は同実施の形態による画像表示装置の構成を示すブロック図である。この図において、１００はＣＰＵ、１０１はＤＭＡＣ、１１０はシステムＲＡＭであり、このシステムＲＡＭ１１０内にフレームメモリ１１１が設定されている。１０はＶＤＰであり、概略構成を説明すると、ビットマップによるＳＲＡＭ（スタティックＲＡＭ）２０と、スプライトデータが記憶されるフラッシュメモリ３０と、画像合成回路４０が設けられている。
【００１０】
図３はこのＶＤＰ１０の詳細を示すブロック図である。この図において、１１はＣＰＵインターフェイス、１２はＤＭＡコントローラ、１３はラインバッファである。このラインバッファ１３には、システムＲＡＭ１１０のフレームメモリ１１１から表示データがＤＭＡによって転送され、書き込まれる。２０、３０は各々上述したＳＲＡＭおよびフラッシュメモリであり、ＣＰＵ１００から出力された表示データがインターフェイス１１を介して書き込まれ、また、合成回路４０によって内部のデータが読み出される。
【００１１】
１４はタイミングジェネレータであり、表示用クロックパルスにしたがって水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ等を形成し各部へ出力する。１７はＰＬＬ回路であり、表示用クロックパルスを形成し、出力する。合成回路４０は、ラインバッファ１３の表示データ、ＳＲＡＭ２０の表示データ、フラッシュメモリ３０のスプライトデータを重ね合わせて表示データを形成し、さらに、その表示データをＬＵＴ（ルックアップテーブル）４１によってＲＧＢデータに変換し、出力する。この場合、透明指定のピクセル部分についてトランスペアレント処理や半透明表示が可能なブレンディング処理、色反転等の論理演算を行う。１６は合成回路４０から出力されるＲＧＢデータをアナログ信号に変換するＤＡＣ（ディジタル／アナログ変換回路）、１５は合成回路４０の出力をＬＣＤ（液晶表示器）用に変換するＬＣＤインターフェイスである。
【００１２】
上述した構成において、フレームメモリ１１１は、図２に示すように、２枚のフレームメモリ１１１ａ、１１１ｂを含んでおり、各フレームメモリ１１１ａ、１１１ｂに各々、ビットマップによる表示データがＣＰＵ１００によって書き込まれる。また、これらのフレームメモリ１１１ａ、１１１ｂには、１６色、２５６色、または６４Ｋ色のカラー表示データが書き込まれる。また、ＳＲＡＭ２０は、１６色または２５６色のビットマップによるカラー表示データが書き込まれる。このＳＲＡＭ２０は、色数が少ない場合のバックグラウンド表示に用いられ、一方、フレームメモリ１１１ａ、１１１ｂは色数が多く、複雑な画像のバックグラウンド表示に用いられる。
【００１３】
フラッシュメモリ３０にはスプライトデータが記憶される。ここで、スプライトとは、ゲームにおける人物画像等の可動画像であり、ＣＰＵ１００から表示位置を示す座標データがインターフェイス１１へ供給され、合成回路４０がその座標データに基づくタイミングでスプライトデータをフラッシュメモリ３０から読み出し表示する。
【００１４】
上述した各メモリには、次の優先順位が決められている。
（１）フラッシュメモリ３０
（２）ＳＲＡＭ２０
（３）フレームメモリ１１１ｂ
（４）フレームメモリ１１１ａ
そして、合成回路４０は各メモリ内の表示データを読み出し、図２に示すように重ね合わせ、そして、優先順位に従って表示する。
【００１５】
上述したように、図１に示す画像表示装置は、高速に動作するスプライト画像の表示をＶＤＰ１０が行い、したがって、ＣＰＵ１００の時間がスプライト表示に取られることがない。一方、バックグラウンド表示をシステムＲＡＭ１１０内のフレームメモリ１１１を用いて行い、これにより、高解像度／多色表示を可能としている。この場合、バックグラウンド表示が高速で変化することはないので、ＣＰＵ１００の時間がバックグラウンド表示に多く取られることがなく、また、高速表示処理ができなくても全く問題がない。
【００１６】
なお、上記の実施形態においては、ＳＲＡＭ２０、フラッシュメモリ３０をＶＤＰ１０の内部に形成しているが、これをＶＤＰ１０の外部に設けてもよい。
【００１７】
【発明の効果】
以上説明したように、この発明によれば、バックグラウンド表示をシステムＲＡＭ内に設定したフレームメモリを用いて行い、高速で移動するスプライト表示を表示制御手段（ＶＤＰ）が行うようにしたので、大容量の外部フレームメモリを必要とせず、これにより、安価なコストで高解像度表示を行うことができ、しかも、スプライト表示を表示制御手段が行うことから、高速表示を行うことができる効果がある。
【図面の簡単な説明】
【図１】この発明の一実施形態の構成を示すブロック図である。
【図２】同実施形態の表示動作を説明するための説明図である。
【図３】同実施形態におけるＶＤＰ１０の詳細を示すブロック図である。
【図４】従来の画像表示装置の構成例を示すブロック図である。
【図５】従来の画像表示装置の他の構成例を示すブロック図である。
【符号の説明】
１０…ＶＤＰ、２０…ＳＲＡＭ、３０…フラッシュメモリ、４０…合成回路、１００…ＣＰＵ、１０１…ＤＭＡＣ、１１０…システムＲＡＭ、１１１、１１１ａ、１１１ｂ…フレームメモリ。

Claims

中央処理装置と、
前記中央処理装置によって読出／書込が行われるとともに、バックグラウンドを表示する第１の表示データを記憶するフレームメモリエリアを含むシステムメモリと、
前記中央処理装置、前記システムメモリおよびビデオディスプレイプロセッサとで画像を表示する画像表示装置であって、
前記ビデオディスプレイプロセッサは、
移動画像を表示するための第２の表示データを記憶する移動画像表示メモリと、
バックグラウンドを表示する第３の表示データを記憶するバックグラウンド表示用メモリと、
前記フレームメモリ内の前記第１の表示データがダイレクトメモリアクセス方式で転送されるバッファメモリと、
前記バッファメモリ内の第１の表示データと前記移動画像表示メモリ内の第２の表示データと前記バックグラウンド表示用メモリ内の第３の表示データとを合成して表示データを形成する合成手段と、
を具備し、
バックグラウンド用の前記第１の表示データは、バックグラウンド用の前記第３の表示データに比べて、表示可能色数が多いものであり、前記合成手段は、第２の表示データ、第３の表示データ、第１の表示データの順の優先順位で各表示データを合成することを特徴とする画像表示装置。
前記フレームメモリは、複数の表示フレームに対応して設定された複数のメモリエリアによって構成されていることを特徴とする請求項１に記載の画像表示装置。