JP2003209134A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2003209134A JP2002004036A JP2002004036A JP2003209134A JP 2003209134 A JP2003209134 A JP 2003209134A JP 2002004036 A JP2002004036 A JP 2002004036A JP 2002004036 A JP2002004036 A JP 2002004036A JP 2003209134 A JP2003209134 A JP 2003209134A
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plug
semiconductor
film
semiconductor device
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JP2002004036A
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Takashi Nakajima
中島　　隆
Tadayoshi Tanaka
直敬 田中
Yasuyuki Nakajima
靖之 中島
Akira Haruta
亮 春田
Asao Matsuzawa
朝夫 松澤
Masashi Sawara
政司 佐原
Ken Okuya
謙 奥谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
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Abstract

(57)【要約】 【課題】 パッド／ワイヤ間の接合部のはがれ、パッド
と該下地絶縁膜との界面はく離を抑制する、信頼性が高
い半導体装置を提供する。 【解決手段】半導体装置は、電極パッドの形成部の基板
側に配置されたプラグがパッド内部に突き出ている構成
を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、外部へ電気的連絡をするパッドを表面に有する半導
体に係る。
【０００２】
【従来の技術】半導体装置の開発においては、大容量半
導体デバイスの開発においては、チップサイズ縮小によ
る低コスト化、デバイス動作の高速化が最重要課題であ
る。さらに高機能化や多機能化を目的とした半導体装置
においては、入出力端子の多ピン化とチップサイズ縮小
を両立させるため、チップと外部とを電気的に接続する
ボンディングパッド（以下、パッド）を狭ピッチ化する
必要がある。例えば、５ミリメートル角のチップサイズ
の四辺に２４０個のパッドを形成する場合、パッド間隔
を１０マイクロメートルとすると、一つのパッドの幅を
７０マイクロメートル以下にする必要がある。
【０００３】一方、パッドへのボンディングワイヤ（以
下、ワイヤ）の接合はパッドサイズが小さく、パッドと
ワイヤの接合径が小さくなっているためにパッドへのワ
イヤの動的な押付荷重が局所的になり、ボンディング条
件によっては、パッド／ワイヤ間の接合が不十分ではが
れ易かったり、パッドと該下地絶縁膜との界面がはく離
したり、半導体チップ内部へき裂が進展するケースがあ
った。
【０００４】上記事項に対処できるパッド構造として、
パッド層とワイヤ間の接合を高める技術としては特開２
０００−２６９２６５号公報や特開２０００−１１４３
０９号公報に、パッド層の下にタングステンなどのプラ
グを有する層を配置することが開示されている。
【０００５】
【発明が解決しようとする課題】パッドとワイヤの接合
に、ワイヤを適当な荷重でパッドに押し付けながら超音
波加振し、アルミニウムと金を拡散接合させる方法を用
いた場合、パッドサイズが小さく、パッドとワイヤの接
合径が小さい場合は、パッドへのワイヤの押付荷重が局
所的になるとともに超音波加振による動的な衝撃荷重に
よって、ボンディング条件によっては、パッドと該下地
絶縁膜との界面がはく離したり、半導体チップ内部へき
裂が進展することを防ぐことが望まれる。
【０００６】しかし、前記公知例にはかかる点について
具体的な開示はない。
【０００７】本発明は、パッドとワイヤとの接合径が８
０マイクロメートル以下であっても、パッドと該下地絶
縁膜との界面はく離や、半導体チップ内部へのき裂進展
を抑制する高い信頼を有する半導体装置の提供を目的と
したものである。
【０００８】
【課題を解決するための手段】本発明の一の発明の半導
体装置は、半導体基板と、前記半導体基板に形成された
半導体回路と、外部と電気的に連絡するためのパッド
と、前記パッドの下には、プラグを有する層が配置さ
れ、前記プラグの上端は前記パッドの下部端より高い位
置に形成されること、を特徴とする。
【０００９】例えば、ボンディングパッドとボンディン
グワイヤの接合径が８０マイクロメートル以下であるよ
うな半導体装置に、ボンディングパッドの半導体基板側
で接する層間絶縁膜内に多数のダミーのプラグが形成さ
れててもよい。また、前記プラグが前記ボンディングパ
ッド内へ突き出ているような構成をとってもよい。ま
た、前記下とはいわゆる下層側のことである。または、
半導体装置の基板側方向である。上端とは、上層側の端
部である。または、いわゆる半導体装置表面側端部とい
うこともできる。下部端とは、下層側の端部である。ま
たは、いわゆる半導体装置内部側端部ということもでき
る。
【００１０】例えば、前記プラグの上端に相当する位置
の前記パッドの下部端は、その周囲に位置する領域にお
ける前記パッドの下部端より高い位置に形成されてい
る。
【００１１】なお、前記プラグはいわゆるダミーのプラ
グであり、前記プラグの一端は前記パッドに電気的に連
絡するが、多端は絶縁部に隣接するようになっているよ
うにしても良い（例えば、前記ボンディングパッドにの
み電気的に接続された、閉回路になっている） 本発明の他の発明の半導体装置は、半導体基板と、前記
半導体基板に形成された半導体回路と、外部と電気的に
連絡するためのパッドと、前記パッドの下には、プラグ
と絶縁部を有する層が配置され、前記プラグの上端は前
記絶縁部の上端より高い位置に形成されること、を特徴
とする。また、前記プラグは絶縁部を介して複数配置さ
れるような構造をとることができる。
【００１２】例えば、前記プラグの上端に相当する位置
の前記パッド下部端は、前記プラグに隣接する前記絶縁
部の上端に相当する位置の前記パッド下部端より高い位
置に形成されている。
【００１３】また、前記何れかに記載の半導体装置にお
いて、前記プラグの上端部が前記パッドの下部端より３
０ナノメートル以上高い位置に形成されることを特徴と
する。
【００１４】或いは、前記高さを２０ナノメートル以上
とすることも考えられる。又は、１０ナノメートル以上
とすることも考えられる。
【００１５】なお、上限としては、前記パッドが４００
ｎｍ以上１０００ｎｍ程度であれば、例えば、３０ｎｍ
以上１００ｎｍ以下程度の範囲で形成するようにしても
良い。また、例えば、前記数値を２０ｎｍ以上にした場
合、１５０ｎｍ以下程度にしてもよい。或いは、効果は
少ないが前記数値を１０ｎｍ以上とすることも考えられ
る。その際、例えば、２００ｎｍ以下程度の範囲で形成
することが考えられる。
【００１６】また、前記何れかに記載の半導体装置にお
いて、前記パッドに、ワイヤが接合されるものであるこ
とを特徴とする。または、前記ワイヤのパッドにおける
接合部の径は８０マイクロメートル以下であることを特
徴とする。なお、接合部の径が６５マイクロメートル
（±５マイクロメートル）以下であるもであることが効
果を発揮する上では好ましい。より好ましくは接合部の
径が５０マイクロメートル（±５マイクロメートル）以
下のものであることがより好ましい。接合径が小さい方
がパッドがはがれ易くなるために、接合径が小さいほう
が本発明の実施の効果が大きい。
【００１７】また、前記何れかに記載の半導体装置にお
いて、前記プラグは、少なくとも第一の膜と前記第一の
材料の下側に位置し前記第一の膜より高融点材料を有す
る第二の膜を有し、前記プラグが前記パッド内に突き出
ている高さが、前記第二の膜の厚さの５０％以上である
ことを特徴とする。突き出ているとは、プラグ端と第二
の膜との高さ方向に重なっている領域に関する。突き出
ている高さは、プラグの上端と第二の膜の下部端との間
の高さの差により求めることができる。
【００１８】例えば、プラグが前記パッド内に突き出て
いる高さが、前記パッド下部の高融点材料膜の厚さの５
０％以上である。
【００１９】また、前記何れかに記載の半導体装置おい
て、前記パッドの外部と連絡する側の表面には、前記プ
ラグの位置に対応した凸部を有することを特徴とする。
【００２０】また、本発明の他の発明の半導体装置は、
半導体基板と、前記半導体基板に形成された半導体回路
と、外部と電気的に連絡するためのパッドと、前記パッ
ドの下には、プラグを有する層が配置され、前記パッド
は、短辺の長さが９０マイクロメートル以下であり、前
記プラグの上端は前記パッドの下部端より３０ナノメー
トル以上高い位置に形成されること、を特徴とする。
【００２１】また、本発明の他の発明の半導体装置は、
半導体基板と、前記半導体基板に形成された半導体素子
と半導体素子を分離する素子分離部と、前記半導体素子
に電気的に連絡し外部と電気的に連絡するためのパッド
とを有し、前記素子分離部に形成された第一のプラグを
有する層と、前記第一のプラグの上を含む領域に形成さ
れた第１の配線層とを有する第一の積層構造と、前記第
一の配線構造の上に、少なくとも一つの、第二のプラグ
を有する層と、前記第二のプラグの上を含む領域に形成
された第２の配線層とを有する第二の積層構造を有し、
前記パッドに最も近い前記第二の積層構造における、前
記配線層の下部端より高い位置に前記プラグの上端が配
置されることを特徴とする。
【００２２】また、本発明の他の発明の半導体装置は、
半導体基板と、前記半導体基板に形成された半導体回路
と、外部と電気的に連絡するためのパッドと、前記パッ
ドの下には、プラグと絶縁部を有する層が配置され、前
記プラグの上端は前記絶縁部の上端より低い位置に形成
されること、を特徴とする。
【００２３】例えば、前記プラグの上端に相当する位置
の前記パッド下部端は、前記プラグに隣接する前記絶縁
部の上端に相当する位置の前記パッド下部端より低い位
置に形成されている。
【００２４】また、本発明の他の発明の半導体装置の製
造方法は、半導体基板の上に半導体回路を形成する工程
と、前記形成された半導体回路の上に層間絶縁膜を形成
する工程と、前記層間絶縁膜に複数のコンタクトホール
を形成する工程と、前記コンタクトホールにコンタクト
ホール材料を充填してプラグを形成する工程と、前記プ
ラグを備えた層間絶縁膜の上側端を平坦化する工程と、
前記プラグを備えた層間絶縁膜の上側端をエッチングし
て前記プラグの上端を前記層間絶縁膜の上端より高く形
成する工程と、前記プラグを備えた層間絶縁膜の上に外
部と電気的に連絡する電極パッドを形成する工程と、を
有することを特徴とする。
【００２５】前記プラグは層間絶縁膜側にバリア膜、た
とえば内部よりも高融点を有する高融点材料膜を形成す
る。その内側に充填するコンタクトホール材料として
は、例えばタングステンなどを用いることができ、ＣＶ
Ｄなどにより形成する。また、前記平坦化にはＣＭＰな
どを用いることができる。
【００２６】なお、前述した高い或は上とはいわゆる半
導体基板に対して離れた位置或は方向にあることを意味
する。
【００２７】本発明は、パッドとワイヤとの接合径が８
０マイクロメートル以下であっても、パッド／ワイヤ間
の接合部のはがれ、パッドと該下地絶縁膜との界面はく
離、半導体チップ内部へき裂進展などのパッド／ワイヤ
間の接合不具合を抑制する、高い信頼を有する半導体装
置の提供するため、上記に列記した特徴を持つ本発明の
半導体装置を提供する。
【００２８】上記の課題の少なくとも一つは以下の構
成、あるいは以下の構成の組み合わせにより解決され
る。
【００２９】高融点金属が用いられるダミープラグおよ
びダミー配線層は層間絶縁膜よりも靭性に優れるため、
ダミープラグおよびダミー配線層が接した構造が複数積
み重ねられていることで、もしもパッド／ワイヤ間の超
音波接合時にき裂が発生した場合でも該き裂がダミープ
ラグまたはダミー配線層で止まり、き裂の進展を抑制す
る。
【００３０】以上のような特徴をもつ半導体装置を提供
することで、パッド／ワイヤ間の接合信頼性が大きく向
上する。
【００３１】
【発明の実施の形態】本発明に関する一実施例を図1に
示す。図１は、本実施例の半導体装置100の断面模式図
であり、演算装置に適用した場合の一例である。図中左
側がパッド部の構造を表しており、右側が演算回路部の
構造を表している。
【００３２】図1の半導体チップ１００では、シリコン
基板１上に素子分離のための浅溝構造3が形成され、該
浅溝構造3の上にプラグ14Ｄ、１層目のダミー配線16
Ｄ、プラグ24Ｄ、２層目配線26、プラグ34Ｄ、パッドを
兼用する３層目配線36が積層された構造になっている。
さらにプラグ34Ｄはパッド36内部に３０ナノメートル以
上突き出した構造になっており、パッド36と該下地層間
絶縁膜27の間の密着強度を向上させている。図中におい
ては、プラグの配線層内部への突き出しは、プラグ34Ｄ
とパッド36の間のみであるが、半導体基板側に形成され
た各プラグをそれぞれ接する各配線層の内部に突き出し
た構造にすることで、複数の配線層とプラグを積層させ
た構造全体の剛性が高まり、ワイヤ／パッド間の接合信
頼性が向上する。
【００３３】なお、アルミニウム合金パッドへの金のボ
ンディングワイヤ（以下、ワイヤ）の接合は、一般にワ
イヤを適当な荷重でパッドに押し付けながら超音波加振
し、アルミニウムと金を拡散接合させる方法などを用い
ることができる。なお本実施例では、プラグ３４Dの上
端が、他のプラグとの間に形成される層間絶縁膜２７の
上端より高い例を記載しているが、プラグ３４Dの上部
端が、他のプラグとの間に形成される層間絶縁膜２７の
上端より低い構成を取ることもできる。この場合も、プ
ラグ３４Dの上端とその当該層間絶縁膜の上端との差は
３０ナノメートル以上設けるのが好ましい。
【００３４】図２〜５は本実施例の半導体メモリを製造
する場合の工程断面模式図である。図２は、シリコン基
板1内にＭＯＳ（Metal-Oxide-Semiconductor）トランジ
スタを形成し、層間膜6を堆積した後、基板への電気的
導通を得るためのコンタクトホール１１とダミーのスル
ーホール11Dを形成した時点でのデバイス断面を模式的
に示している。
【００３５】シリコン基板１への素子分離用浅溝３の形
成、該表面へのシリコン酸化膜２の形成、浅溝３へのシ
リコン酸化膜3aの埋込、ゲート酸化膜2aの形成、ゲート
電極４および該ゲート電極を覆うシリコン窒化膜５ａ、
5ｂの形成、シリコン基板１内への不純物の打ち込み、
層間絶縁膜６の形成、コンタクトホール１１およびダミ
ーのスルーホール11Ｄの形成を行っている。
【００３６】図３では配線などからシリコン基板へ重金
属が拡散汚染することを防止するため、コンタクトホー
ル１１およびダミーのスルーホール11Ｄ内にバリア膜と
して高融点材料膜1２を形成する。高融点材料膜１２
は、例えばチタン（Ｔｉ）膜を厚さ２０ｎｍ、窒化チタ
ン（ＴｉＮ）膜を厚さ１００ｎｍをスパッタリング法あ
るいはＣＶＤ法によって堆積し、積層構造とする。高融
点材料膜１２とシリコン基板１および多結晶シリコンプ
ラグ８ｂの界面には、後から加えられる熱処理工程にお
ける化学反応によってシリサイド層１５が形成される。
たとえば高融点材料膜1２がＴｉ膜、ＴｉＮ膜の積層構
造である場合には、チタンシリサイド層が形成され、高
融点材料膜12がコバルト膜とＴｉＮ膜積層構造である場
合にはコバルトシリサイド層が形成される。
【００３７】高融点材料膜1２の形成後、タングステン
（以下Ｗ）膜１３を化学気相蒸着（ＣＶＤ）法にてコン
タクトホール内にＷ膜１３を堆積して埋め込み、Ｗプラ
グ１４およびダミーのＷプラグ１４Ｄを形成する。層間
絶縁膜６上に堆積された高融点材料膜1２およびW膜１３
は、化学機械研磨（ＣＭＰ）法によってＷプラグ１４、
Ｗプラグ１４Ｄのみを残して研磨除去され、さらには層
間絶縁膜６の表面を平坦化する。
【００３８】層間絶縁膜６上にスパッタリング法あるい
はＣＶＤ法によって高融点金属膜１６ａ、アルミニウム
合金膜１６ｂ、高融点金属膜16ａを形成する。堆積する
膜厚は、例えば高融点金属膜１６ａを2０ｎｍ、アルミ
ニウム合金膜１６ｂを２００ｎｍ、１６ｂ上の高融点金
属膜16ａを２０ｎｍとする。
【００３９】成膜方法としては、スパッタリング法の方
が、ターゲットから物理的に原子をたたき出された原子
をウエハ上に堆積させる方法であるため、下地との密着
性に優れる場合が多い。逆に深い溝の内部へ被着させる
場合は、ＣＶＤ法の方が溝内部の側面や底面に比較的均
一に付着するので、深い溝や穴の内部に膜を埋め込む場
合に適している。どちらの成膜方法も長所短所があるの
で、デバイス構造や膜応力などを吟味し、メリットが生
かされるように成膜すれば良い。
【００４０】その後、ドライエッチングによる１層目の
配線層１６および１層目のダミーの配線層の形成、層間
絶縁膜１７の成膜、ドライエッチングによるスルーホー
ル２１およびダミーのスルーホール２１Ｄの形成を行
う。さらに、プラグ１４、１４Ｄおよび配線層１６、１
６Ｄの形成方法と同様に、高融点材料膜２２、タングス
テン膜２３の埋め込み、ＣＭＰ法による層間絶縁膜１７
の表面の平坦化を行う。層間絶縁膜１７上に２層目の配
線層を、高融点金属膜２６ａ、アルミニウム合金膜２６
ｂ、２６ｂ上の高融点金属膜２６を堆積し、ドライエッ
チングによって２層目の配線層２６、およびダミーの配
線層２６Ｄを形成する。
【００４１】点線にて示したスルーホール２４Ｂおよび
配線層２６Ｂは、前記のスルーホール２４、２４Ｄ、配
線層２６、２６Ｄを示した断面とは、三次元的に別の断
面に形成したものである。ダミー用のスルーホール１４
Ｄや２４Ｄは、図中の断面の１列のみを形成するのでは
なく、パッドの大きさに合わせて、格子状に配列させる
ことが望ましい。
【００４２】次に図３の工程に続く図４の工程を説明す
る。
【００４３】層間絶縁膜２７Ｂの成膜、ドライエッチン
グによるスルーホール３１およびダミーのスルーホール
３１Ｄの形成、前述のプラグ２４、２４Ｄおよび配線層
２６、２６Ｄの形成方法と同様に、高融点材料膜３２、
タングステン膜３３の埋め込み、ＣＭＰ法による層間絶
縁膜２７Ｂの表面（点線にて表記）の平坦化を行う。次
に該２７Ｂの表面を、ウェットエッチングやスパッタエ
ッチングなどの、プラグ３４、３４Ｄと層間絶縁膜２７
の間でエッチングレートが異なる方法によって、層間絶
縁膜２７Ｂの表面をエッチングし、図中のようにプラグ
３４、３４Ｄよりも層間絶縁膜２７（実線）の表面が例
えば３０ナノメートル以上後退した構造を形成する。
【００４４】図５の工程を説明する。
【００４５】図４の工程にて形成した突き出た構造のプ
ラグの上に、高融点金属膜３６ａ、アルミニウム合金膜
３６ｂ、高融点金属膜３６ａを堆積し、パッドを兼ねる
３層目の配線層３６を形成する。突出部３７を有するプ
ラグ３４Ｄを形成した領域では、３層目の配線層３６の
表面は、突出したプラグの高さを反映して、凸形状が形
成される。ドライエッチングによって３層目の配線層３
６の電気回路パターン、パッドを形成する。
【００４６】シリコン酸化膜４１やシリコン窒化膜４
２、あるいは有機膜などを堆積し、チップ内部構造を湿
気などから守る保護膜を形成する。ワイヤと接続するパ
ッド部分の保護膜をエッチング除去し、外部との演算信
号の入出力を行う開口部５０を形成する。このときに、
パッド３６Ｐの表面の高融点金属膜３６ａもエッチング
し、アルミニウム合金膜３６ｂを露出させる。アルミニ
ウム合金膜３６ｂの表面には、ワイヤが超音波加振時に
パッド表面が塑性変形しやすい凸形状３６ｃが形成され
る。
【００４７】半導体チップ１００をウエハからダイシン
グして切り出し、外部と入出力信号を通信するためのリ
ードフレーム上のダイパッドに接着し、リードフレーム
上のボンディング箇所と半導体チップ１００上のパッド
３６Pを金のワイヤ５１にて接続し、リードフレームを
通して外部と電気的に接続される。
【００４８】超音波加振によってワイヤボンディングす
る場合、ワイヤ５１の先端を一部溶融したボール形状部
５２を超音波加振して、パッド３６ｂの表面を摺動さ
せ、その摺動抵抗によってアルミニウム合金膜３６ｂの
表面の酸化膜が破壊する。さらに、超音波加振によって
発生する摩擦熱によって、表面酸化膜が破壊されたアル
ミニウム合金膜３６ｂの表面から金原子とアルミニウム
原子が相互拡散し、金−アルミニウム合金層５３が形成
され、接合が完了する。
【００４９】半導体チップ１００上のアルミニウム合金
パッド３６Pと金のワイヤ５１が接合した状態を、断面
斜視図にて図６に示す。金ワイヤの一部はパッド３６P
の表面形状がわかりやすいように、一部を切り取り、断
面が見えるようにした。突出したプラグを格子状に配置
した構造により多数の凸形状３６ｃが形成されたパッド
３６Pの表面に、ワイヤ５１の先端を溶融した金ボール
５２を超音波加振しながら押し付け、金ワイヤ先端がア
ルミニウム合金膜と摺動しながら塑性変形し、金ボール
５２は図中のように平らにつぶれて接合される。
【００５０】パッド３６Pの表面に凸形状３６ｃが形成
されているため、より小さな荷重とより小さな超音波の
加振エネルギで、ワイヤ５１とパッド３６Pを接合させ
ることが可能である。このことによって、信頼性が高い
ワイヤ／パッド接合部を有する半導体装置を提供するこ
とが可能になる。
【００５１】ワイヤボンディングが完了した半導体チッ
プ１００は、湿気や紫外線などから保護するため、最終
的には、チップサイズでのパッケージングや半導体チッ
プ１００全体を樹脂にて封止するパッケージングが施さ
れ、本発明の一つである半導体装置が完成する。
【００５２】本実施例では、３層の配線層をもつ半導体
装置を例に説明を行ったが、３層よりも配線層が多い場
合、あるいは少ない場合にも適用可能である。またワイ
ヤボンディングせずに直接はんだボールが接続されるよ
うな構造の半導体装置においても、本発明を用いること
によってパッドと下地絶縁膜の密着強度が向上するた
め、はんだの熱変形によりパッドがはがれることが無く
なる。
【００５３】配線層の材料として銅を用いた場合の一例
を図７に示す。配線層およびプラグの代わりに、銅配線
およびプラグ構造をめっきなどによって穴の中に埋め込
んで形成したダマシン配線構造を有する構造になってい
る。
【００５４】１、２、３層目の配線層は、それぞれ、ダ
マシン配線１８、２８、３８によって構成され、銅の拡
散を防止するため、高融点金属膜１８ａ、２６ａ、３８
ａにて覆われた構造になっており、パッドの半導体基板
側もダマシン配線と同様の積層構造をもつ１８Ｄ、２８
Ｄ、３８Ｄが形成されている。高融点金属膜としては、
ルテニウムや白金が主成分である材料膜が望ましい。
【００５５】金ワイヤ５１との接合部は、銅はアルミニ
ウムほど低温で金と拡散接合しないため、まず、層間絶
縁膜２７を、例えば５０ナノメートル以上エッチングで
後退させ、その上に３層目のダマシン銅配線３８と電気
的に接続させる配線層およびパッド３９Dを形成する。
該配線層およびパッド３９は、高融点金属膜３９ａ、ア
ルミニウム合金膜３９ｂ、高融点金属膜３９ｃを積層
し、ドライエッチングによって回路パターンを形成す
る。
【００５６】ワイヤ５１と接合する材料をアルミニウム
合金をにすることで、従来通りの接合性が得られる。
【００５７】ボンディングパッド３６Pから超音波接合
させたワイヤ５１に引張荷重を加えた場合に、ワイヤ５
１が切れずに該ボンディングパッドがはく離したパッド
数の全ボンディングパット数に対する割合について、プ
ラグ３４Ｄがボンディングパッドに突き出す高さ（突出
部３７の高さ）を変え、その依存性を検討した。
【００５８】試験条件を以下に示す。 ＜ボンディングパッド積層構造＞ 高融点金属膜３６ａ 材料：窒化チタン、 膜厚：５０ｎｍ アルミニウム合金膜３６ｂ 材料：アルミニウム−１％銅合金、 膜厚：５００ｎｍ ＜金ワイヤ＞ ワイヤ材質：高剛性金ワイヤ ワイヤ径：２５μｍ ＜ワイヤボンディング条件＞ ボンディング荷重：４００ｍＮ 超音波周波数：６０ｋＨｚ チップ温度：２００℃ 図８にてその結果を説明する。横軸がプラグの突出高さ
であり、縦軸が引張試験を行ったパッド数に対するはが
れたパッド数の割合を示す。プラグが突き出ていない突
出高さ０ｎｍの場合、５０％以上ボンディングパッドが
はがれたが、プラグをボンディングパッド内に突き出さ
せると急激にはがれ発生割合が減少し、２０ｎｍの突出
高さで２０％以下に、３０ｎｍの高さでほぼはがれが発
生しなくなることが分かる。
【００５９】上記のことから、プラグが突出する高さを
３０ｎｍ以上、ボンディング条件をボンディングパッド
はがれが発生しないように更に適正化した場合はプラグ
突出高さを２０ｎｍ以上とすると、ボンディングパッド
はがれはほぼ防止されると考えられる。
【００６０】なお、具体的実施態様としては、前記パッ
ドが４００ｎｍ以上１０００ｎｍ程度であれば、３０ｎ
ｍ以上にした場合、例えば、３０ｎｍ以上１００ｎｍ以
下程度の範囲で形成するようにしても良い。また、例え
ば、前記数値を２０ｎｍ以上にした場合、１５０ｎｍ以
下程度にしてもよい。或いは、効果は少ないが前記数値
を１０ｎｍ以上とすることも考えられる。その際、例え
ば、２００ｎｍ以下程度の範囲で形成することが考えら
れる。
【００６１】以上のことから、本発明を用いることで信
頼性が高い半導体装置を提供することが可能となる。
【００６２】
【発明の効果】パッド／ワイヤ間の接合部のはがれ、パ
ッドと該下地絶縁膜との界面はく離、半導体チップ内部
へき裂進展などのパッド／ワイヤ間の接合不具合を抑制
した、高い信頼を有する半導体装置の提供することがで
きる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体装置の断面模式
図。
【図２】本発明の一実施例に係る半導体装置の製造方法
の第１の工程断面図。
【図３】本発明の一実施例に係る半導体装置の製造方法
の第２の工程断面図。
【図４】本発明の一実施例に係る半導体装置の製造方法
の第３の工程断面図。
【図５】本発明の一実施例に係る半導体装置の製造方法
の第４の工程断面図。
【図６】本発明の一実施例に係る半導体装置のワイヤと
パッドの接合部の断面斜視図。
【図７】本発明の別の実施例に係る半導体装置の断面模
式図。
【図８】引張試験を行った全ボンディングパット数に対
するボンディングパッドはがれ発生割合のプラグ突出部
高さへの依存性。
【符号の説明】
1：シリコン基板、2：熱酸化膜、2a：ゲート酸化膜、2
b：シリコン窒化膜、3：浅溝、3a：浅溝埋め込み用シリ
コン酸化膜、4：ゲート電極、5ａ：窒化シリコン膜、5
ｂ：窒化シリコン膜、6：層間絶縁膜、11：コンタクト
ホール（デバイス導通用）、11D：ダミーのコンタクト
ホール（パッドアンカー用）、12：高融点材料膜、13：
埋込みタングステン膜、14：プラグ、14D：プラグ（パ
ッドアンカー用）、15：シリサイド層、16：１層目のア
ルミニウム合金配線、16D：１層目のダミーのアルミニ
ウム合金配線、16ａ：高融点材料膜、16b：アルミニウ
ム合金膜、16c：スリット、17：層間絶縁膜、18：銅ダ
マシン構造の1層目の配線およびプラグ（デバイス導通
用）、18D：銅ダマシン構造の1層目の配線およびプラグ
（パッドアンカー用）、21：スルーホール（デバイス導
通用）、21D：ダミーのスルーホール（パッドアンカー
用）、22：高融点材料膜、23：埋込みタングステン膜、
24：プラグ、24D：プラグ （パッドアンカー用）、24
B：プラグ （パッドアンカー用）、26：２層目のアルミ
ニウム合金配線、26D：２層目のダミーのアルミニウム
合金配線、26B：２層目のアルミニウム合金配線、26
ａ：高融点材料膜、26b：アルミニウム合金膜、26c：ス
リット、27：層間絶縁膜、28：銅ダマシン構造の1層目
の配線およびプラグ（デバイス導通用）、28D：銅ダマ
シン構造の1層目の配線およびプラグ（パッドアンカー
用）、31：スルーホール（デバイス導通用）、31D：ダ
ミーのスルーホール（パッドアンカー用）、32：高融点
材料膜、33：埋込みタングステン膜、34：プラグ、34
D：プラグ （パッドアンカー用）、36：３層目のアルミ
ニウム合金配線、36D：３層目のダミーのアルミニウム
合金配線、36ａ：高融点材料膜、36b：アルミニウム合
金膜、36c：アルミニウム合金膜の凸部、37：突出させ
たプラグ、37D：突出させた銅ダマシン構造のプラグ、3
8：銅ダマシン構造の1層目の配線およびプラグ（デバイ
ス導通用）、38D：銅ダマシン構造の1層目の配線および
プラグ（パッドアンカー用）、39D：３層目のダミーの
アルミニウム合金配線、39ａ：高融点材料膜、39b：ア
ルミニウム合金膜、39c：高融点材料膜、41：シリコン
酸化膜、42：窒化シリコン保護膜、50：パッド部の開口
部、51：ボンディング用金ワイヤ、52：アルミニウム合
金パッド／金ワイヤ接合部、53：パッド／ワイヤ接合部
に形成されたアルミニウム・金合金、100：半導体チッ
プ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 直敬 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 中島 靖之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 春田 亮 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 松澤 朝夫 東京都小平市上水本町五丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 佐原 政司 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 奥谷 謙 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F044 EE11 EE12 EE13 EE21

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、前記半導体基板に形成され
    た半導体回路と、外部と電気的に連絡するためのパッド
    と、前記パッドの下には、プラグを有する層が配置さ
    れ、前記プラグの上端は前記パッドの下部端より高い位
    置に形成されること、を特徴とする半導体装置。
  2. 【請求項２】半導体基板と、前記半導体基板に形成され
    た半導体回路と、外部と電気的に連絡するためのパッド
    と、前記パッドの下には、プラグと絶縁部を有する層が
    配置され、前記プラグの上端は前記絶縁部の上端より高
    い位置に形成されること、を特徴とする半導体装置。
  3. 【請求項３】請求項１に記載の半導体装置において、前
    記プラグの上端部が前記パッドの下部端より３０ナノメ
    ートル以上高い位置に形成されることを特徴とする半導
    体装置。
  4. 【請求項４】請求項１に記載の半導体装置において、前
    記パッドに、ワイヤが接合されるものであることを特徴
    とする半導体装置。
  5. 【請求項５】請求項４に記載の半導体装置において、前
    記ワイヤのパッドにおける接合部の径は８０マイクロメ
    ートル以下であることを特徴とする半導体装置。
  6. 【請求項６】請求項１に記載の半導体装置において、前
    記プラグは、少なくとも第一の膜と前記第一の材料の下
    側に位置し前記第一の膜より高融点材料を有する第二の
    膜を有し、前記プラグが前記パッド内に突き出ている高
    さが、前記第二の膜の厚さの５０％以上であることを特
    徴とする半導体装置。
  7. 【請求項７】請求項１に記載の半導体装置おいて、前記
    パッドの外部と連絡する側の表面には、前記プラグの位
    置に対応した凸部を有することを特徴とする半導体装
    置。
  8. 【請求項８】半導体基板と、前記半導体基板に形成され
    た半導体回路と、外部と電気的に連絡するためのパッド
    と、前記パッドの下には、プラグを有する層が配置さ
    れ、前記パッドは、短辺の長さが９０マイクロメートル
    以下であり、前記プラグの上端は前記パッドの下部端よ
    り３０ナノメートル以上高い位置に形成されること、を
    特徴とする半導体装置。
  9. 【請求項９】半導体基板と、前記半導体基板に形成され
    た半導体素子と半導体素子を分離する素子分離部と、前
    記半導体素子に電気的に連絡し外部と電気的に連絡する
    ためのパッドとを有し、前記素子分離部に形成された第
    一のプラグを有する層と、前記第一のプラグの上を含む
    領域に形成された第１の配線層とを有する第一の積層構
    造と、前記第一の配線構造の上に、少なくとも一つの、
    第二のプラグを有する層と、前記第二のプラグの上を含
    む領域に形成された第２の配線層とを有する第二の積層
    構造を有し、前記パッドに最も近い前記第二の積層構造
    における、前記配線層の下部端より高い位置に前記プラ
    グの上端が配置されることを特徴とした半導体装置。
  10. 【請求項１０】半導体基板と、前記半導体基板に形成さ
    れた半導体回路と、外部と電気的に連絡するためのパッ
    ドと、前記パッドの下には、プラグと絶縁部を有する層
    が配置され、前記プラグの上端は前記絶縁部の上端より
    低い位置に形成されること、を特徴とする半導体装置。
  11. 【請求項１１】半導体基板の上に半導体回路を形成する
    工程と、前記形成された半導体回路の上に層間絶縁膜を
    形成する工程と、前記層間絶縁膜に複数のコンタクトホ
    ールを形成する工程と、前記コンタクトホールにコンタ
    クトホール材料を充填してプラグを形成する工程と、前
    記プラグを備えた層間絶縁膜の上側端を平坦化する工程
    と、前記プラグを備えた層間絶縁膜の上側端をエッチン
    グして前記プラグの上端を前記層間絶縁膜の上端より高
    く形成する工程と、前記プラグを備えた層間絶縁膜の上
    に外部と電気的に連絡する電極パッドを形成する工程
    と、を有することを特徴とする半導体装置の製造方法。
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