JP3805543B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、エレクトレットマイクロホン等におけるコンデンサの容量変化による電圧変動を得るための電圧変換回路及びバイアス回路を備えた半導体集積回路に関するものである。
【０００２】
【従来の技術】
図７は、コンデンサの容量変化による電圧変動を得るための電圧変換回路の従来例を示した図であり、従来の電圧変換回路を備えた増幅回路を例にして示している。
図７において、増幅回路１００は、電圧変換回路１０１、結合コンデンサ１０２及び増幅器１０３で構成されている。増幅回路１００の入力端子ＩＮとアース端子ＧＮＤとの間には、音波によってコンデンサの容量が変化するエレクトレットマイクロホン（以下、エレクトレットマイクと呼ぶ）１０５が接続されている。
【０００３】
エレクトレットマイク１０５を形成するコンデンサには、あらかじめ電荷が蓄積されており、エレクトレットマイク１０５は、外部からの音波を受けることによって該コンデンサの容量が変化し、該容量変化に応じて出力電圧が変動するものである。エレクトレットマイク１０５からの出力電圧は、増幅回路１００の入力端子ＩＮに入力される。
【０００４】
電圧変換回路１０１は、入力端子ＩＮに入力される電圧Ｖinの電圧変換を行ない、該変換された電圧は、結合コンデンサ１０２を介して増幅器１０３に入力され、増幅器１０３で増幅されて出力端子ＯＵＴから出力される。電圧変換回路１０１は、入力端子ＩＮに入力される入力電圧ＶinをディプリションタイプのＮチャネルＦＥＴ１１１と抵抗１１２とで電圧変換を行っている。ＦＥＴ１１１のゲートとソースとの間は、ダイオード１１３及び１１４で形成されたバイアス回路でバイアスされており、ＦＥＴ１１１のゲート・ソース間電圧Ｖgsは、０Ｖ付近を中心にして変化する。この場合、ＦＥＴ１１１において、ドレイン電流Ｉdはピンチオフ電圧Ｖpの２乗に比例する。
【０００５】
ゲート・ソース間電圧Ｖgsが０Ｖのときのドレイン電流をＩdssとすると、ピンチオフ電圧Ｖpと該Ｉdssとの関係は、下記（ａ）式のようになる。
Ｉdss＝β×Ｖp2………………………………………（ａ）
なお、上記（ａ）式において、βは、ＦＥＴ１１１のゲートサイズによって決まる係数を示している。
【０００６】
また、エレクトレットマイク１０５のコンデンサ容量変化に対する入力電圧Ｖinの変化をΔＶinとすると、Ｖgs＝０のときのΔＶinによるＦＥＴ１１１のドレイン電流Ｉdの変化ΔＩdは、下記（ｂ）式で示すことができる。
ΔＩd＝−２×Ｉdss×ΔＶin／Ｖp…………………（ｂ）
従って、上記（ａ）式及び（ｂ）式より、下記（ｃ）式のようになる。
ΔＩd＝−２×ΔＶin×β×Ｖp ……………………（ｃ）
【０００７】
ここで、抵抗１１２の抵抗値をＲとすると、ドレイン電流ＩdがΔＩd変化した際の抵抗１１２による電圧降下Ｖrの変化ΔＶrは、下記（ｄ）式のようになる。
ΔＶr＝ΔＩd×Ｒ
＝−２×ΔＶin×β×Ｖp×Ｒ ………………（ｄ）
Ｒ＝Ｖp／(−２×Ｉdss)にすると、上記（ｂ）式及び（ｄ）式よりΔＶr＝ΔＶinとなる。
【０００８】
また、電圧変換回路１０１のＤＣ特性において、Ｘ点の電位をＶxとすると、該Ｖxは、電源電圧Ｖddから抵抗１１２の電圧降下をひいた値となり、抵抗１１２に電流Ｉdssが流れる場合下記（ｅ）式のように示すことができる。
Ｖx＝Ｖdd−Ｒ×Ｉdss
＝Ｖdd−Ｒ×β×Ｖp2……………………………（ｅ）
【０００９】
【発明が解決しようとする課題】
しかし、増幅回路１００をＩＣで構成する場合、製造時のばらつきによって、ＦＥＴ１１１のピンチオフ電圧Ｖpがばらつき、上記（ｄ）式よりピンチオフ電圧Ｖpに比例して電圧降下Ｖrの変化ΔＶrがばらつき、更に上記（ｅ）式よりＸ点の電位Ｖxがばらつくことが分かる。更に、製造時のばらつきによって、抵抗１１２の抵抗値Ｒの絶対値がばらつき、上記（ｄ）式より抵抗値Ｒに比例して電圧降下Ｖrの変化ΔＶrがばらつくことが分かる。更に、抵抗値Ｒ及び係数βは温度特性を有するため、Ｘ点の電位Ｖxのばらつきが生じる。
【００１０】
これらのことから、増幅回路１００の出力電圧において、安定した電圧利得及び出力電圧範囲が得られないという問題があった。また、Ｘ点の電位Ｖxのばらつきにより、出力端子ＯＵＴから出力される出力電圧Ｖoutが飽和しやすくなり増幅器１０３の増幅率をあまり大きくすることができない。このため、電圧変換回路１０１の出力電圧に対して、結合コンデンサ１０２で直流成分のカットを行ない、その後、増幅器１０３で増幅を行うようにする必要があり、電圧変換回路１０１の出力電圧を増幅器１０３でＤＣ増幅することができず、容量の大きな結合コンデンサ１０２が必要となることから、増幅回路１００の集積化が困難であった。
【００１１】
本発明は、上記のような問題を解決するためになされたものであり、同一プロセスで形成され、ペアリングを行ったＦＥＴを用いて、電圧変換回路の出力電圧におけるＤＣ特性の中心が電源電圧の１／２になるようにして、出力電圧における様々な要因のばらつきを抑制し、集積化を行うことができるエレクトレットマイクの増幅回路からなる半導体集積回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る半導体集積回路は、エレクトレットマイクロホンのコンデンサ容量の変化に伴う電圧変化を増幅する増幅回路を備えた半導体集積回路において、該電圧変化の電圧変換を行う電圧変換回路と、該電圧変換回路で変換された電圧を増幅する増幅器と、該増幅器に対して基準バイアス電圧を生成して出力する基準バイアス回路とを備え、電圧変換回路は、上記電圧変化の中心が増幅器に供給される直流電源電圧の１／２付近の値になるように電圧変換を行うものである。
【００１３】
また、この発明に係る半導体集積回路は、請求項１において、電圧変換回路が、上記電圧変化をドレイン電流の変化に変換する第１ＦＥＴと、該第１ＦＥＴのドレイン電流の変化を電圧に変換する第２ＦＥＴとを備え、第１ＦＥＴ及び第２ＦＥＴが、同一プロセス上で形成したディプリションタイプのＦＥＴであるものである。
【００１４】
また、この発明に係る半導体集積回路は、請求項２において、上記第１ＦＥＴ及び第２ＦＥＴは、ゲート長及びゲート幅がそれぞれ同一であるものである。
【００１５】
また、この発明に係る半導体集積回路は、請求項２又は請求項３のいずれかにおいて、上記第２ＦＥＴは、ゲートとソースが上記第１ＦＥＴのドレインに接続されるものである。
【００１６】
また、この発明に係る半導体集積回路は、請求項２又は請求項３のいずれかにおいて、上記第１ＦＥＴ及び第２ＦＥＴは、ゲートとソースとの間に同一構成のバイアス回路がそれぞれ接続されるものである。
【００１７】
また、この発明に係る半導体集積回路は、請求項２又は請求項３のいずれかにおいて、上記電圧変換回路は、所定の基準電圧を生成する基準電圧発生回路を備え、該基準電圧発生回路は、生成した基準電圧を上記第２ＦＥＴのゲートに出力するものである。
【００１８】
また、この発明に係る半導体集積回路は、請求項４において、上記基準バイアス回路は、ゲートとソースが接続された第３ＦＥＴと、ゲートとソースが接続され、該第３ＦＥＴと直列に接続された第４ＦＥＴとで形成され、第３ＦＥＴ及び第４ＦＥＴは、同一プロセス上で形成したディプリションタイプのＦＥＴであり、直流電源電圧を分圧して所定の基準バイアス電圧を生成し出力するものである。
【００１９】
また、この発明に係る半導体集積回路は、請求項５において、上記基準バイアス回路は、ゲートとソースとの間にバイアス回路が接続された第３ＦＥＴと、ゲートとソースとの間にバイアス回路が接続され、該第３ＦＥＴと直列に接続された第４ＦＥＴとで形成され、第３ＦＥＴ及び第４ＦＥＴは、同一プロセス上で形成したディプリションタイプのＦＥＴであり、直流電源電圧を分圧して所定の基準バイアス電圧を生成し出力するものである。
【００２０】
また、この発明に係る半導体集積回路は、請求項６において、上記基準バイアス回路は、ゲートとソースが接続された第３ＦＥＴと、基準電圧発生回路で生成された基準電圧がゲートに入力され、該第３ＦＥＴと直列に接続された第４ＦＥＴとで形成され、第３ＦＥＴ及び第４ＦＥＴは、同一プロセス上で形成したディプリションタイプのＦＥＴであり、直流電源電圧を分圧して所定の基準バイアス電圧を生成し出力するものである。
【００２１】
また、この発明に係る半導体集積回路は、請求項７から請求項９のいずれかにおいて、第３ＦＥＴは、第１ＦＥＴと同一プロセスで同一形状に形成され、第４ＦＥＴは、第２ＦＥＴと同一プロセスで同一形状に形成されるものである。
【００２２】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１における半導体集積回路の例を示した回路図であり、図１では、エレクトレットマイクロホンを構成するコンデンサの容量変化による電圧変動を得るための電圧変換回路を備えた増幅回路を例にして示している。
図１において、増幅回路１は、電圧変換回路２、基準バイアス回路３及び直流増幅器４で構成されている。
【００２３】
増幅回路１の入力端子ＩＮは電圧変換回路２に接続されており、電圧変換回路２の出力は直流増幅器４の一方の入力に、基準バイアス回路３の出力は直流増幅器４の他方の入力にそれぞれ接続されている。直流増幅器４の出力は増幅回路１の出力端子ＯＵＴに接続され、増幅回路１の入力端子ＩＮとアース端子ＧＮＤとの間には、音波によってコンデンサの容量が変化するエレクトレットマイクロホン（以下、エレクトレットマイクと呼ぶ）７が接続されている。
【００２４】
エレクトレットマイク７を形成するコンデンサには、あらかじめ電荷が蓄積されており、エレクトレットマイク７は、外部からの音波を受けることによって該コンデンサの容量が変化し、該容量変化に応じて出力電圧が変動するものである。エレクトレットマイク７からの出力電圧は、増幅回路１の入力電圧Ｖinとして入力端子ＩＮに入力される。
【００２５】
電圧変換回路２は、入力端子ＩＮに入力される電圧Ｖinの電圧変換を行ない、該変換された電圧は、直流増幅器４に入力され直流増幅器４で増幅されて出力端子ＯＵＴから出力される。このとき、基準バイアス回路３は、直流増幅器４で増幅が行われる際の基準バイアス電圧Ｖrefを生成して直流増幅器４に出力する。
【００２６】
具体的には、電圧変換回路２は、入力端子ＩＮに入力される入力電圧Ｖinを、同一プロセスで同一特性のディプリションタイプのＮチャネルＦＥＴ１１及び１２で電圧変換を行っている。ＦＥＴ１１において、ゲートは入力端子ＩＮに接続されており、ＦＥＴ１１のゲートとソースとの間は、ダイオード１３及び１４で形成されたバイアス回路でバイアスされ、ソースはアース端子ＧＮＤに接続されて接地される。このことから、ＦＥＴ１１のゲート・ソース間電圧Ｖgsは、０Ｖ付近を中心にして変化する。また、ＦＥＴ１２において、ドレインは直流電源電圧Ｖddが外部から供給される電源端子Ｖddに接続され、ゲートとソースは接続されてＦＥＴ１１のドレインに接続され、該接続部をＡとする。
【００２７】
次に、基準バイアス回路３は、２つのディプリションタイプのＮチャネルＦＥＴ１５及び１６で形成されており、各ＦＥＴ１５及び１６は、ゲートとソースがそれぞれ接続されている。ＦＥＴ１５において、ドレインは電源端子Ｖddに接続され、ゲートとソースの接続部はＦＥＴ１６のドレインに接続され、該接続部をＢとする。ＦＥＴ１６は、ゲートとソースの接続部がアース端子ＧＮＤに接続されている。ＦＥＴ１５はＦＥＴ１２と、ＦＥＴ１６はＦＥＴ１１とそれぞれ同一プロセスで、同一形状に形成されている。
【００２８】
直流増幅器４は、演算増幅器１７を用いた非反転増幅器で形成されており、電圧変換回路２の接続部Ａが抵抗１８を介して演算増幅器１７の反転入力に接続され、基準バイアス回路３の接続部Ｂが演算増幅器１７の非反転入力に接続されている。演算増幅器１７の出力と反転入力との間には、抵抗１９とコンデンサ２０の並列回路が接続され、演算増幅器１７の出力は出力端子ＯＵＴに接続されている。
【００２９】
ＦＥＴ１１において、ドレイン電流Ｉdはピンチオフ電圧Ｖpの２乗に比例することから、ゲート・ソース間電圧Ｖgsが０Ｖのときのドレイン電流をＩdssとすると、ピンチオフ電圧Ｖpと該Ｉdssとの関係は、下記（１）式のようになる。
Ｉdss＝β1×Ｖp2………………………………………（１）
なお、上記（１）式において、β1は、ＦＥＴ１１のゲートサイズによって決まる係数を示している。
【００３０】
また、エレクトレットマイク７のコンデンサ容量が変化して入力電圧ＶinがΔＶin変化したとすると、ＦＥＴ１１のゲートに電圧変動ΔＶinが印加され、これに伴ってＦＥＴ１１のドレイン電流ＩdがΔＩd変化したとする。ＦＥＴ１１において、ゲート・ソース間電圧Ｖgs＝０Ｖのとき、電圧変動ΔＶinによるドレイン電流Ｉdの変化ΔＩdは、下記（２）式で示すことができる。
ΔＩd＝−２×Ｉdss×ΔＶin／Ｖp…………………（２）
従って、上記（１）式及び（２）式より、下記（３）式のようになる。
ΔＩd＝−２×ΔＶin×β1×Ｖp……………………（３）
【００３１】
一方、ＦＥＴ１２はＦＥＴ１１と同一プロセスで同一特性であるため、ＦＥＴ１１のドレイン電流Ｉdの変化ΔＩdは、ＦＥＴ１２のドレイン電流Ｉdの変化となる。ＦＥＴ１２は、ゲート・ソース間電圧Ｖgs＝０Ｖであり、ドレイン電流Ｉdのみ変化するため、ＯＮ抵抗として動作する。ＦＥＴ１２において、ゲート・ソース間電圧Ｖgs＝０ＶのときのＯＮ抵抗Ｒ12は下記（４）式のようになる。
Ｒ12＝１／(β2×Ｖp)………………………………（４）
なお、上記（４）式において、β2は、ＦＥＴ１２のゲートサイズによって決まる係数、ＶpはＦＥＴ１２のピンチオフ電圧を示している。
【００３２】
従って、上記（３）及び（４）式より、入力電圧Ｖinの電圧変化ΔＶinに対するＦＥＴ１２のドレイン・ソース間電圧Ｖdsの電圧変化ΔＶdsは、下記（５）式のようになる。
ΔＶds＝ΔＩd×Ｒ12
＝−２×ΔＶin×β1×Ｖp／(β2×Ｖp)
＝−２×ΔＶin×β1／β2…………………（５）
【００３３】
このように、上記（５）式より、エレクトレットマイク７のコンデンサ容量の変化に対する入力電圧変動ΔＶinを電圧変換回路２で電圧変換した値は、ＦＥＴ１１及び１２の各係数β1及びβ2の比によって決まることが分かる。このことから、ＦＥＴ１１及び１２を同一プロセスで形成する際にペアリングを行って同一形状、同一特性にすることによって、プロセスによるばらつき、及び温度特性のばらつきがキャンセルされるため、電圧変換回路２の出力であるＡ点の電位のばらつきを抑制することができる。
【００３４】
また、電圧変換回路２のＤＣ特性において、β1及びβ2を同一、すなわちＦＥＴ１１及び１２のゲート長とゲート幅を等しくしておくことにより、ＦＥＴ１１及び１２の各ドレイン・ソース間電圧は等しくなる。従って、Ａ点の電位をＶaとすると、該Ｖaは、Ｖa＝Ｖdd／２となる。このことから、電圧変換回路２の出力電圧はＶdd／２を中心に変動する。
【００３５】
次に、図２は、本発明の実施の形態１における半導体集積回路の他の例を示した回路図であり、図２においても、エレクトレットマイクを構成するコンデンサの容量変化による電圧変動を得るための電圧変換回路を備えた増幅回路を例にして示している。なお、図２では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００３６】
図２における図１との相違点は、ＦＥＴ１１のゲート・ソース間に接続したバイアス回路と同様に、ＦＥＴ１２のゲート・ソース間をダイオード２３及び２４で、ＦＥＴ１５のゲート・ソース間をダイオード２５及び２６で、ＦＥＴ１６のゲート・ソース間をダイオード２７及び２８でそれぞれバイアスしたことにある。このようにすることにより、電圧変換回路の出力電圧が、プロセスのばらつきによって大きく変動することをより確実に防止することができると共に、基準バイアス回路の出力電圧の精度を向上させることができる。なお、図２では、ダイオード２３〜２８の追加に伴って、図１の電圧変換回路２を電圧変換回路３２に、図１の基準バイアス回路３を基準バイアス回路３３に、図１の増幅回路１を増幅回路３１にしている。
【００３７】
また、図１及び図２では、ＦＥＴ１１，１２，１５，１６がディプリションタイプのＮチャネルＦＥＴの場合を例にして説明したが、ディプリションタイプのＰチャネルＦＥＴを使用してもよく、このようにした場合、図１の増幅回路１は図３の増幅回路１ａのようになり、図２の増幅回路３１は図４の増幅回路３１ａのようになる。
図３において、電圧変換回路２ａは、ディプリションタイプのＰチャネルＦＥＴ１１ａ，１２ａ及びダイオード１３，１４で形成され、基準バイアス回路３ａは、ディプリションタイプのＰチャネルＦＥＴ１５ａ，１６ａで形成されている。なお、直流増幅器４は図１と同じである。
【００３８】
ＦＥＴ１１ａにおいて、ゲートは入力端子ＩＮに接続されており、ソースは電源端子Ｖddに接続され、ゲートとソースとの間は、ダイオード１３及び１４で形成されたバイアス回路でバイアスされている。また、ＦＥＴ１１ａと同一プロセスで同一特性のＦＥＴ１２ａにおいて、ドレインはアース端子ＧＮＤに接続され、ゲートとソースは接続されてＦＥＴ１１ａのドレインに接続され、該接続部は接続部Ａとなる。
【００３９】
次に、各ＦＥＴ１５ａ及び１６ａは、ゲートとソースがそれぞれ接続されており、ＦＥＴ１５ａにおいて、ドレインはアース端子ＧＮＤに接続され、ゲートとソースの接続部はＦＥＴ１６ａのドレインに接続され、該接続部は接続部Ｂとなる。ＦＥＴ１６ａは、ゲートとソースが接続され該接続部は電源端子Ｖddに接続されている。ＦＥＴ１１ａ及び１２ａは、同一プロセスで形成されると共に、ペアリングが行われて同一形状、同一特性になるように形成される。また、ＦＥＴ１５ａはＦＥＴ１２ａと、ＦＥＴ１６ａはＦＥＴ１１ａとそれぞれ同一プロセス、同一形状に形成されている。なお、図３における増幅回路の動作原理は図１と同様であるのでその説明を省略する。
【００４０】
また、図４において、図３との相違点は、ＦＥＴ１１ａのゲート・ソース間に接続したバイアス回路と同様に、ＦＥＴ１２ａのゲート・ソース間をダイオード２３及び２４で、ＦＥＴ１５ａのゲート・ソース間をダイオード２５及び２６で、ＦＥＴ１６ａのゲート・ソース間をダイオード２７及び２８でそれぞれバイアスしたことにあり、その動作原理は図２と同様であるのでその説明を省略する。
【００４１】
このように、本発明の実施の形態１における半導体集積回路は、エレクトレットマイク７のコンデンサ容量の変化に対する入力電圧変動ΔＶinを電圧変換回路で電圧変換する際、ペアリングを行って同一形状、同一特性になるように同一プロセスで形成した２つのディプリションタイプのＦＥＴを用いて電圧変換すると共に、電圧変換回路のＤＣ特性において、電圧変換回路の出力電圧Ｖaが電源電圧Ｖddの１／２になるようにした。これらのことから、電圧変換回路において、プロセスのばらつきや温度特性のばらつきをなくすことができ、出力電圧のばらつきをなくすことができる。更に、電圧変換回路から出力される出力信号を直流増幅器４においてＤＣ結合で増幅することができ、結合コンデンサを設ける必要がなくなることから、増幅回路を同一チップ上に形成することができるため集積化を容易に行うことができ小型化を図ることができる。
【００４２】
実施の形態２．
図５は、本発明の実施の形態２における半導体集積回路の例を示した回路図であり、図５においても、エレクトレットマイクを構成するコンデンサの容量変化による電圧変動を得るための電圧変換回路を備えた増幅回路を例にして示している。なお、図５では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００４３】
図５における図１との相違点は、電圧変換回路２に電源電圧Ｖddを分圧する２つの抵抗４５及び４６を設け、該抵抗４５及び４６で分圧した電圧をＦＥＴ１２及び１５の各ゲートに入力するようにしたことにあり、これに伴って、図１の電圧変換回路２を電圧変換回路４２に、図１の基準バイアス回路３を基準バイアス回路４３に、図１の増幅回路１を増幅回路４１にしたことにある。
【００４４】
図５において、増幅回路４１は、電圧変換回路４２、基準バイアス回路４３及び直流増幅器４で構成されている。増幅回路４１の入力端子ＩＮは電圧変換回路４２に接続されており、電圧変換回路４２の出力は直流増幅器４の一方の入力に、基準バイアス回路４３の出力は直流増幅器４の他方の入力にそれぞれ接続されている。
電圧変換回路４２は、入力端子ＩＮに入力される電圧Ｖinの電圧変換を行ない、該変換された電圧は、直流増幅器４に入力され直流増幅器４で増幅されて出力端子ＯＵＴから出力される。このとき、基準バイアス回路４３は、直流増幅器４で増幅が行われる際の基準バイアス電圧Ｖrefを生成して直流増幅器４に出力する。
【００４５】
電圧変換回路４２は、ＦＥＴ１１，１２、ダイオード１３，１４及び抵抗４５，４６で形成されており、入力端子ＩＮに入力される入力電圧ＶinをディプリションタイプのＮチャネルＦＥＴ１１及び１２で電圧変換を行っている。抵抗４５及び４６は直列に接続され、該直列回路は電源端子Ｖddとアース端子ＧＮＤとの間に接続されている。ＦＥＴ１２において、ドレインは電源端子Ｖddに、ゲートは抵抗４５と抵抗４６との接続部Ｃにそれぞれ接続され、ソースはＦＥＴ１１のドレインに接続されて接続部Ａとなる。
【００４６】
次に、基準バイアス回路４３は、２つのＦＥＴ１５及び１６で形成されており、ＦＥＴ１５において、ドレインは電源端子Ｖddに接続され、ゲートは抵抗４５と抵抗４６との接続部Ｃに接続され、ソースはＦＥＴ１６のドレインに接続されて接続部Ｂとなる。ＦＥＴ１６は、ゲートとソースが接続され該接続部はアース端子ＧＮＤに接続されている。
【００４７】
このような構成において、ＦＥＴ１１では、ゲート・ソース間電圧Ｖgs＝０Ｖのとき、電圧変動ΔＶinによるドレイン電流Ｉdの変化ΔＩdは、上記（３）式のようになる。一方、ＦＥＴ１１のドレイン電流Ｉdの変化ΔＩdは、ＦＥＴ１２のドレイン電流Ｉdの変化となる。ＦＥＴ１２において、ゲート電圧が接続部Ｃの電圧Ｖcとなりドレイン電流Ｉdの変化によってゲート・ソース間電圧Ｖgsが変化する。該変化をΔＶgsとすると、ＦＥＴ１２におけるドレイン電流Ｉdの変化ΔＩdは、下記（６）式のようになる。
ΔＩd＝−２×ΔＶgs×β2×Ｖp……………………（６）
【００４８】
従って、上記（３）及び（６）式より、入力電圧Ｖinの電圧変化ΔＶinに対するＦＥＴ１２のゲート・ソース間電圧Ｖgsの電圧変化ΔＶgsは、下記（７）式のようになる。
ΔＶgs＝(β1／β2)×ΔＶin…………………………（７）
【００４９】
一方、接続部Ａの電圧Ｖaの変化ΔＶaは、ＦＥＴ１２のゲート・ソース間電圧Ｖgsの電圧変化ΔＶgsに等しいことから、上記（７）式より、エレクトレットマイク７のコンデンサ容量の変化に対する入力電圧変動ΔＶinを電圧変換回路４２で電圧変換した値は、ＦＥＴ１１及び１２の各係数β1及びβ2の比によって決まることが分かる。このことから、ＦＥＴ１１及び１２を同一プロセスで形成する際にペアリングを行って同一形状、同一特性にすることによって、プロセスによるばらつき、及び温度特性のばらつきがキャンセルされるため、電圧変換回路４２の出力であるＡ点の電位のばらつきを抑制することができる。
【００５０】
また、電圧変換回路４２のＤＣ特性において、接続部Ｃの電圧をＶcとすると、接続部Ａの電圧Ｖaは、下記（８）式のようになる。
Ｖa＝Ｖc−Ｖgs………………………………………（８）
上記（８）式より、抵抗４５及び４６の抵抗値を同一にしてＶc＝Ｖdd／２とし、β1及びβ2を同一、すなわちＦＥＴ１１及び１２のゲート長とゲート幅を等しくしておくことにより、Ｖgs＝０となってＶa＝Ｖdd／２となる。このことから、電圧変換回路４２の出力電圧はＶdd／２を中心に変動する。
【００５１】
ここで、図５では、ＦＥＴ１１，１２，１５，１６がディプリションタイプのＮチャネルＦＥＴの場合を例にして説明したが、ディプリションタイプのＰチャネルＦＥＴを使用してもよく、このようにした場合、図５の増幅回路４１は図６の増幅回路４１ａのようになる。なお、図６では、図３及び図５と同じものは同じ符号で示しており、ここではその説明を省略する。
図６において、電圧変換回路４２ａは、ＦＥＴ１１ａ，１２ａ及びダイオード１３，１４で形成され、バイアス回路４３ａは、ＦＥＴ１５ａ，１６ａで形成されている。
【００５２】
ＦＥＴ１１ａにおいて、ゲートは入力端子ＩＮに接続されており、ソースは電源端子Ｖddに接続され、ゲートとソースとの間は、ダイオード１３及び１４でバイアスされている。また、ＦＥＴ１２ａにおいて、ドレインはアース端子ＧＮＤに、ゲートは抵抗４５と抵抗４６との接続部Ｃにそれぞれ接続され、ソースはＦＥＴ１１ａのドレインに接続されて接続部Ａとなる。
【００５３】
次に、ＦＥＴ１５ａにおいて、ドレインはアース端子ＧＮＤに接続され、ゲートは抵抗４５と抵抗４６との接続部Ｃに接続され、ソースはＦＥＴ１６ａのドレインに接続されて接続部Ｂとなる。ＦＥＴ１６ａは、ゲートとソースが接続され該接続部は電源端子Ｖddに接続されている。なお、図６における増幅回路の動作原理は図５と同様であるのでその説明を省略する。
【００５４】
このように、本発明の実施の形態２における半導体集積回路は、エレクトレットマイク７のコンデンサ容量の変化に対する入力電圧変動ΔＶinを電圧変換回路で電圧変換する際、ペアリングを行って同一形状、同一特性になるように同一プロセスで形成した２つのディプリションタイプのＦＥＴを用いて電圧変換すると共に、電圧変換回路のＤＣ特性において、電圧変換回路の出力電圧Ｖaが電源電圧Ｖddの１／２になるようにした。これらのことから、上記実施の形態１と同様の効果を得ることができる。
【００５５】
【発明の効果】
請求項１に係る半導体集積回路は、電圧変換回路のＤＣ特性において、電圧変換回路の出力電圧が直流電源電圧の１／２になるようにした。このことから、電圧変換回路から出力される出力信号を増幅器においてＤＣ結合で増幅することができ、結合コンデンサを設ける必要がなくなることから、同一チップ上に形成することができるため集積化を容易に行うことができ小型化を図ることができる。
【００５６】
請求項２に係る半導体集積回路は、請求項１において、具体的には、エレクトレットマイクロホンのコンデンサ容量の変化に対する電圧変化を電圧変換回路で電圧変換する際、同一プロセスで形成した２つのディプリションタイプの第１ＦＥＴ及び第２ＦＥＴを用いて電圧変換するようにした。このことから、プロセスのばらつきや温度特性のばらつきをなくすことができ、出力電圧のばらつきをなくすことができる。
【００５７】
請求項３に係る半導体集積回路は、請求項２において、具体的には、エレクトレットマイクロホンのコンデンサ容量の変化に対する電圧変化を電圧変換回路で電圧変換する際、ペアリングを行って同一形状、同一特性になるように同一プロセスで形成した２つのディプリションタイプの第１ＦＥＴ及び第２ＦＥＴを用いて電圧変換するようにした。このことから、プロセスのばらつきや温度特性のばらつきをなくすことができ、出力電圧のばらつきをなくすことができる。
【００５８】
請求項４に係る半導体集積回路は、請求項２又は請求項３のいずれかにおいて、具体的には、第２ＦＥＴのゲートとソースを第１ＦＥＴのドレインに接続した。このことから、プロセスのばらつきや温度特性のばらつきをなくすことができ、出力電圧のばらつきをなくすことができる。
【００５９】
請求項５に係る半導体集積回路は、請求項２又は請求項３のいずれかにおいて、具体的には、第１ＦＥＴ及び第２ＦＥＴのそれぞれのゲートとソースとの間に同一構成のバイアス回路を設けた。このことから、プロセスのばらつきや温度特性のばらつきをより確実になくすことができ、出力電圧のばらつきをより確実になくすことができる。
【００６０】
請求項６に係る半導体集積回路は、請求項２又は請求項３のいずれかにおいて、具体的には、第２ＦＥＴのゲート電圧として基準電圧発生回路で生成した基準電圧を用いた。このことから、プロセスのばらつきや温度特性のばらつきをなくすことができ、出力電圧のばらつきをなくすことができる。
【００６１】
請求項７に係る半導体集積回路は、請求項４において、具体的には、基準バイアス回路が、ゲートとソースが接続された第３ＦＥＴと、ゲートとソースが接続され第３ＦＥＴと直列に接続された第４ＦＥＴとで形成され、第３ＦＥＴ及び第４ＦＥＴを同一プロセス上で形成した。このことから、プロセスのばらつきや温度特性のばらつきをより確実になくすことができ、出力電圧のばらつきをより確実になくすことができる。
【００６２】
請求項８に係る半導体集積回路は、請求項５において、具体的には、基準バイアス回路が、第１ＦＥＴ及び第２ＦＥＴに設けられたバイアス回路と同一構成のバイアス回路をゲートとソースとの間に設けられた第３ＦＥＴ及び第４ＦＥＴを直列に接続して形成され、第３ＦＥＴ及び第４ＦＥＴを同一プロセス上で形成した。このことから、プロセスのばらつきや温度特性のばらつきをより一層確実になくすことができ、出力電圧のばらつきをより一層確実になくすことができる。
【００６３】
請求項９に係る半導体集積回路は、請求項６において、具体的には、基準バイアス回路が、ゲートとソースが接続された第３ＦＥＴに、基準電圧発生回路で生成された基準電圧がゲートに入力された第４ＦＥＴを直列に接続して形成され、第３ＦＥＴ及び第４ＦＥＴを同一プロセス上で形成した。このことから、プロセスのばらつきや温度特性のばらつきをより確実になくすことができ、出力電圧のばらつきをより確実になくすことができる。
【００６４】
請求項１０に係る半導体集積回路は、請求項７から請求項９のいずれかにおいて、具体的には、第３ＦＥＴを、第１ＦＥＴと同一プロセスで同一形状に形成し、上記第４ＦＥＴを、第２ＦＥＴと同一プロセスで同一形状に形成した。このことから、プロセスのばらつきや温度特性のばらつきをより確実になくすことができ、出力電圧のばらつきをより確実になくすことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体集積回路の例を示した回路図である。
【図２】 本発明の実施の形態１における半導体集積回路の他の例を示した回路図である。
【図３】 図１の変形例を示した回路図である。
【図４】 図２の変形例を示した回路図である。
【図５】 本発明の実施の形態２における半導体集積回路の例を示した回路図である。
【図６】 図５の変形例を示した回路図である。
【図７】 コンデンサの容量変化による電圧変動を得るための電圧変換回路の従来例を示した図である。
【符号の説明】
１，１ａ，３１，３１ａ，４１，４１ａ 増幅回路、 ２，２ａ，３２，３２ａ，４２，４２ａ 電圧変換回路、 ３，３ａ，３３，３３ａ，４３，４３ａ バイアス回路、 ４ 直流増幅器、 ７ エレクトレットマイク。
【発明の属する技術分野】
本発明は、エレクトレットマイクロホン等におけるコンデンサの容量変化による電圧変動を得るための電圧変換回路及びバイアス回路を備えた半導体集積回路に関するものである。
【０００２】
【従来の技術】
図７は、コンデンサの容量変化による電圧変動を得るための電圧変換回路の従来例を示した図であり、従来の電圧変換回路を備えた増幅回路を例にして示している。
図７において、増幅回路１００は、電圧変換回路１０１、結合コンデンサ１０２及び増幅器１０３で構成されている。増幅回路１００の入力端子ＩＮとアース端子ＧＮＤとの間には、音波によってコンデンサの容量が変化するエレクトレットマイクロホン（以下、エレクトレットマイクと呼ぶ）１０５が接続されている。
【０００３】
エレクトレットマイク１０５を形成するコンデンサには、あらかじめ電荷が蓄積されており、エレクトレットマイク１０５は、外部からの音波を受けることによって該コンデンサの容量が変化し、該容量変化に応じて出力電圧が変動するものである。エレクトレットマイク１０５からの出力電圧は、増幅回路１００の入力端子ＩＮに入力される。
【０００４】
電圧変換回路１０１は、入力端子ＩＮに入力される電圧Ｖinの電圧変換を行ない、該変換された電圧は、結合コンデンサ１０２を介して増幅器１０３に入力され、増幅器１０３で増幅されて出力端子ＯＵＴから出力される。電圧変換回路１０１は、入力端子ＩＮに入力される入力電圧ＶinをディプリションタイプのＮチャネルＦＥＴ１１１と抵抗１１２とで電圧変換を行っている。ＦＥＴ１１１のゲートとソースとの間は、ダイオード１１３及び１１４で形成されたバイアス回路でバイアスされており、ＦＥＴ１１１のゲート・ソース間電圧Ｖgsは、０Ｖ付近を中心にして変化する。この場合、ＦＥＴ１１１において、ドレイン電流Ｉdはピンチオフ電圧Ｖpの２乗に比例する。
【０００５】
ゲート・ソース間電圧Ｖgsが０Ｖのときのドレイン電流をＩdssとすると、ピンチオフ電圧Ｖpと該Ｉdssとの関係は、下記（ａ）式のようになる。
Ｉdss＝β×Ｖp2………………………………………（ａ）
なお、上記（ａ）式において、βは、ＦＥＴ１１１のゲートサイズによって決まる係数を示している。
【０００６】
また、エレクトレットマイク１０５のコンデンサ容量変化に対する入力電圧Ｖinの変化をΔＶinとすると、Ｖgs＝０のときのΔＶinによるＦＥＴ１１１のドレイン電流Ｉdの変化ΔＩdは、下記（ｂ）式で示すことができる。
ΔＩd＝−２×Ｉdss×ΔＶin／Ｖp…………………（ｂ）
従って、上記（ａ）式及び（ｂ）式より、下記（ｃ）式のようになる。
ΔＩd＝−２×ΔＶin×β×Ｖp ……………………（ｃ）
【０００７】
ここで、抵抗１１２の抵抗値をＲとすると、ドレイン電流ＩdがΔＩd変化した際の抵抗１１２による電圧降下Ｖrの変化ΔＶrは、下記（ｄ）式のようになる。
ΔＶr＝ΔＩd×Ｒ
＝−２×ΔＶin×β×Ｖp×Ｒ ………………（ｄ）
Ｒ＝Ｖp／(−２×Ｉdss)にすると、上記（ｂ）式及び（ｄ）式よりΔＶr＝ΔＶinとなる。
【０００８】
また、電圧変換回路１０１のＤＣ特性において、Ｘ点の電位をＶxとすると、該Ｖxは、電源電圧Ｖddから抵抗１１２の電圧降下をひいた値となり、抵抗１１２に電流Ｉdssが流れる場合下記（ｅ）式のように示すことができる。
Ｖx＝Ｖdd−Ｒ×Ｉdss
＝Ｖdd−Ｒ×β×Ｖp2……………………………（ｅ）
【０００９】
【発明が解決しようとする課題】
しかし、増幅回路１００をＩＣで構成する場合、製造時のばらつきによって、ＦＥＴ１１１のピンチオフ電圧Ｖpがばらつき、上記（ｄ）式よりピンチオフ電圧Ｖpに比例して電圧降下Ｖrの変化ΔＶrがばらつき、更に上記（ｅ）式よりＸ点の電位Ｖxがばらつくことが分かる。更に、製造時のばらつきによって、抵抗１１２の抵抗値Ｒの絶対値がばらつき、上記（ｄ）式より抵抗値Ｒに比例して電圧降下Ｖrの変化ΔＶrがばらつくことが分かる。更に、抵抗値Ｒ及び係数βは温度特性を有するため、Ｘ点の電位Ｖxのばらつきが生じる。
【００１０】
これらのことから、増幅回路１００の出力電圧において、安定した電圧利得及び出力電圧範囲が得られないという問題があった。また、Ｘ点の電位Ｖxのばらつきにより、出力端子ＯＵＴから出力される出力電圧Ｖoutが飽和しやすくなり増幅器１０３の増幅率をあまり大きくすることができない。このため、電圧変換回路１０１の出力電圧に対して、結合コンデンサ１０２で直流成分のカットを行ない、その後、増幅器１０３で増幅を行うようにする必要があり、電圧変換回路１０１の出力電圧を増幅器１０３でＤＣ増幅することができず、容量の大きな結合コンデンサ１０２が必要となることから、増幅回路１００の集積化が困難であった。
【００１１】
本発明は、上記のような問題を解決するためになされたものであり、同一プロセスで形成され、ペアリングを行ったＦＥＴを用いて、電圧変換回路の出力電圧におけるＤＣ特性の中心が電源電圧の１／２になるようにして、出力電圧における様々な要因のばらつきを抑制し、集積化を行うことができるエレクトレットマイクの増幅回路からなる半導体集積回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る半導体集積回路は、エレクトレットマイクロホンのコンデンサ容量の変化に伴う電圧変化を増幅する増幅回路を備えた半導体集積回路において、該電圧変化の電圧変換を行う電圧変換回路と、該電圧変換回路で変換された電圧を増幅する増幅器と、該増幅器に対して基準バイアス電圧を生成して出力する基準バイアス回路とを備え、電圧変換回路は、上記電圧変化の中心が増幅器に供給される直流電源電圧の１／２付近の値になるように電圧変換を行うものである。
【００１３】
また、この発明に係る半導体集積回路は、請求項１において、電圧変換回路が、上記電圧変化をドレイン電流の変化に変換する第１ＦＥＴと、該第１ＦＥＴのドレイン電流の変化を電圧に変換する第２ＦＥＴとを備え、第１ＦＥＴ及び第２ＦＥＴが、同一プロセス上で形成したディプリションタイプのＦＥＴであるものである。
【００１４】
また、この発明に係る半導体集積回路は、請求項２において、上記第１ＦＥＴ及び第２ＦＥＴは、ゲート長及びゲート幅がそれぞれ同一であるものである。
【００１５】
また、この発明に係る半導体集積回路は、請求項２又は請求項３のいずれかにおいて、上記第２ＦＥＴは、ゲートとソースが上記第１ＦＥＴのドレインに接続されるものである。
【００１６】
また、この発明に係る半導体集積回路は、請求項２又は請求項３のいずれかにおいて、上記第１ＦＥＴ及び第２ＦＥＴは、ゲートとソースとの間に同一構成のバイアス回路がそれぞれ接続されるものである。
【００１７】
また、この発明に係る半導体集積回路は、請求項２又は請求項３のいずれかにおいて、上記電圧変換回路は、所定の基準電圧を生成する基準電圧発生回路を備え、該基準電圧発生回路は、生成した基準電圧を上記第２ＦＥＴのゲートに出力するものである。
【００１８】
また、この発明に係る半導体集積回路は、請求項４において、上記基準バイアス回路は、ゲートとソースが接続された第３ＦＥＴと、ゲートとソースが接続され、該第３ＦＥＴと直列に接続された第４ＦＥＴとで形成され、第３ＦＥＴ及び第４ＦＥＴは、同一プロセス上で形成したディプリションタイプのＦＥＴであり、直流電源電圧を分圧して所定の基準バイアス電圧を生成し出力するものである。
【００１９】
また、この発明に係る半導体集積回路は、請求項５において、上記基準バイアス回路は、ゲートとソースとの間にバイアス回路が接続された第３ＦＥＴと、ゲートとソースとの間にバイアス回路が接続され、該第３ＦＥＴと直列に接続された第４ＦＥＴとで形成され、第３ＦＥＴ及び第４ＦＥＴは、同一プロセス上で形成したディプリションタイプのＦＥＴであり、直流電源電圧を分圧して所定の基準バイアス電圧を生成し出力するものである。
【００２０】
また、この発明に係る半導体集積回路は、請求項６において、上記基準バイアス回路は、ゲートとソースが接続された第３ＦＥＴと、基準電圧発生回路で生成された基準電圧がゲートに入力され、該第３ＦＥＴと直列に接続された第４ＦＥＴとで形成され、第３ＦＥＴ及び第４ＦＥＴは、同一プロセス上で形成したディプリションタイプのＦＥＴであり、直流電源電圧を分圧して所定の基準バイアス電圧を生成し出力するものである。
【００２１】
また、この発明に係る半導体集積回路は、請求項７から請求項９のいずれかにおいて、第３ＦＥＴは、第１ＦＥＴと同一プロセスで同一形状に形成され、第４ＦＥＴは、第２ＦＥＴと同一プロセスで同一形状に形成されるものである。
【００２２】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１における半導体集積回路の例を示した回路図であり、図１では、エレクトレットマイクロホンを構成するコンデンサの容量変化による電圧変動を得るための電圧変換回路を備えた増幅回路を例にして示している。
図１において、増幅回路１は、電圧変換回路２、基準バイアス回路３及び直流増幅器４で構成されている。
【００２３】
増幅回路１の入力端子ＩＮは電圧変換回路２に接続されており、電圧変換回路２の出力は直流増幅器４の一方の入力に、基準バイアス回路３の出力は直流増幅器４の他方の入力にそれぞれ接続されている。直流増幅器４の出力は増幅回路１の出力端子ＯＵＴに接続され、増幅回路１の入力端子ＩＮとアース端子ＧＮＤとの間には、音波によってコンデンサの容量が変化するエレクトレットマイクロホン（以下、エレクトレットマイクと呼ぶ）７が接続されている。
【００２４】
エレクトレットマイク７を形成するコンデンサには、あらかじめ電荷が蓄積されており、エレクトレットマイク７は、外部からの音波を受けることによって該コンデンサの容量が変化し、該容量変化に応じて出力電圧が変動するものである。エレクトレットマイク７からの出力電圧は、増幅回路１の入力電圧Ｖinとして入力端子ＩＮに入力される。
【００２５】
電圧変換回路２は、入力端子ＩＮに入力される電圧Ｖinの電圧変換を行ない、該変換された電圧は、直流増幅器４に入力され直流増幅器４で増幅されて出力端子ＯＵＴから出力される。このとき、基準バイアス回路３は、直流増幅器４で増幅が行われる際の基準バイアス電圧Ｖrefを生成して直流増幅器４に出力する。
【００２６】
具体的には、電圧変換回路２は、入力端子ＩＮに入力される入力電圧Ｖinを、同一プロセスで同一特性のディプリションタイプのＮチャネルＦＥＴ１１及び１２で電圧変換を行っている。ＦＥＴ１１において、ゲートは入力端子ＩＮに接続されており、ＦＥＴ１１のゲートとソースとの間は、ダイオード１３及び１４で形成されたバイアス回路でバイアスされ、ソースはアース端子ＧＮＤに接続されて接地される。このことから、ＦＥＴ１１のゲート・ソース間電圧Ｖgsは、０Ｖ付近を中心にして変化する。また、ＦＥＴ１２において、ドレインは直流電源電圧Ｖddが外部から供給される電源端子Ｖddに接続され、ゲートとソースは接続されてＦＥＴ１１のドレインに接続され、該接続部をＡとする。
【００２７】
次に、基準バイアス回路３は、２つのディプリションタイプのＮチャネルＦＥＴ１５及び１６で形成されており、各ＦＥＴ１５及び１６は、ゲートとソースがそれぞれ接続されている。ＦＥＴ１５において、ドレインは電源端子Ｖddに接続され、ゲートとソースの接続部はＦＥＴ１６のドレインに接続され、該接続部をＢとする。ＦＥＴ１６は、ゲートとソースの接続部がアース端子ＧＮＤに接続されている。ＦＥＴ１５はＦＥＴ１２と、ＦＥＴ１６はＦＥＴ１１とそれぞれ同一プロセスで、同一形状に形成されている。
【００２８】
直流増幅器４は、演算増幅器１７を用いた非反転増幅器で形成されており、電圧変換回路２の接続部Ａが抵抗１８を介して演算増幅器１７の反転入力に接続され、基準バイアス回路３の接続部Ｂが演算増幅器１７の非反転入力に接続されている。演算増幅器１７の出力と反転入力との間には、抵抗１９とコンデンサ２０の並列回路が接続され、演算増幅器１７の出力は出力端子ＯＵＴに接続されている。
【００２９】
ＦＥＴ１１において、ドレイン電流Ｉdはピンチオフ電圧Ｖpの２乗に比例することから、ゲート・ソース間電圧Ｖgsが０Ｖのときのドレイン電流をＩdssとすると、ピンチオフ電圧Ｖpと該Ｉdssとの関係は、下記（１）式のようになる。
Ｉdss＝β1×Ｖp2………………………………………（１）
なお、上記（１）式において、β1は、ＦＥＴ１１のゲートサイズによって決まる係数を示している。
【００３０】
また、エレクトレットマイク７のコンデンサ容量が変化して入力電圧ＶinがΔＶin変化したとすると、ＦＥＴ１１のゲートに電圧変動ΔＶinが印加され、これに伴ってＦＥＴ１１のドレイン電流ＩdがΔＩd変化したとする。ＦＥＴ１１において、ゲート・ソース間電圧Ｖgs＝０Ｖのとき、電圧変動ΔＶinによるドレイン電流Ｉdの変化ΔＩdは、下記（２）式で示すことができる。
ΔＩd＝−２×Ｉdss×ΔＶin／Ｖp…………………（２）
従って、上記（１）式及び（２）式より、下記（３）式のようになる。
ΔＩd＝−２×ΔＶin×β1×Ｖp……………………（３）
【００３１】
一方、ＦＥＴ１２はＦＥＴ１１と同一プロセスで同一特性であるため、ＦＥＴ１１のドレイン電流Ｉdの変化ΔＩdは、ＦＥＴ１２のドレイン電流Ｉdの変化となる。ＦＥＴ１２は、ゲート・ソース間電圧Ｖgs＝０Ｖであり、ドレイン電流Ｉdのみ変化するため、ＯＮ抵抗として動作する。ＦＥＴ１２において、ゲート・ソース間電圧Ｖgs＝０ＶのときのＯＮ抵抗Ｒ12は下記（４）式のようになる。
Ｒ12＝１／(β2×Ｖp)………………………………（４）
なお、上記（４）式において、β2は、ＦＥＴ１２のゲートサイズによって決まる係数、ＶpはＦＥＴ１２のピンチオフ電圧を示している。
【００３２】
従って、上記（３）及び（４）式より、入力電圧Ｖinの電圧変化ΔＶinに対するＦＥＴ１２のドレイン・ソース間電圧Ｖdsの電圧変化ΔＶdsは、下記（５）式のようになる。
ΔＶds＝ΔＩd×Ｒ12
＝−２×ΔＶin×β1×Ｖp／(β2×Ｖp)
＝−２×ΔＶin×β1／β2…………………（５）
【００３３】
このように、上記（５）式より、エレクトレットマイク７のコンデンサ容量の変化に対する入力電圧変動ΔＶinを電圧変換回路２で電圧変換した値は、ＦＥＴ１１及び１２の各係数β1及びβ2の比によって決まることが分かる。このことから、ＦＥＴ１１及び１２を同一プロセスで形成する際にペアリングを行って同一形状、同一特性にすることによって、プロセスによるばらつき、及び温度特性のばらつきがキャンセルされるため、電圧変換回路２の出力であるＡ点の電位のばらつきを抑制することができる。
【００３４】
また、電圧変換回路２のＤＣ特性において、β1及びβ2を同一、すなわちＦＥＴ１１及び１２のゲート長とゲート幅を等しくしておくことにより、ＦＥＴ１１及び１２の各ドレイン・ソース間電圧は等しくなる。従って、Ａ点の電位をＶaとすると、該Ｖaは、Ｖa＝Ｖdd／２となる。このことから、電圧変換回路２の出力電圧はＶdd／２を中心に変動する。
【００３５】
次に、図２は、本発明の実施の形態１における半導体集積回路の他の例を示した回路図であり、図２においても、エレクトレットマイクを構成するコンデンサの容量変化による電圧変動を得るための電圧変換回路を備えた増幅回路を例にして示している。なお、図２では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００３６】
図２における図１との相違点は、ＦＥＴ１１のゲート・ソース間に接続したバイアス回路と同様に、ＦＥＴ１２のゲート・ソース間をダイオード２３及び２４で、ＦＥＴ１５のゲート・ソース間をダイオード２５及び２６で、ＦＥＴ１６のゲート・ソース間をダイオード２７及び２８でそれぞれバイアスしたことにある。このようにすることにより、電圧変換回路の出力電圧が、プロセスのばらつきによって大きく変動することをより確実に防止することができると共に、基準バイアス回路の出力電圧の精度を向上させることができる。なお、図２では、ダイオード２３〜２８の追加に伴って、図１の電圧変換回路２を電圧変換回路３２に、図１の基準バイアス回路３を基準バイアス回路３３に、図１の増幅回路１を増幅回路３１にしている。
【００３７】
また、図１及び図２では、ＦＥＴ１１，１２，１５，１６がディプリションタイプのＮチャネルＦＥＴの場合を例にして説明したが、ディプリションタイプのＰチャネルＦＥＴを使用してもよく、このようにした場合、図１の増幅回路１は図３の増幅回路１ａのようになり、図２の増幅回路３１は図４の増幅回路３１ａのようになる。
図３において、電圧変換回路２ａは、ディプリションタイプのＰチャネルＦＥＴ１１ａ，１２ａ及びダイオード１３，１４で形成され、基準バイアス回路３ａは、ディプリションタイプのＰチャネルＦＥＴ１５ａ，１６ａで形成されている。なお、直流増幅器４は図１と同じである。
【００３８】
ＦＥＴ１１ａにおいて、ゲートは入力端子ＩＮに接続されており、ソースは電源端子Ｖddに接続され、ゲートとソースとの間は、ダイオード１３及び１４で形成されたバイアス回路でバイアスされている。また、ＦＥＴ１１ａと同一プロセスで同一特性のＦＥＴ１２ａにおいて、ドレインはアース端子ＧＮＤに接続され、ゲートとソースは接続されてＦＥＴ１１ａのドレインに接続され、該接続部は接続部Ａとなる。
【００３９】
次に、各ＦＥＴ１５ａ及び１６ａは、ゲートとソースがそれぞれ接続されており、ＦＥＴ１５ａにおいて、ドレインはアース端子ＧＮＤに接続され、ゲートとソースの接続部はＦＥＴ１６ａのドレインに接続され、該接続部は接続部Ｂとなる。ＦＥＴ１６ａは、ゲートとソースが接続され該接続部は電源端子Ｖddに接続されている。ＦＥＴ１１ａ及び１２ａは、同一プロセスで形成されると共に、ペアリングが行われて同一形状、同一特性になるように形成される。また、ＦＥＴ１５ａはＦＥＴ１２ａと、ＦＥＴ１６ａはＦＥＴ１１ａとそれぞれ同一プロセス、同一形状に形成されている。なお、図３における増幅回路の動作原理は図１と同様であるのでその説明を省略する。
【００４０】
また、図４において、図３との相違点は、ＦＥＴ１１ａのゲート・ソース間に接続したバイアス回路と同様に、ＦＥＴ１２ａのゲート・ソース間をダイオード２３及び２４で、ＦＥＴ１５ａのゲート・ソース間をダイオード２５及び２６で、ＦＥＴ１６ａのゲート・ソース間をダイオード２７及び２８でそれぞれバイアスしたことにあり、その動作原理は図２と同様であるのでその説明を省略する。
【００４１】
このように、本発明の実施の形態１における半導体集積回路は、エレクトレットマイク７のコンデンサ容量の変化に対する入力電圧変動ΔＶinを電圧変換回路で電圧変換する際、ペアリングを行って同一形状、同一特性になるように同一プロセスで形成した２つのディプリションタイプのＦＥＴを用いて電圧変換すると共に、電圧変換回路のＤＣ特性において、電圧変換回路の出力電圧Ｖaが電源電圧Ｖddの１／２になるようにした。これらのことから、電圧変換回路において、プロセスのばらつきや温度特性のばらつきをなくすことができ、出力電圧のばらつきをなくすことができる。更に、電圧変換回路から出力される出力信号を直流増幅器４においてＤＣ結合で増幅することができ、結合コンデンサを設ける必要がなくなることから、増幅回路を同一チップ上に形成することができるため集積化を容易に行うことができ小型化を図ることができる。
【００４２】
実施の形態２．
図５は、本発明の実施の形態２における半導体集積回路の例を示した回路図であり、図５においても、エレクトレットマイクを構成するコンデンサの容量変化による電圧変動を得るための電圧変換回路を備えた増幅回路を例にして示している。なお、図５では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００４３】
図５における図１との相違点は、電圧変換回路２に電源電圧Ｖddを分圧する２つの抵抗４５及び４６を設け、該抵抗４５及び４６で分圧した電圧をＦＥＴ１２及び１５の各ゲートに入力するようにしたことにあり、これに伴って、図１の電圧変換回路２を電圧変換回路４２に、図１の基準バイアス回路３を基準バイアス回路４３に、図１の増幅回路１を増幅回路４１にしたことにある。
【００４４】
図５において、増幅回路４１は、電圧変換回路４２、基準バイアス回路４３及び直流増幅器４で構成されている。増幅回路４１の入力端子ＩＮは電圧変換回路４２に接続されており、電圧変換回路４２の出力は直流増幅器４の一方の入力に、基準バイアス回路４３の出力は直流増幅器４の他方の入力にそれぞれ接続されている。
電圧変換回路４２は、入力端子ＩＮに入力される電圧Ｖinの電圧変換を行ない、該変換された電圧は、直流増幅器４に入力され直流増幅器４で増幅されて出力端子ＯＵＴから出力される。このとき、基準バイアス回路４３は、直流増幅器４で増幅が行われる際の基準バイアス電圧Ｖrefを生成して直流増幅器４に出力する。
【００４５】
電圧変換回路４２は、ＦＥＴ１１，１２、ダイオード１３，１４及び抵抗４５，４６で形成されており、入力端子ＩＮに入力される入力電圧ＶinをディプリションタイプのＮチャネルＦＥＴ１１及び１２で電圧変換を行っている。抵抗４５及び４６は直列に接続され、該直列回路は電源端子Ｖddとアース端子ＧＮＤとの間に接続されている。ＦＥＴ１２において、ドレインは電源端子Ｖddに、ゲートは抵抗４５と抵抗４６との接続部Ｃにそれぞれ接続され、ソースはＦＥＴ１１のドレインに接続されて接続部Ａとなる。
【００４６】
次に、基準バイアス回路４３は、２つのＦＥＴ１５及び１６で形成されており、ＦＥＴ１５において、ドレインは電源端子Ｖddに接続され、ゲートは抵抗４５と抵抗４６との接続部Ｃに接続され、ソースはＦＥＴ１６のドレインに接続されて接続部Ｂとなる。ＦＥＴ１６は、ゲートとソースが接続され該接続部はアース端子ＧＮＤに接続されている。
【００４７】
このような構成において、ＦＥＴ１１では、ゲート・ソース間電圧Ｖgs＝０Ｖのとき、電圧変動ΔＶinによるドレイン電流Ｉdの変化ΔＩdは、上記（３）式のようになる。一方、ＦＥＴ１１のドレイン電流Ｉdの変化ΔＩdは、ＦＥＴ１２のドレイン電流Ｉdの変化となる。ＦＥＴ１２において、ゲート電圧が接続部Ｃの電圧Ｖcとなりドレイン電流Ｉdの変化によってゲート・ソース間電圧Ｖgsが変化する。該変化をΔＶgsとすると、ＦＥＴ１２におけるドレイン電流Ｉdの変化ΔＩdは、下記（６）式のようになる。
ΔＩd＝−２×ΔＶgs×β2×Ｖp……………………（６）
【００４８】
従って、上記（３）及び（６）式より、入力電圧Ｖinの電圧変化ΔＶinに対するＦＥＴ１２のゲート・ソース間電圧Ｖgsの電圧変化ΔＶgsは、下記（７）式のようになる。
ΔＶgs＝(β1／β2)×ΔＶin…………………………（７）
【００４９】
一方、接続部Ａの電圧Ｖaの変化ΔＶaは、ＦＥＴ１２のゲート・ソース間電圧Ｖgsの電圧変化ΔＶgsに等しいことから、上記（７）式より、エレクトレットマイク７のコンデンサ容量の変化に対する入力電圧変動ΔＶinを電圧変換回路４２で電圧変換した値は、ＦＥＴ１１及び１２の各係数β1及びβ2の比によって決まることが分かる。このことから、ＦＥＴ１１及び１２を同一プロセスで形成する際にペアリングを行って同一形状、同一特性にすることによって、プロセスによるばらつき、及び温度特性のばらつきがキャンセルされるため、電圧変換回路４２の出力であるＡ点の電位のばらつきを抑制することができる。
【００５０】
また、電圧変換回路４２のＤＣ特性において、接続部Ｃの電圧をＶcとすると、接続部Ａの電圧Ｖaは、下記（８）式のようになる。
Ｖa＝Ｖc−Ｖgs………………………………………（８）
上記（８）式より、抵抗４５及び４６の抵抗値を同一にしてＶc＝Ｖdd／２とし、β1及びβ2を同一、すなわちＦＥＴ１１及び１２のゲート長とゲート幅を等しくしておくことにより、Ｖgs＝０となってＶa＝Ｖdd／２となる。このことから、電圧変換回路４２の出力電圧はＶdd／２を中心に変動する。
【００５１】
ここで、図５では、ＦＥＴ１１，１２，１５，１６がディプリションタイプのＮチャネルＦＥＴの場合を例にして説明したが、ディプリションタイプのＰチャネルＦＥＴを使用してもよく、このようにした場合、図５の増幅回路４１は図６の増幅回路４１ａのようになる。なお、図６では、図３及び図５と同じものは同じ符号で示しており、ここではその説明を省略する。
図６において、電圧変換回路４２ａは、ＦＥＴ１１ａ，１２ａ及びダイオード１３，１４で形成され、バイアス回路４３ａは、ＦＥＴ１５ａ，１６ａで形成されている。
【００５２】
ＦＥＴ１１ａにおいて、ゲートは入力端子ＩＮに接続されており、ソースは電源端子Ｖddに接続され、ゲートとソースとの間は、ダイオード１３及び１４でバイアスされている。また、ＦＥＴ１２ａにおいて、ドレインはアース端子ＧＮＤに、ゲートは抵抗４５と抵抗４６との接続部Ｃにそれぞれ接続され、ソースはＦＥＴ１１ａのドレインに接続されて接続部Ａとなる。
【００５３】
次に、ＦＥＴ１５ａにおいて、ドレインはアース端子ＧＮＤに接続され、ゲートは抵抗４５と抵抗４６との接続部Ｃに接続され、ソースはＦＥＴ１６ａのドレインに接続されて接続部Ｂとなる。ＦＥＴ１６ａは、ゲートとソースが接続され該接続部は電源端子Ｖddに接続されている。なお、図６における増幅回路の動作原理は図５と同様であるのでその説明を省略する。
【００５４】
このように、本発明の実施の形態２における半導体集積回路は、エレクトレットマイク７のコンデンサ容量の変化に対する入力電圧変動ΔＶinを電圧変換回路で電圧変換する際、ペアリングを行って同一形状、同一特性になるように同一プロセスで形成した２つのディプリションタイプのＦＥＴを用いて電圧変換すると共に、電圧変換回路のＤＣ特性において、電圧変換回路の出力電圧Ｖaが電源電圧Ｖddの１／２になるようにした。これらのことから、上記実施の形態１と同様の効果を得ることができる。
【００５５】
【発明の効果】
請求項１に係る半導体集積回路は、電圧変換回路のＤＣ特性において、電圧変換回路の出力電圧が直流電源電圧の１／２になるようにした。このことから、電圧変換回路から出力される出力信号を増幅器においてＤＣ結合で増幅することができ、結合コンデンサを設ける必要がなくなることから、同一チップ上に形成することができるため集積化を容易に行うことができ小型化を図ることができる。
【００５６】
請求項２に係る半導体集積回路は、請求項１において、具体的には、エレクトレットマイクロホンのコンデンサ容量の変化に対する電圧変化を電圧変換回路で電圧変換する際、同一プロセスで形成した２つのディプリションタイプの第１ＦＥＴ及び第２ＦＥＴを用いて電圧変換するようにした。このことから、プロセスのばらつきや温度特性のばらつきをなくすことができ、出力電圧のばらつきをなくすことができる。
【００５７】
請求項３に係る半導体集積回路は、請求項２において、具体的には、エレクトレットマイクロホンのコンデンサ容量の変化に対する電圧変化を電圧変換回路で電圧変換する際、ペアリングを行って同一形状、同一特性になるように同一プロセスで形成した２つのディプリションタイプの第１ＦＥＴ及び第２ＦＥＴを用いて電圧変換するようにした。このことから、プロセスのばらつきや温度特性のばらつきをなくすことができ、出力電圧のばらつきをなくすことができる。
【００５８】
請求項４に係る半導体集積回路は、請求項２又は請求項３のいずれかにおいて、具体的には、第２ＦＥＴのゲートとソースを第１ＦＥＴのドレインに接続した。このことから、プロセスのばらつきや温度特性のばらつきをなくすことができ、出力電圧のばらつきをなくすことができる。
【００５９】
請求項５に係る半導体集積回路は、請求項２又は請求項３のいずれかにおいて、具体的には、第１ＦＥＴ及び第２ＦＥＴのそれぞれのゲートとソースとの間に同一構成のバイアス回路を設けた。このことから、プロセスのばらつきや温度特性のばらつきをより確実になくすことができ、出力電圧のばらつきをより確実になくすことができる。
【００６０】
請求項６に係る半導体集積回路は、請求項２又は請求項３のいずれかにおいて、具体的には、第２ＦＥＴのゲート電圧として基準電圧発生回路で生成した基準電圧を用いた。このことから、プロセスのばらつきや温度特性のばらつきをなくすことができ、出力電圧のばらつきをなくすことができる。
【００６１】
請求項７に係る半導体集積回路は、請求項４において、具体的には、基準バイアス回路が、ゲートとソースが接続された第３ＦＥＴと、ゲートとソースが接続され第３ＦＥＴと直列に接続された第４ＦＥＴとで形成され、第３ＦＥＴ及び第４ＦＥＴを同一プロセス上で形成した。このことから、プロセスのばらつきや温度特性のばらつきをより確実になくすことができ、出力電圧のばらつきをより確実になくすことができる。
【００６２】
請求項８に係る半導体集積回路は、請求項５において、具体的には、基準バイアス回路が、第１ＦＥＴ及び第２ＦＥＴに設けられたバイアス回路と同一構成のバイアス回路をゲートとソースとの間に設けられた第３ＦＥＴ及び第４ＦＥＴを直列に接続して形成され、第３ＦＥＴ及び第４ＦＥＴを同一プロセス上で形成した。このことから、プロセスのばらつきや温度特性のばらつきをより一層確実になくすことができ、出力電圧のばらつきをより一層確実になくすことができる。
【００６３】
請求項９に係る半導体集積回路は、請求項６において、具体的には、基準バイアス回路が、ゲートとソースが接続された第３ＦＥＴに、基準電圧発生回路で生成された基準電圧がゲートに入力された第４ＦＥＴを直列に接続して形成され、第３ＦＥＴ及び第４ＦＥＴを同一プロセス上で形成した。このことから、プロセスのばらつきや温度特性のばらつきをより確実になくすことができ、出力電圧のばらつきをより確実になくすことができる。
【００６４】
請求項１０に係る半導体集積回路は、請求項７から請求項９のいずれかにおいて、具体的には、第３ＦＥＴを、第１ＦＥＴと同一プロセスで同一形状に形成し、上記第４ＦＥＴを、第２ＦＥＴと同一プロセスで同一形状に形成した。このことから、プロセスのばらつきや温度特性のばらつきをより確実になくすことができ、出力電圧のばらつきをより確実になくすことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体集積回路の例を示した回路図である。
【図２】 本発明の実施の形態１における半導体集積回路の他の例を示した回路図である。
【図３】 図１の変形例を示した回路図である。
【図４】 図２の変形例を示した回路図である。
【図５】 本発明の実施の形態２における半導体集積回路の例を示した回路図である。
【図６】 図５の変形例を示した回路図である。
【図７】 コンデンサの容量変化による電圧変動を得るための電圧変換回路の従来例を示した図である。
【符号の説明】
１，１ａ，３１，３１ａ，４１，４１ａ 増幅回路、 ２，２ａ，３２，３２ａ，４２，４２ａ 電圧変換回路、 ３，３ａ，３３，３３ａ，４３，４３ａ バイアス回路、 ４ 直流増幅器、 ７ エレクトレットマイク。
Claims (10)
- エレクトレットマイクロホンのコンデンサ容量の変化に伴う電圧変化を増幅する増幅回路を備えた半導体集積回路において、
上記電圧変化の電圧変換を行う電圧変換回路と、
該電圧変換回路で変換された電圧を増幅する増幅器と、
該増幅器に対して基準バイアス電圧を生成して出力する基準バイアス回路と、を備え、
上記電圧変換回路は、上記電圧変化の中心が増幅器に供給される直流電源電圧の１／２付近の値になるように電圧変換を行うことを特徴とする半導体集積回路。 - 上記電圧変換回路は、
上記電圧変化をドレイン電流の変化に変換する第１ＦＥＴと、
該第１ＦＥＴのドレイン電流の変化を電圧に変換する第２ＦＥＴと、
を備え、
上記第１ＦＥＴ及び第２ＦＥＴは、同一プロセス上で形成したディプリションタイプのＦＥＴであることを特徴とする請求項１に記載の半導体集積回路。 - 上記第１ＦＥＴ及び第２ＦＥＴは、ゲート長及びゲート幅がそれぞれ同一であることを特徴とする請求項２に記載の半導体集積回路。
- 上記第２ＦＥＴは、ゲートとソースが上記第１ＦＥＴのドレインに接続されることを特徴とする請求項２又は請求項３のいずれかに記載の半導体集積回路。
- 上記第１ＦＥＴ及び第２ＦＥＴは、ゲートとソースとの間に同一構成のバイアス回路がそれぞれ接続されることを特徴とする請求項２又は請求項３のいずれかに記載の半導体集積回路。
- 上記電圧変換回路は、所定の基準電圧を生成する基準電圧発生回路を備え、該基準電圧発生回路は、生成した基準電圧を上記第２ＦＥＴのゲートに出力することを特徴とする請求項２又は請求項３のいずれかに記載の半導体集積回路。
- 上記基準バイアス回路は、
ゲートとソースが接続された第３ＦＥＴと、
ゲートとソースが接続され、該第３ＦＥＴと直列に接続された第４ＦＥＴと、で形成され、
上記第３ＦＥＴ及び第４ＦＥＴは、同一プロセス上で形成したディプリションタイプのＦＥＴであり、直流電源電圧を分圧して所定の基準バイアス電圧を生成し出力することを特徴とする請求項４に記載の半導体集積回路。 - 上記基準バイアス回路は、
ゲートとソースとの間に上記バイアス回路が接続された第３ＦＥＴと、
ゲートとソースとの間に上記バイアス回路が接続され、該第３ＦＥＴと直列に接続された第４ＦＥＴと、
で形成され、
上記第３ＦＥＴ及び第４ＦＥＴは、同一プロセス上で形成したディプリションタイプのＦＥＴであり、直流電源電圧を分圧して所定の基準バイアス電圧を生成し出力することを特徴とする請求項５に記載の半導体集積回路。 - 上記基準バイアス回路は、
ゲートとソースが接続された第３ＦＥＴと、
上記基準電圧発生回路で生成された基準電圧がゲートに入力され、該第３ＦＥＴと直列に接続された第４ＦＥＴと、
とで形成され、
上記第３ＦＥＴ及び第４ＦＥＴは、同一プロセス上で形成したディプリションタイプのＦＥＴであり、直流電源電圧を分圧して所定の基準バイアス電圧を生成し出力することを特徴とする請求項６に記載の半導体集積回路。 - 上記第３ＦＥＴは、第１ＦＥＴと同一プロセスで同一形状に形成され、上記第４ＦＥＴは、第２ＦＥＴと同一プロセスで同一形状に形成されることを特徴とする請求項７から請求項９のいずれかに記載の半導体集積回路。
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