JP3802507B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、電子材料、磁性材料、光学材料、セラミックスなど多くの電子部品及びその製造工程に適用される洗浄方法（以下、通常の洗浄方法、表面処理方法等を総称して洗浄方法と称す）に係る。特に、好適な洗浄方法を用いた半導体装置の製造方法および該製造方法によって製造された半導体装置に関する。
【０００２】
【従来の技術】
一般的な半導体装置の構造は、特許文献１に記載されるように、Ｓｉ基板上に熱酸化膜を成膜したり、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）やＰＶＤ（Physical Vapor Deposition：物理気相成長）を用いて絶縁膜を形成し、更にその上に半導体膜を形成し、これらの膜を加工して半導体素子が形成される構造である。従って、上記膜を加工して半導体素子を形成する際、次工程の膜が下地の基板または下地膜の周端部を覆い被さるように形成されるため、この覆い被さりが不十分な場合この領域の膜が発塵源となって半導体装置の製造を阻害することが生じる。
【０００３】
そこで、半導体基板（シリコンウエハ）における一般的な洗浄方法としては、基板（ウエハ）を希釈フッ酸やアンモニアと過酸化水素水との混合液等の洗浄液に所定時間浸漬させて洗浄を行う方法である。なお、アンモニアと過酸化水素水と超純水の混合液については、例えば、非特許文献１に記載されている。
【０００４】
また、ウエハの周端部の汚染源を除去する方法としては、特許文献１に記載されているように、ホトレジスト塗布、パターン形成、ドライエッチ、ホトレジスト除去を繰り返したり、あるいは、特許文献２に記載されているように、ウエハの周端部を機械的に研磨する方法が知られている。
【０００５】
【特許文献１】
特開平５−２１７２４号公報
【特許文献２】
特開平１１−１８８５９０号公報
【非特許文献１】
「HANDBOOK OF SEMICONDUCTOR WAFER CLEANING TECHNOLOGY p．517 Wern Kern著 Noyes Publications発行」
【０００６】
【発明が解決しようとする課題】
近年、半導体集積回路の高集積化を図るために、ますます微細化、多層化の方向に進んでいる。このとき、半導体基板上に半導体膜を成膜し、ドライエッチング法を用いてコンタクトホールやパターンを形成する場合、ウエハの周端部がダメージを受け、チッピングや異物の発生源となる。特に、半導体膜の多層構造の場合、半導体膜ごとにコンタクトホールやパターン形成を行うと、そのたびにウエハ周端のダメージが大きくなり、いっそうチッピングや異物が発生しやすくなる。
【０００７】
一般に、チッピングや異物の除去方法としては、バッチ式洗浄と枚葉式洗浄がある。しかし、バッチ式洗浄では一度に多数のウエハの洗浄が行われると同時に、それらのウエハが汚染源となり他のウエハを再汚染させてしまうことがある。また、従来の回転式の枚葉式洗浄では、ウエハを回転させながら洗浄するため、枚葉式洗浄装置内に飛散した汚染物が跳ね返って再びウエハを汚染させてしまうことがある。さらには、飛散した汚染物は枚葉式洗浄装置内を汚染させてしまい、洗浄装置に入ってきた次のウエハを汚染させてしまうことがある。
【０００８】
更に、ウエハ周端部にチッピングや異物の発塵源を完全に除去しない限り、次工程の洗浄工程で同様な汚染が起こり続けることになる。
【０００９】
また、ホトレジスト塗布、パターン形成、ドライエッチ、ホトレジスト除去を繰り返してウエハ周辺部の汚染源の除去を行ったり、ウエハ周辺部を機械的に研磨する方法を行っても、ウエハの周端部は、横から観察すると曲線状になっているため、ドライエッチされない部分が生じる。機械的研磨方法でも同様に、研磨ができない部分が生じる。また、研磨に使用した研磨液及び研磨屑の除去も研磨後に必要となるため、プロセスの追加が必要となる。また、研磨後、各種膜の側面が表出するため、次工程に洗浄工程がある場合、洗浄液の各種膜のエッチンレート差があると、ウエハの周辺部の各種膜がひさし状になり、発塵源となる。さらに、ウエハの裏面もドライエッチングや研磨が行われないため、ウエハ裏面に存在する汚染源を除去することはできない。
【００１０】
本発明の目的は、上記従来の課題に鑑みてなされたものであり、半導体基板（ウエハ）の周辺部（周端部も含む）及び裏面からの発塵という課題を解決し、容易に発塵を低減できる半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的は次のようにして達成される。すなわち、本発明は、半導体基板と、該半導体基板上の裏面全面および周端部を含む周辺部に形成された絶縁膜と、該絶縁膜の周辺部を除く表面領域に形成された半導体膜とを有することを特徴とする。そして、この絶縁膜は、Ｓｉ3Ｎ4膜若しくはＳｉＯ2膜からなるシリコン含有無機材料膜または有機材料膜であり、上記ＳｉＯ2膜としては、ＰＳＧ (Phospho Silicate Glass)、ＳＯＧ (Spin On Glass)であり、有機材料膜としては、低誘電率絶縁膜である。該有機材料膜としては、具体的には、例えば、フッ素添加ＳｉＯ2膜、有機高分子、フッ素樹脂、ポリイミド系樹脂、ＢＣＢ (Benzocyclo butene)、水素含有ＳＯＧ (Hydrogen Silsequioxane：ＨＳＱ−ＳＯＧ)、または有機ＳＯＧ膜などが挙げられる。また、上記半導体膜としては、多結晶若しくは単結晶のシリコン膜、シリコン含有無機材料膜（Ｓｉ3Ｎ4膜若しくはＳｉＯ2膜など）または有機材料膜（フッ素添加ＳｉＯ2膜、有機高分子、フッ素樹脂、ポリイミド系樹脂、ＢＣＢ、水素含有ＳＯＧ、または有機ＳＯＧ膜など）である。
【００１２】
また、本発明は、半導体膜がウエハの周辺部を除く表面領域に形成されるようにウエハの少なくとも周端部を含む周辺部から絶縁膜上に存在する半導体膜を前記絶縁膜に対するエッチングレート比が１：１００以上になるようにして除去する除去工程を有する半導体装置の製造方法である。この除去工程において、ウエハの裏面においても半導体膜が絶縁膜上に成膜されている場合には、この半導体膜も同時に除去することになる。具体的には、前記半導体膜を薬液（洗浄液）を用いて前記絶縁膜に対するエッチングレート比が１：１００以上になるようにして除去することであって、使用される薬液は、前記半導体膜の材料および前記絶縁膜の材料に応じて選ばれる、（１）フッ化水素酸、硝酸、酢酸、有機酸のいずれか１種類以上を含む酸性溶液、（２）その酸性溶液と過酸化水素水及びフッ化アンモニウムを含む酸性溶液、（３）水に代表される中性溶液である。
【００１３】
具体的には、
Ａ．絶縁膜がシリコン含有有機材料膜若しくはシリコン含有無機材料膜（ＳｉＯ2）で、半導体膜が多結晶若しくは単結晶のシリコンの場合：
１）フッ酸と硝酸と水の混合薬液で、濃度は、市販の薬液の容積比でＨＦ：ＨＮＯ3：Ｈ2Ｏ＝０．１〜１０：４０〜８０：１０〜５０であり、半導体膜／絶縁膜の混合薬液によるエッチングレート比が、１００以上になるように調合された薬液。
２）上記１）の薬液に界面活性剤（濃度は、１×１０-4〜１％）を添加した薬液。
３）上記１）または２）の薬液に酢酸（濃度は、１×１０-4〜１％）を添加した薬液。
４）フッ化アンモニウムと過酸化水素水と水の混合薬液で、濃度は、フッ化アンモニウム（ＮＨ4ＦとＨＦが０．１〜５％含む水溶液）：過酸化水素水（３０％水溶液）：水＝０．１〜５：０．５〜１５：１〜１５であり、半導体膜／絶縁膜の混合薬液によるエッチングレート比が、１００以上になるように調合された薬液。
５）上記４）の薬液に界面活性剤（濃度は、１×１０-4〜１％）を添加した薬液。
６）上記４）又は５）の薬液に酢酸（濃度は、１×１０-4〜１％）を添加した薬液。
Ｂ．絶縁膜がシリコン含有無機材料膜（Ｓｉ3Ｎ4）で、半導体膜が多結晶若しくは単結晶のシリコンの場合：
上記１）、２）、３）、４）、５）又は６）の薬液。
７）フッ酸と水の混合水溶液であり、濃度は、市販の薬液の容積比で、フッ酸（５０％水溶液）：Ｈ2Ｏ＝１：０〜５００であり、半導体膜／絶縁膜の混合薬液によるエッチングレート比が、１００以上になるように調合された薬液。例えば、フッ酸（５０％水溶液）：Ｈ2Ｏ＝１：０である。
８）上記７）の薬液に界面活性剤（濃度は、１×１０-4〜１％）を添加した薬液。
９）上記７）又は８）の薬液に酢酸（濃度は、１×１０-4〜１％）を添加した薬液。
Ｃ．絶縁膜がシリコン含有無機材料膜（Ｓｉ3Ｎ4）で、半導体膜がシリコン含有無機材料膜の場合：
上記４）、５）、６）、７）、８）又は９）の薬液。
【００１４】
なお、ウエハにおいて前記除去工程によって半導体膜が除去される絶縁膜上の領域は、表面の半導体素子が形成される集積回路パターン領域を除く必要がある。即ち、表面の半導体素子が形成される集積回路パターン領域に悪影響を及ぼさない範囲で、前記エッチング洗浄によって半導体膜が除去される領域には制限がない。そして、上記薬液を用いた半導体膜を除去する洗浄装置としては、例えば、図３に示す如くＳＥＺ製の型番ＲＳＴ１００を使用することが可能である。
【００１５】
以上説明したように、本発明によれば、ウエハの周辺部（周端部：側壁）に形成された半導体膜が半導体装置の形成プロセス中に剥がれ落ちて異物となり、その結果として生じる半導体装置の製造歩留りの低下を効果的に軽減することが可能となる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて詳細に説明する。
【００１７】
まず、本発明の基本概念についてに図１〜図５を用いて説明する。図１は、本発明の基本概念である半導体装置の断面周辺部を示す図である。本発明に係る高集積化に適した高速で大容量の半導体集積回路（例えばダイナミックＲＡＭ）が作り込まれる半導体装置１００ａは、半導体基板（例えばＳｉ基板）１と、該半導体基板１の曲線状の断面を有する周端部を含めて周辺部及び裏面に形成される絶縁膜３と、上記半導体基板１上において上記絶縁膜３の周辺部を除く表面に半導体素子が形成された半導体膜４とを有して形成される。なお、図１では、半導体基板１と絶縁膜３との間に下地膜２が形成されている場合を示している。下地膜２としては、半導体膜あるいは絶縁膜が用いられる。
【００１８】
次に、図１に示した基本概念図に従って、本発明に係る半導体装置の製造プロセスについて図２を用いて説明する。
【００１９】
先ず、図２（ａ）に示すように、周端部を曲線形状断面で形成された半導体基板（例えばＳｉ基板）１には、例えば、後述するように成長させたＰ型シリコンエピタキシャル層１９を有し、この間には複数のＮ+埋め込み層１８が形成され、更に所望の領域にはＮ+埋め込み層１８に達する深さのＮウエル領域２０が形成される。
次に、図２（ｂ）に示すように、半導体基板１の全面（表面、周端部及び裏面）に絶縁膜又は半導体膜からなる下地膜（例えば熱酸化によって形成される素子分離酸化膜も含む）２を例えばＣＶＤ法で形成する。なお、下地膜２は、何層にも重なってもよく、また表面では回路パターンが有っても無くてもかまわない。
次に、図２（ｃ）に示すように、上記下地膜２の上の面（表面、周端部及び裏面）に、Ｓｉ3Ｎ4膜若しくはＳｉＯ2膜からなるシリコン含有無機材料膜または有機材料膜（例えば低誘電率絶縁膜）からなる絶縁膜３を例えばＣＶＤ法で形成する。このとき、絶縁膜３を裏面まで成膜するようにしたのは、後述するように薬液（洗浄液）でエッチング洗浄する際、下地膜２および半導体基板１がエッチング洗浄されないようにするためである。当然下地膜２が絶縁膜３の役目を果たす場合には、裏面に成膜する必要がない。
次に、図２（ｄ）に示すように、絶縁膜３の上の全面に半導体素子５を形成するための半導体膜（例えば多結晶または単結晶のシリコン膜）４を例えばＣＶＤ法等で形成する。このとき、ウエハをチャック面から離して成膜すれば、裏面まで半導体膜４が成膜されることになり、ウエハをチャック面に密着させれば、図５（ｃ）に示すように、裏面には半導体膜４が成膜されないことになる。
次に、絶縁膜３あるいは半導体膜４に対して通常良く知られたホトレジスト塗布、露光、ドライエッチングおよびホトレジスト除去等の工程、またはＣＭＰ（Chemical Mechanical Polishing）工程を経て、半導体基板１の表面上の半導体膜４にキャパシタ素子等の半導体素子５が形成されたウエハ５０が得られる。
【００２０】
このとき、図２（ｅ）に示すように、ウエハ５０の周端部には半導体膜４のダメージ６が見られるので、これらのダメージ６を薬液を用いて例えば図３に示す洗浄装置により除去することにより、本発明に係る半導体装置１００ができる。これを図２（ｆ）に示す。
【００２１】
ここで、薬液を用いて除去する方法には特に限定されないが、例えば、ウエハ５０の裏面が上向きになるように配置して、かつウエハ５０を回転させた状態にする。そして、ウエハ５０の上方から裏面に半導体膜のみ除去できる薬液（洗浄液）を流し、該薬液がウエハ５０の表面の周辺部に回り込むようにして、ウエハ５０の裏面の半導体膜４と周端部の半導体膜４のダメージ部６の除去を行うことにより、残存する半導体膜が綺麗に除去でき、その結果として発塵源をなくすことが可能となる。
【００２２】
上記薬液のウエハの表面への回り込み量１６は、ウエハ５０の回転数とリング状の吹き付け口４０から上に向かってウエハ５０の表面へ吹き付ける窒素ガス流量で制御することができる。具体的には、図３に示すように、ウエハ５０の裏面７を上側に向け、ウエハ５０が矢印８で示すように回転した状態で、半導体膜のみ除去できる洗浄液（上記薬液）９を上から供給し、下側から窒素ガス１０を供給してステージ１２に形成されたリング状の吹き付け口４０から洗浄液の回り込みを抑制する窒素ガスをウエハ５０の表面へ吹き付けされる。このとき、ウエハ５０はチャック１１によって、ウエハ５０の下面（表面）１４はステージ１２の表面から隔てた位置に保持されており、裏面７からの回り込んだ洗浄液１３がウエハ５０の表面１４の周辺部１５を洗浄する。また、図３中に洗浄液１３の回り込み量１６を示す。
【００２３】
ウエハ５０の裏面及び周端部のダメージ部６を除去するための薬液（洗浄液）１３としては、除去される半導体膜４の種類と半導体膜４の下に成膜されている絶縁膜３の種類の組み合わせによって異なる。絶縁膜３と半導体膜４の薬液のエッチングレート比が、１００以上あればよく、例えば、半導体膜４がポリシリコン膜、絶縁膜３がＳｉ3Ｎ4膜あるいはＳｉＯ2膜の場合、フッ硝酸（ＨＦとＨＮＯ3の混合液）を用いればよい。また、半導体膜４がＳｉＯ2膜で、絶縁膜３がＳｉ3Ｎ4膜である場合、フッ酸を用いればよい。
【００２４】
図１は本発明に係る半導体装置の一実施例（１００ａ）である。本発明に係る半導体装置の他の実施例としては、図４（ａ）に示すように、半導体膜４が多層に積層された半導体装置１００ｂがあり、また、図４（ｂ）に示すように、半導体基板１上に形成された半導体素子５に悪影響を及ぼさない範囲で上記洗浄液１３を回り込ませて半導体膜４を除去した半導体装置１００ｃでも構わない。
【００２５】
また、その外、図４（ｃ）及び図４（ｄ）に示すように、周辺部及び裏面に亘って成膜され、表面側の回路形成領域についてパターンニングされた絶縁膜３に対して直接半導体膜４を形成し、表面をＣＭＰ法で平坦化し、周辺部及び裏面に残った半導体膜を上記洗浄方法で除去した半導体装置１００ｄ、１００ｅが考えられる。なお、半導体素子５が形成されていない半導体基板１の裏面側には、全面に亘って絶縁膜３を用いて下地膜が被覆されていることが望ましい。ここで、下地膜としては、図４（ａ）〜図４（ｃ）の場合、ＳｉＯ2膜等の半導体膜材料またはＳｉ3Ｎ4膜等の絶縁膜材料からなる下地膜２を示し、図４（ｄ）の場合、Ｓｉ基板１を示す。
【００２６】
次に、図４（ｃ）及び図４（ｄ）に示す半導体装置１００ｄ、１００ｅの製造プロセスについて図５を用いて説明する。先ず、図５（ａ）には、Ｓｉ基板１の断面の周端部を示す。次に、図５（ｂ）に示すように、Ｓｉ基板１上に絶縁膜３を成膜し、通常良く知られたホトレジスト塗布、露光、ドライエッチングおよびホトレジスト除去等の工程を経て絶縁膜３のパターンを形成する。なお、絶縁膜３は、何層にも重なってもよく、また回路パターンが有っても無くてもかまわない。そして、図５（ｃ）に示すように、前記絶縁膜３上に半導体膜４を形成する。次に、図５（ｄ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）工程を経て、半導体膜４を平坦化する。このとき、上記絶縁膜３の周辺部には半導体膜４が残存することになる。
【００２７】
次に、仮に、エッチング液による絶縁膜３の除去を行おうとしたとき、図５（e）に示すように、エッチング液による半導体膜４のエッチングレートが遅い場合には、周端部において半導体膜４が残り、更に該半導体膜４の下に存在する絶縁膜３がひさし状に残り発塵源となる。
そこで、図５（ｄ）の後に、前述したように、例えば図３に示す洗浄装置を用いて上記絶縁膜３の周辺部に残存する半導体膜４を除去するように洗浄すると、図５（ｆ）に示すように、上記絶縁膜３の周辺部には半導体膜４が見られない状態となり、その結果として発塵源をなくすることが可能となる。
【００２８】
この場合も、ウエハ５０の裏面及び周辺部のダメージ部を除去するための薬液としては、除去される半導体膜４の種類と半導体膜４の下に成膜されている絶縁膜３の種類の組み合わせによって異なる。しかしながら、絶縁膜３と半導体膜４の薬液によるエッチングレートの比が、１００以上あればよく、例えば、半導体膜４がポリシリコン膜、絶縁膜３がＳｉ3Ｎ4膜あるいはＳｉＯ2膜の場合、フッ硝酸（ＨＦとＨＮＯ3の混合液）を用いればよい。また、半導体膜４がＳｉＯ2膜で、絶縁膜３がＳｉ3Ｎ4膜である場合、フッ酸を用いればよい。
【００２９】
次に、本発明をＢｉ−ＣＭＯＳ構造を備えたダイナミックＲＡＭに適用した場合の実施例について説明する。
【００３０】
（実施例１）
図６は本発明に係る半導体装置の製造方法を示す工程図である。先ず、図６（ａ）に示すように、Ｐ型シリコン半導体基板１７の複数の所望の領域に、例えばＳｂを拡散して不純物濃度が５×１０18〜１０20ｃｍ-3程度のＮ+埋め込み層１８を形成する。次に、ウエハ全面に不純物濃度が５×１０15〜５×１０17ｃｍ-3程度のＰ型シリコンエピタキシャル層１９を３〜１０μｍ程度成長させる。そして、その所望の領域に、Ｐ型エピタキシャル層１９と同程度の濃度でＮ+埋め込み層１８に達する深さ（２〜９μｍ程度）のＮウエル領域２０を形成する。これら１７、１８、１９および２０は、本発明における半導体基板（例えばＳｉ基板）１に対応する。
【００３１】
次に、図６（ｂ）に示すように、エピタキシャル層１９表面に、例えば周知の熱酸化膜形成法を用いて厚さ３００ｎｍ程度の素子分離酸化膜２１を形成する。ついで、エピタキシャル層１９上に厚さ５０ｎｍ程度の酸化膜２２、厚さ１００ｎｍ程度のＳｉ3Ｎ4膜２３、厚さ６００ｎｍ程度のＳｉＯ2膜２４を例えばＣＶＤ法などを用いて順次形成する。ここで、Ｓｉ3Ｎ4膜２３は、ウエハの裏面全面に回り込むようにした。Ｓｉ3Ｎ4膜を成膜する方法には特に限定されないが、例えば、バッチ式低圧ＣＶＤ法で行える。
これらの積層された絶縁膜をマスクにして埋め込み層１８に達するトレンチ２５を複数個形成する。トレンチ２５の深さは、埋め込み層１８に底が届くように、たとえば、３〜１０μｍ程度にする。
【００３２】
次に、図６（ｃ）に示すように、ＳｉＯ2膜２４およびＳｉ3Ｎ4膜２３をマスクにして選択的に酸化し、トレンチ２５内のみに、厚さ５０ｎｍ程度の酸化膜（ＳｉＯ2）２６を形成した後に、異方性エッチング（ＲＩＥ）によりトレンチ底面のみこの酸化膜２６を除去すると共に、残存しているＳｉＯ2膜２４も同時にエッチング除去する。
ついで、厚さ５０ｎｍ程度のＮ型ポリシリコン膜２７をウエハ全面に堆積する。この時ポリシリコン膜２７は、埋め込み層１８と接触している。
【００３３】
その後、パターニングしたホトレジスト２８をマスクにしてポリシリコン膜２７を等方性エッチング等でパターニングする。残ったポリシリコン膜２７は、トレンチ２５内に形成されており、さらに、キャパシタとして利用されるトレンチ以外のトレンチ内のポリシリコン膜２７は、プレート電位（１／２Ｖｃｃ）を与えるためのプレート電極として引き出すために素子分離酸化膜２１上にまで部分的に延在している。以上説明した２１〜２７は、本発明における下地膜２に対応することになる。なお、ポリシリコン膜２７は半導体膜材料である。
次に、ホトレジストを除去した後、図６（ｄ）に示すように、キャパシタ絶縁膜２９をウエハの表面、周端部および裏面の全面に堆積する。キャパシタ絶縁膜２９は、例えば酸化膜換算膜厚で３〜５ｎｍのＳｉＯ2／Ｓｉ3Ｎ4積層膜を用いる。ここで、キャパシタ絶縁膜２９の内、Ｓｉ3Ｎ4膜は、ウエハの表面は元より、半導体基板１であるＰ型シリコン半導体基板１７が露出しないように、ウエハの周端部を含む周辺部および裏面に回り込むように成膜する。Ｓｉ3Ｎ4膜を成膜する方法には特に限定されないが、例えば、バッチ式低圧ＣＶＤ法を用いる。このようにキャパシタ絶縁膜２９におけるＳｉ3Ｎ4膜は、本発明における絶縁膜３に対応することになる。
【００３４】
次に、本発明における半導体膜４に対応するＮ型ポリシリコン膜３０をトレンチが埋まるぐらいの膜厚で絶縁膜２９上に周辺部及び裏面を含めて例えばＣＶＤ法で堆積する。そして、等方性エッチングによりＮ型ポリシリコン膜３０をエッチバックしてＮ型ポリシリコン膜３０をトレンチ内のみに残存させる。ついで、ホトレジスト３１をウエハ上に形成し、これをマスクに所定領域のキャパシタ絶縁膜２９を除去し、さらに酸化膜２６がある場合はそれも除去してコンタクトホール３２、３３を形成する。
【００３５】
そして、コンタクトホール３２内には、絶縁膜２９が除去されているので、素子分離酸化膜２１上に延在しているポリシリコン膜２７が露出しており、コンタクトホール３３内には、ポリシリコン膜３０と、さらに酸化膜２６が部分的に除去されているので、その部分のエピタキシャル層１９とがそれぞれ露出している。
【００３６】
次に、図６（ｄ）に示すホトレジスト３１を除去した後、例えば、図３に示す洗浄方法及び薬液としてフッ硝酸（ＨＦとＨＮＯ3の混合液）を用いてウエハのエッチング洗浄処理を行った。具体的には、洗浄装置として図３に示すＳＥＺ製の型番ＲＳＴ１００を用い、薬液として上記フッ硝酸を用い、図８（ａ）に示す半導体素子が形成される集積回路パターン領域３５へ薬液がかからないようにしながら、ウエハの外周端から約２ｍｍの領域のポリシリコン膜３０を除去した。その結果、ウエハの周端部を含む周辺部に残っているポリシリコン膜３０は観察されなかった。なお、ＨＦとＨＮＯ3の組成比は、キャパシタ絶縁膜２９とポリシリコン膜３０のエッチング速度の比が１：６０００程度になるように調合したフッ硝酸を用いた。また、ウエハの回転数は５０〜３００ｒｐｍ、薬液の処理時間は３０秒、窒素ガス流量は８０〜１００リットル／分で行った。例えば、図３に示すように、ウエハの裏面を上側に向け、ウエハを回転させた状態で、上側の中心から薬液９を供給し、下側に設置されたステージ１２に形成されたリング状の吹き出し口４０からリング状の窒素ガスを吹き付ける。このとき、ウエハの表面がステージ１２から隔てた状態にチャック１１により保持されているため、ウエハの裏面から回り込んだ薬液はウエハの表面の周辺部のポリシリコン膜３０を洗浄除去することになる。なお、薬液の回り込み量は、ウエハの回転数と吹き付ける窒素ガス流量とで制御することが可能となる。
【００３７】
ところで、フッ硝酸で洗浄除去されたウエハについて、バッチ式の洗浄槽を用いてＢＨＦ（ＨＦ（フッ酸）とＮＨ4Ｆ（フッ化アンモニウム）の混合エッチング液）にて洗浄を行って、ウエハ上の異物を日立製作所製外観検査装置ＩＳ−２５００を用いて検査して検証したところ、図８（ａ）に示すようにウエハ上の残留異物数は約５０個／ウエハに低減させることが確認することができた。ここで、洗浄後にウエハを上方から観察すると、キャパシタ絶縁膜２９のみが周端部に見られ、その内側に除去されずに残ったポリシリコン膜３０が観察された。即ち、ウエハの周端部からは残ったポリシリコン膜３０は観察されなかった。また、図８（ｂ）に示すように、ウエハの裏面からはポリシリコン膜も除去されてキャパシタ絶縁膜２９のみが観察された。更に、ポリシリコン膜３０のエッチング洗浄された断面は、図７に示すようなスロープ３６が得られた。
【００３８】
以上により、ウエハのトレンチ２５内には、キャパシタ絶縁膜２９をＮ型ポリシリコン膜２７とＮ型ポリシリコン膜３０とで挟みつけたキャパシタ素子が形成された半導体装置が得られることになる。
【００３９】
次に（上記洗浄処理後）、Ｎ型ポリシリコン膜（図示せず）をポリシリコン膜３０上にさらに堆積する。次に、コンタクトホール３３の部分から、例えばリン拡散法などにより、露出したエピタキシャル層１９へ不純物を拡散して１０18ｃｍ-3程度のＮ-型拡散層をトレンチ２５入口付近の側壁部分に形成する。次に、堆積したポリシリコン膜を、所定の形状にパターニングする。これを例えばＳｉ3Ｎ4膜２３をマスクにして熱酸化などで選択酸化し、酸化膜で覆い包むようにする。その後、露出している酸化膜２９、Ｓｉ3Ｎ4膜２３およびＳｉＯ2膜２４等をエッチング除去する。ついで、ウエハのゲート電極を形成する部分にゲート絶縁膜を形成し、その上に堆積されたＮ型ポリシリコン膜をパターニングしてゲート電極を形成する。次に、一対のＮ-型拡散層をゲート電極を挟むようにエピタキシャル層１９に形成し、さらにＬＤＤスペーサをゲート電極側部に形成する。そして、先に形成したＮ-型拡散層は一対のＮ-型拡散層の一方と接触してドレイン電極の一部を形成する。また、一対のＮ-型拡散層の他方はソース電極を形成する。このようにしてキャパシタ素子に接続されたＭＯＳトランジスタが形成されることになる。なお、ＭＯＳトランジスタとキャパシタ素子で構成されるセルは、一つのウエハ内において繰り返して形成されるものである。
【００４０】
そして、Ｎウエル２０の領域に１０20ｃｍ-3程度のＮ+型拡散層およびこの拡散層を含むように１０18ｃｍ-3程度のＰ-型拡散層を形成する。これらＮウエル２０の領域に形成される拡散層は、バイポーラトランジスタのエミッタ、ベース電極を形成する。
【００４１】
次に、上記ウエハの表面に層間絶縁膜を堆積し、層間絶縁膜中にビット配線を形成してコンタクトホールを介して上記ソース電極と接続する。また、バイポーラトランジスタのコレクタ、エミッタ、およびベース電極、並びにキャパシタ素子のプレート電極を層間絶縁膜に形成された金属配線を通して引き出して形成され、Ｂｉ−ＣＭＯＳ構造を備えたダイナミックＲＡＭが完成することになる。
【００４２】
（実施例２）
次に、本発明に係る実施例２の半導体装置の製造方法について、図６を参照して説明する。実施例２において、実施例１と相違する点は図６（ｂ）に示す工程と図６（ｃ）に示す工程との間に次に説明する工程が追加されたものである。
【００４３】
即ち、実施例２では、ＳｉＯ2 膜（半導体膜）２４を形成し、トレンチ２５を複数個形成した後、良く知られたＣＭＰ法（化学的機械的研磨）を用いてＳｉＯ2 膜２４を平坦化した。尚、ＣＭＰ法に関しては、例えば特開平９−２２８８５号公報に記載されている。次に、洗浄装置として図３に示すＳＥＺ製の型番ＲＳＴ１００を用い、薬液としてフッ酸（５０％濃度）を用い、図９（ａ）に示す半導体素子が形成される集積回路パターン領域３５へ薬液がかからないようにしながら、ウエハの外周端から約２ｍｍの領域のＳｉＯ2膜（半導体膜）２４を除去した。その結果、ウエハの周端部を含む周辺部に残っているＳｉＯ2膜２４は観察されなかった。ここで、ウエハの回転数は５０〜３００ｒｐｍ、薬液処理時間は２０秒、窒素ガス流量は８０〜１００リットル／分である。
【００４４】
さらに、ウエハを上方から観察すると、図９（ａ）に示すように、Ｓｉ3Ｎ4膜（絶縁膜）２３が外周に見られ、その内側に除去されずに残ったＳｉＯ2膜（半導体膜）２４が観察された。また、図９（ｂ）に示すように、ウエハの裏面のＳｉＯ2 膜２４も完全に除去され、その下地膜であるＳｉ3Ｎ4膜２３が観察された。また、図９（ａ）に示すＳｉＯ2 膜２４の洗浄処理された断面は、図７に示すようなスロープ状になっていた。
【００４５】
その後、実施例１と同様の工程を経て半導体装置が完成するが、実施例２において上記洗浄処理工程中に発生する異物は、図９（ａ）に示すように実施例１と同程度の低減が確認された。
【００４６】
次に、実施例１及び２の効果について説明する。
【００４７】
まず、比較例１について図１０を用いて説明する。比較例１は、実施例１のエッチング洗浄をせずに、図６（ｄ）に示すホトレジスト３１を除去した後、バッチ式の洗浄槽にウエハをＢＨＦ（ＨＦとＮＨ4Ｆの混合エッチング液）にて洗浄を行ったものである。この比較例１の場合、日立製作所製外観検査装置ＩＳ−２５００を用いてウエハ上の異物を検査した結果、図１０（ａ）に示すように異物数５００個／ウエハの異物３４が検出された。しかも、ウエハの周端部及び裏面７からは図１０（ｂ）に示すようにポリシリコン膜３０が観察された。
【００４８】
次に、比較例２について説明する。比較例２は、特開平１１−１８８５９０号公報に記載された研磨方法を用いて実験を行ったものである。この実験はウエハの側面に対してその角度を可変しながら研磨を行ったが、図１１に示すように、下地膜２と裏面のポリシリコン膜３０が残存し、更には周端部のキャパシタ絶縁膜２９が研磨されて半導体基板１７が露出してしまった。その後、ＢＨＦを用いて洗浄し、ウエハの外観検査を行った結果、ウエハ上に残留した異物数は、約１００〜２００個／ウエハであった。また、その観察の結果、図１２（ａ）、（ｂ）に示すように、ウエハ表面の周辺部にはＳｉ基板１７が表出し、ウエハ裏面の周辺部にもＳｉ基板１７が表出し、その内側に、ポリシリコン膜３０が研磨されずに残っていた。
【００４９】
次に、比較例３について説明する。比較例３は、特開平５−２１７２４号公報に記載されているドライエッチング方法を用いてポリシリコン膜の除去を行ったものである。比較例３の場合は、ウエハの周辺の一部と裏面にポリシリコン膜３０が残っていることが観察された。また、ウエハ上のポリシリコン膜は、図１３に示すように、ポリシリコン膜３０のドライエッチング面３７はスロープ状ではなかった。その後、ＢＨＦを用いて洗浄し、ウエハの外観検査を行った結果、ウエハ上に残留した異物数は、約１００〜２００個／ウエハであった。また、その観察の結果、図１４（ａ）、（ｂ）に示すように、ウエハ表面の周辺部に絶縁膜２９が表出し、ウエハの裏面７の全面にはポリシリコン膜３０が表出していた。
【００５０】
以上に説明したように、本発明に係る実施例１によれば、図７に示すように、比較例１〜３に比べて明らかに異物の発生を防止することができ、しかも、裏面のポリシリコン膜３０のみを除去することが可能となった。即ち、本実施例１で説明した方法を用いることによって、図６に示した半導体装置の製造工程中に発生する異物数を低減することができ、その結果として半導体製品の不良率を低減させることができる。
【００５１】
なお、以上で述べたことは半導体装置の製造に留まらず、同様の装置構造や製造工程を有する薄膜デバイスやディスク等にも適用できることは言うまでもない。
【００５２】
【発明の効果】
本発明によれば、半導体装置の周端部におけるチッピングや膜剥がれによる発塵の発生を効果的に低減することが可能になり、その結果として半導体装置を低コストで高歩留まりに製造することが出来る。
【図面の簡単な説明】
【図１】図１は、本発明の基本概念である半導体装置の断面周辺部を示す図である。
【図２】図２は、本発明に係る半導体装置の製造工程を示す図である。
【図３】図３は、本発明に係る半導体装置の製造工程に用いる洗浄装置の一実施例を示す概略図である。
【図４】図４は、本発明に係る、図１に示す半導体装置と異なる他の実施例である半導体装置の断面周辺部を示す概念図である。
【図５】図５は、図４（ｄ）に示す半導体装置の製造プロセスを示す図である。
【図６】図６は、半導体装置としてＢｉ−ＣＭＯＳ構造を備えたダイナミックＲＡＭの場合におけるトレンチ内にキャパシタ素子を作り込むまでの製造プロセスを示す詳細な断面図である。
【図７】図７は、本発明の実施例１において半導体膜であるポリシリコン膜の周辺部及び裏面がエッチング洗浄された半導体装置の断面周辺部を示す概念図である。
【図８】図８は、本発明の実施例１において半導体膜であるポリシリコン膜の周辺部及び裏面がエッチング洗浄された半導体装置に対して異物付着状態も含めて検証された表面および裏面を示す図である。
【図９】図９は、本発明の実施例２において半導体膜であるＳｉＯ2膜の周辺部及び裏面がエッチング洗浄された半導体装置に対して異物付着状態も含めて検証された表面および裏面を示す図である。
【図１０】図１０は、比較例１のウエハに対して異物付着状態も含めて検証された表面および裏面を示す図である。
【図１１】図１１は、比較例２で製造されたウエハの断面周辺部を示す図である。
【図１２】図１２は、比較例２のウエハに対して異物付着状態も含めて検証された表面および裏面を示す図である。
【図１３】図１３は、比較例３で製造されたウエハの断面周辺部を示す図である。
【図１４】図１４は、比較例３のウエハに対して異物付着状態も含めて検証された表面および裏面を示す図である。
【符号の説明】
１…半導体基板（例えばＳｉ基板）、２…下地膜、３…絶縁膜、４…半導体膜、５…半導体素子、６…ダメージ領域、７…ウエハの裏面、８…矢印、９…洗浄液（薬液）、１０…窒素ガス、１１…チャック、１２…ステージ、１３…裏面から回り込んだ洗浄液、１４…ウエハの表面、１５…周辺部、１６…洗浄液の回り込み量、１７…Ｐ型シリコン半導体基板、１８…Ｎ+埋め込み層、１９…Ｐ型エピタキシャル層、２０…Ｎウエル領域、２１…素子分離酸化膜、２２…酸化膜、２３…Ｓｉ3Ｎ4膜（絶縁膜）、２４…ＳｉＯ2膜（半導体膜）、２５…トレンチ、２６…酸化膜、２７…Ｎ型ポリシリコン膜、２８…ホトレジスト、２９…キャパシタ絶縁膜、３０…Ｎ型ポリシリコン膜（半導体膜）、３１…ホトレジスト、３２…コンタクトホール、３３…コンタクトホール、３４…異物、３５…集積回路パターン領域、３６…スロープ、４０…リング状の吹き付け口、５０…ウエハ、１００、１００ａ〜１００ｅ…半導体装置。

Claims (8)

  1. 半導体基板上の少なくとも裏面および周端部を含む周辺部に絶縁膜を成膜する絶縁膜成膜工程と、
    該絶縁膜成膜工程で成膜された前記絶縁膜の前記裏面および周辺部上、並びに前記周辺部を除く表面領域に半導体膜を成膜する半導体膜成膜工程と、
    該半導体膜成膜工程で前記表面領域に成膜された半導体膜の表面をＣＭＰにより平坦化する平坦化工程と、
    該平坦化工程の後、前記半導体膜成膜工程で成膜された前記半導体膜の内、半導体素子を形成するための表面領域に位置する半導体膜を除いて前記裏面および前記周端部に位置する前記半導体膜をその下の絶縁膜から該絶縁膜に対して高エッチングレートを有する薬液を用いて除去する除去工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記絶縁膜成膜工程において成膜される絶縁膜がシリコン含有無機材料膜または有機材料膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記シリコン含有無機材料膜がＳｉＯ２膜またはＳｉ３Ｎ４膜であることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記有機材料膜は、フッ素添加ＳｉＯ２膜、有機高分子膜、フッ素樹脂膜、ポリイミド系樹脂膜、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏ ｂｕｔｅｎｅ）膜、水素含有ＳＯＧ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｑｕｉｏｘａｎｅ： ＨＳＱ−ＳＯＧ）膜、有機ＳＯＧ膜の何れかであることを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記半導体膜成膜工程において成膜される半導体膜は、多結晶若しくは単結晶のシリコン膜、シリコン含有無機材料膜または有機材料膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 更に、前記除去工程の後、前記表面領域における少なくとも前記半導体膜を加工して複数の半導体素子を形成する素子形成工程を有することを特徴とする請求項１乃至５の何れか一つに記載の半導体装置の製造方法。
  7. 前記除去工程は、裏面を上側に向けた前記半導体基板を回転させた状態で、下側からリング状の窒素ガスを前記表面領域に吹き付け、前記薬液を前記裏面の中心部に供給して裏面に流して周端部から表面の周辺部に回り込ませることを特徴とする請求項１乃至６の何れか一つに記載の半導体装置の製造方法。
  8. 前記薬液が、フッ化水素酸（フッ酸）、硝酸、酢酸及び有機酸のいずれか１種類以上を含む酸性溶液、該酸性溶液に過酸化水素水及びフッ化アンモニウムを含む酸性混合溶液、水等の中性溶液から選ばれた薬液であることを特徴とする請求項１乃至７の何れか一つに記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004152920A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置の製造方法及び半導体製造工程の管理方法
KR100487562B1 (ko) * 2003-03-24 2005-05-03 삼성전자주식회사 웨이퍼 휘어짐을 억제할 수 있는 반도체 제조방법
JP2005026413A (ja) * 2003-07-01 2005-01-27 Renesas Technology Corp 半導体ウエハ、半導体素子およびその製造方法
CN100369057C (zh) 2004-02-24 2008-02-13 阿尔卑斯电气株式会社 卡用转接器
JP5122731B2 (ja) * 2005-06-01 2013-01-16 信越半導体株式会社 貼り合わせウェーハの製造方法
JP2007115728A (ja) * 2005-10-18 2007-05-10 Sumco Corp ウェーハの枚葉式エッチング装置及びウェーハの枚葉式エッチング方法
JP4675749B2 (ja) * 2005-10-28 2011-04-27 信越半導体株式会社 エピタキシャルウエーハの製造方法
KR100853794B1 (ko) * 2006-09-12 2008-08-25 동부일렉트로닉스 주식회사 언더컷 방지를 위한 이미지 센서의 제조 방법
US8420550B2 (en) * 2006-12-15 2013-04-16 Semiconductor Manufacturing International (Shanghai) Corporation Method for cleaning backside etch during manufacture of integrated circuits
JP2008218656A (ja) * 2007-03-02 2008-09-18 Denso Corp 半導体装置の製造方法及び半導体ウエハ
TW200845302A (en) * 2007-05-09 2008-11-16 Promos Technologies Inc A method of two-step backside etching
JP4450850B2 (ja) * 2007-09-26 2010-04-14 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP5203663B2 (ja) * 2007-09-27 2013-06-05 ラピスセミコンダクタ株式会社 基板構造体、及び基板構造体の製造方法
JP5025508B2 (ja) 2008-01-30 2012-09-12 東京エレクトロン株式会社 ポリシリコン膜の除去方法および記憶媒体
JP5020915B2 (ja) * 2008-10-08 2012-09-05 東京エレクトロン株式会社 ポリシリコン膜の除去方法、処理装置および記憶媒体
JP2011014714A (ja) * 2009-07-02 2011-01-20 Seiko Epson Corp 圧電体薄膜、液体噴射ヘッドおよび液体噴射装置の製造方法
JP5795461B2 (ja) * 2009-08-19 2015-10-14 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
JP5184476B2 (ja) * 2009-09-17 2013-04-17 東京エレクトロン株式会社 基板液処理方法、基板液処理装置および記憶媒体
JP2011071254A (ja) * 2009-09-25 2011-04-07 Mitsubishi Electric Corp 炭化珪素基板およびその製造方法
JP2011187887A (ja) * 2010-03-11 2011-09-22 Toyota Motor Corp エピタキシャルウエハの製造方法
JP5704648B2 (ja) * 2011-06-16 2015-04-22 日本電気株式会社 半導体装置の製造方法及び半導体装置
WO2013128653A1 (ja) * 2012-03-02 2013-09-06 株式会社クリスタル光学 シリコンインゴットの切断方法
KR101922177B1 (ko) * 2012-04-17 2019-02-14 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조방법
CN104882405B (zh) * 2014-02-27 2018-09-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104201095A (zh) * 2014-09-02 2014-12-10 武汉新芯集成电路制造有限公司 一种晶边刻蚀工艺
JP6460947B2 (ja) * 2015-09-16 2019-01-30 東京エレクトロン株式会社 基板処理方法、基板処理装置および記憶媒体
JP6676365B2 (ja) * 2015-12-21 2020-04-08 キヤノン株式会社 撮像装置の製造方法
CN106876252B (zh) * 2017-02-14 2019-08-23 上海华虹宏力半导体制造有限公司 半导体器件的刻蚀方法
JP6951308B2 (ja) * 2018-02-27 2021-10-20 株式会社東芝 半導体装置の製造方法
KR102090685B1 (ko) * 2019-05-22 2020-03-18 주식회사 지티아이코리아 반도체 하이브리드 식각 장치 및 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2645478B2 (ja) * 1988-10-07 1997-08-25 富士通株式会社 半導体装置の製造方法
JPH0521742A (ja) 1991-07-12 1993-01-29 Sony Corp 半導体メモリ
JPH1188590A (ja) 1997-09-02 1999-03-30 Ricoh Co Ltd ファクシミリ装置
KR100384343B1 (ko) * 1998-06-26 2003-05-16 미쯔비시 마테리알 실리콘 가부시끼가이샤 유전체 분리 웨이퍼 및 그 제조 방법

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