CN103326707B - 一种兼容多种ddr的输入接收电路 - Google Patents

Abstract

本发明公开了一种宽输入范围并且接收过程中保证输入信号占空比的输入接收电路，本发明提供的输入接收电路包括：6个NMOS管，包括4个PMOS管，包括1个反相器，包括第一输入信号，第二输入信号，输出信号。本发明具有宽电压的输入范围，同时能很好的平衡输入信号的上下边沿转换时间。

Description

一种兼容多种DDR的输入接收电路

技术领域

本发明涉及微电子集成电路领域，尤其涉及一种兼容多种DDR的输入接收电路。

背景技术

输入接收电路用于接收芯片外部的PCB板级输入信号，并将输入信号转化为芯片内部可处理的高低电平。输入接收电路作为芯片内部和外部的接口电路，直接处理外部板级的非理想信号。因为板级的非理想信号受到了串扰、反射、电源波动、地弹、码间干扰等多种因素的影响，到达芯片的输入信号质量变得恶劣，影响芯片内部的进一步处理。特别在不同的DDR标准中，不同标准的接口电压不同，当需要兼容不同的DDR标准的时候，输入接收电路需要处理的输入信号的电压摆幅差别比较大，这对输入接收电路的性能提出了更高的要求。另外，因为DDR是信号的上升沿和下降沿都采样，因此，输入接收电路需要对外部信号的上升沿和下降沿有近似相同的转换延时，上升沿和下降沿转化延时的不同直接减少了芯片内部的采样裕度。

图1示出了一种传统的输入接收电路，其中，MN1为整个输入接收电路提供尾电流源，MN2和MN3两个NMOS管为差分输入接收端，Vref为输入参考电压，其值为电源电压VCC的一半，IN为输入信号，MP1和MP2两个PMOS构成输入接收电路的电流镜负载。当IN高于Vref时候，MN3的下拉电流大于MP2的上拉电流，反相器INV1的输入端变低，OUT变高。当IN低于Vref时候，MN3的下拉电流小于MP2的上拉电流，反相器INV1的输入端变高，OUT变低。

图1所示的传统输入接收电路有两个缺点：第一，开启输入对管MN2，MN3的共模电压太高，要使MN2开启，则Vref的电压至少为MN2的阈值电压加MN1的过驱动电压，一般情况下，MN2的阈值电压约为0.6V，MN1过驱动电压在0.15V左右，这样开启MN2和MN3的最小栅极电压约为0.75V，在DDR2标准下，Vref为0.9V，此电路可以工作，在DDR3和LPDDR2下，Vref为0.75V和0.6V，这样的结构无法满足要求，当用PMOS作为输入对管时，也有同样的问题。第二，即使在DDR2下Vref为0.9V时候，当IN电位小于0.75V时候，MN3为截止状态，而当IN大于0.9V时候，MN3一直处于开启状态，这样造成的后果是输入接收电路对IN的上升沿和下降沿的增益不一样大，并且是IN为上升沿时候，MN3一直开启，IN到OUT的延时更小，IN为下降沿时候，MN3多数时候处于关断状态，IN到OUT的延时更大，这样就造成了输入接收电路对上下边沿有不同的接收延时，从而造成OUT信号高低电平的占空比发生变化，因为DDR是双边沿采样标准，占空比变化直接减小了采样窗口。上面的分析同样表明，当输入接收电路需要兼容多标准的DDR时候，上述的两个缺点表现的更为明显。

发明内容

为解决上述技术问题，本发明提供一种多电压域电源调整型压控振荡器的保护方法及电路。

为实现上述目的，本发明提供的技术方案是：本发明涉及一种兼容多种DDR的输入接收电路，包括：第一NMOS管(MN1)，其栅极接一个偏置电压，源极接地电位；第二NMOS管(MN2)，其栅极接上述相同的偏置电压，源极接地电位；第三NMOS管(MN3)，其栅极接第一输入信号(Vref)，源极接第一NMOS管(MN1)的漏极；第四NMOS管(MN4)，其栅极接第三NMOS管(MN3)的漏极，源极接第一NMOS管(MN1)的漏极，漏极接第三NMOS管(MN3)的漏极；第五NMOS管(MN5)，其栅极接第二输入信号(IN)，源极接第二NMOS管(MN2)的漏极；第一PMOS管(MP1)，其栅极接第一输入信号(Vref)，源极接电源电压，漏极接第三NMOS管(MN3)的漏极；第二PMOS管(MP2)，其栅极接第一PMOS管(MP1)的漏极，源极接电源电压，漏极接第一PMOS管(MP1)的漏极；第三PMOS管(MP3)，其栅极接第二PMOS管(MP2)的栅极，源极接电源电压，漏极接第五NMOS管(MN5)的漏极；第四PMOS管(MP4)，其栅极接第二输入信号(IN)，源极接电源电压，漏极接第三PMOS管(MP3)的漏极。

优选的，进一步包括：第一反相器(INV1)，其输入接第四PMOS管(MP4)的漏极，输出为所述输入接收电路的输出信号OUT。

优选的，所述第五NMOS管(MN5)的宽长比是所述第三NMOS管(MN3)的宽长比和所述第四NMOS管(MN4)的宽长比之和。

本发明提供的另一技术方案是：一种兼容多种DDR的输入接收电路，包括：第一NMOS管(MN1)，其栅极接一个偏置电压，源极接地电位；

第二NMOS管(MN2)，其栅极接上述相同的偏置电压，源极接地电位；第三NMOS管(MN3)，其栅极接第一输入信号(Vref)，源极接第一NMOS管(MN1)的漏极；第四NMOS管(MN4)，其栅极接第二输入信号(IN)，源极接第二NMOS管(MN2)的漏极；第一PMOS管(MP1)，其栅极接第一输入信号(Vref)，源极接电源电压，漏极接第三NMOS管(MN3)的漏极；第二PMOS管(MP2)，其栅极接第一PMOS管(MP1)的漏极，源极接电源电压，漏极接第一PMOS管(MP1)的漏极；第三PMOS管(MP3)，其栅极接第二PMOS管(MP2)的栅极，源极接电源电压，漏极接第四NMOS管(MN4)的漏极；第四PMOS管(MP4)，其栅极接第二输入信号(IN)，源极接电源电压，漏极接第三PMOS管(MP3)的漏极。

优选的，进一步包括：第一反相器(INV1)，其输入接第四PMOS管(MP4)的漏极，输出为所述输入接收电路的输出信号OUT。

本发明提供的另一技术方案是：一种兼容多种DDR的输入接收电路，其特征在于，包括：第一NMOS管(MN1)，其栅极接一个偏置电压，源极接地电位；第二NMOS管(MN2)，其栅极接上述相同的偏置电压，源极接地电位；第三NMOS管(MN3)，其栅极接第一输入信号(Vref)，源极接第一NMOS管(MN1)的漏极；第四NMOS管(MN4)，其栅极接其漏极并和第三NMOS管(MN3)的漏极相接，源极第一NMOS管(MN1)的漏极；第五NMOS管(MN5)，其栅极接第四NMOS管(MN4)的栅极，源极接第二NMOS管(MN2)的漏极；第六NMOS管(MN6)，其栅极接第二输入信号(IN)，源极接第二NMOS管(MN2)的漏极，漏极接第五NMOS管(MN5)的漏极；第一PMOS管(MP1)，其栅极接第一输入信号(Vref)，源极接电源电压，漏极接第三NMOS管(MN3)的漏极；第二PMOS管(MP2)，其栅极接第二输入信号(IN)，源极接电源电压，漏极接第六NMOS管(MN6)的漏极。

优选的，进一步包括：第一反相器(INV1)，其输入接第二PMOS管(MP2)的漏极，输出为所述输入接收电路的输出信号OUT。

本发明提供的另一技术方案是：一种兼容多种DDR的输入接收电路，其特征在于，包括：第一NMOS管(MN1)，其栅极接一个偏置电压，源极接地电位；第二NMOS管(MN2)，其栅极接第一输入信号(Vref)，源极接第一NMOS管(MN1)的漏极；第三NMOS管(MN3)，其栅极接第二NMOS管(MN2)的漏极，源极接第一NMOS管(MN1)的漏极，漏极接第二NMOS管(MN2)的漏极；第四NMOS管(MN4)，其栅极接第二输入信号(IN)，源极接第一NMOS管(MN1)的漏极；第一PMOS管(MP1)，其栅极接第一输入信号(Vref)，源极接电源电压，漏极接第二NMOS管(MN2)的漏极；第二PMOS管(MP2)，其栅极接第一PMOS管(MP1)漏极，源极接电源电压，漏极接第一PMOS管(MP1)漏极；第三PMOS管(MP3)，其栅极接第二PMOS管(MP2)的栅极，源极接电源电压，漏极接第四NMOS管(MN4)的漏极；第四PMOS管(MP4)，其栅极接第二输入信号(IN)，源极接电源电压，漏极接第三PMOS管(MP3)的漏极。

优选的，进一步包括：第一反相器(INV1)，其输入接第四PMOS管(MP4)的漏极，输出为所述输入接收电路的输出信号OUT。

优选的，所述第四NMOS管(MN4)的宽长比是第二NMOS管(MN2)的宽长比和第三NMOS管(MN3)的宽长比之和。

相对于现有技术，本发明提供的输入接收电路，具有宽电压的输入范围，同时能很好的平衡输入信号的上下边沿转换时间。

附图说明

下面结合附图和实施方式对本发明作进一步说明：

图1为一种传统的输入接收电路；

图2为本发明第一实施方式提供的兼容多种DDR的输入接收电路；

图3为本发明第二实施方式提供的兼容多种DDR的输入接收电路；

图4为本发明第三实施方式提供的兼容多种DDR的输入接收电路；

图5为本发明第四实施方式提供的兼容多种DDR的输入接收电路。

具体实施方式

以下将结合附图所示的各实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。

如图2所示，本发明提供的输入接收电路包括NMOS管MN1，MN2，MN3，MN4，MN5，包括PMOS管MP1，MP2，MP3，MP4，包括一个反相器INV1，包括第一输入信号Vref，第二输入信号IN，输出信号OUT。

NMOS管MN1和NMOS管MN2的栅极接一个偏置电压，MN1和MN2为输入接收电路提供偏置电流，当输入接收电路不工作时，偏置电压可以被拉到地电平，从而实现低功耗。

NMOS管MN1和NMOS管MN2的源极接地电位，NMOS管MN1的漏极和NMOS管MN3的源极以及NMOS管MN4的源极连接，NMOS管MN3的栅极接输入接收电路的第一输入信号Vref，NMOS管MN3的漏极接节点P1，NMOS管MN4的栅极和漏极都接节点P1，构成二极管结构。NMOS管MN5的源极接NMOS管MN2的漏极，NMOS管MN5的栅极接输入接收电路的第二输入信号IN，NMOS管MN5的漏极接反相器INV1的输入端，为了保证直流工作点的平衡，MN5的宽长比应该是MN3和MN4之和。PMOS管MP1的栅极接输入接收电路的第一输入信号Vref，PMOS管MP1的源极接电源电压VCC，PMOS管MP1的漏极接节点P1，PMOS管MP2的栅极的漏极都接节点P1，构成二极管结构，PMOS管MP2的源极接电源电压VCC，PMOS管MP3的栅极接节点P1，从而构成MP2到MP3的电流镜像，PMOS管MP3的源极接电源电压VCC，PMOS管MP3的漏极和PMOS管MP4的漏极接一起同时和反相器INV1的输入相接，PMOS管MP4的源极接电源电压VCC，PMOS管MP4的栅极接输入接收电路的第二输入信号IN，反相器INV1的输出信号OUT为输入接收电路的输出。

输入接收电路的第一输入信号Vref所连接的PMOS管MP1和NMOS管MN3构成输入接收电路的第一输入端，PMOS管MP2与PMOS管MP1并联连接，并且PMOS管MP2的栅极和漏极接一起形成二极管结构，NMOS管MN4和NMOS管MN3并联连接，并且NMOS管MN4的栅极和漏极相连形成二极管结构。二极管形式的PMOS管MP2和NMOS管MN4作为Vref输入管MP1和MN3的负载，为PMOS管MP3提供一个合适的栅极偏置电压。由NMOS管MN1，MN3，MN4以及PMOS管MP1，MP2构成的支路，当为了兼容不同的标准，Vref电压有比较大的不同时，PMOS管MP1和NMOS管MN3中，至少有一个管子是导通的，也就是这条支路仍然能正常工作，由PMOS管MP3.MP4，以及由NMOS管MN2.MN5组成的支路也有同样的效果，这就保证了本发明的输入接收电路的输入电压范围很宽，可以兼容不同的电压标准。

PMOS管MP3向PMOS管MP4的漏极以及NMOS管MN5的漏极注入和Vref相关的电流，从而保证反相器INV1的输入端的翻转电压点是IN和Vref比较的结果，即当IN大于Vref时，反相器INV1的输入为低，当IN小于Vref时，反相器INV1的输入为高。反相器INV1输入端的上拉由PMOS管MP4充电完成，反相器INV1输入端的下拉由NMOS管MN5的放电完成，而PMOS管和NMOS管有同样的电流电压特性，从而保证了反相器INV1输入端的上拉和下拉电流的近似平衡，并且输入信号IN到反相器的输入端都只有一个MOS器件的延时，进而保证了上下边沿转换延时的平衡，使得信号从IN到OUT的占空比基本不变化。

下面以Vref为0.9V和0.6V时，IN由低变高为例来详细阐述本发明的优点和工作原理。当VCC为1.8V时，Vref为0.9V，NMOS管MN3和PMOS管MP1都处于导通状态，P1节点电压由并联的PMOS管MP1和MP2，以及并联的NMOS管MN3和MN4分压得到，P1得到的电压用来偏置PMOS管MP3的栅极，这样当PMOS管MP2和MP3的尺寸相等，PMOS管MP1和MP4的尺寸相等，NMOS管MN5的尺寸为MN3和MN4之和，并且在NMOS管MN1和MN2偏置电流一样的情况下，两条支路具有平衡的结构和尺寸，此时本输入接收电路的翻转电压点正好是IN和Vref相等的电压点。当IN由低电平上升到Vref时，NMOS管MN5的下拉电流小于PMOS管MP3和MP4的上拉电流之和，反相器INV1的输入端为高电平，OUT输出为低电平。当IN由Vref上升到高电平时，NMOS管MN5的下拉电流大于PMOS管MP3和MP4的上拉电流之和，反相器INV1的输入端变为低电平，OUT输出为高电平。当输入信号IN由高变低的时候有类似的分析，这里不做介绍。

当VCC为1.2V时，Vref为0.6V，因为开启NMOS管MN3的电压约为0.75V，NMOS管MN3关断，PMOS管MP1处于临界导通状态，P1节点电压由并联的PMOS管MP1和MP2，以及NMOS管MN4分压得到，P1得到的电压用来偏置PMOS管MP3的栅极，这样当PMOS管MP2和MP3的尺寸相等，PMOS管MP1和MP4的尺寸相等，NMOS管MN5的尺寸为MN3和MN4之和，并且在NMOS管MN1和MN2偏置电流一样的情况下，两条支路具有平衡的结构和尺寸，此时本输入接收电路的翻转电压点正好是IN和Vref相等的电压点。当IN由低电平上升到Vref时，NMOS管MN5的下拉电流小于PMOS管MP3和MP4的上拉电流之和，反相器INV1的输入端为高电平，OUT输出为低电平。当IN由Vref上升到高电平时，NMOS管MN5的下拉电流大于PMOS管MP3和MP4的上拉电流之和，反相器INV1的输入端变为低电平，OUT输出为高电平。当输入信号IN由高变低的时候有类似的分析，这里不做介绍。

本发明中，由PMOS管MP1和NMOS管MN3构成的输入接收电路的一端，由PMOS管MP4和NMOS管MN5构成的输入接收电路的另一端，这样的输入结构，一方面可以保证输入端的电压在大的变化范围内也能正常工作，因为本发明的两个输入端都是由一个PMOS管和一个NMOS管组成的，当电压比较低时，PMOS输入管可以正常工作，当电压比较高时，NMOS输入管可以组成工作。另一方面，输出反相器INV1的输入端是由PMOS管MP4的漏极和NMOS管MN5的漏极驱动的，当IN上升时，NMOS管MN5下拉，形成INV1输入端的低电平，当IN下降时，PMOS管MP4上拉，形成INV1输入端的高电平，因此，INV1输入端高低电平的形成都是由PMOS管MP4或NMOS管MN5的上下拉形成，又因为PMOS管和NMOS管有相同的电流电压特性，这就使得INV1输入端的充放电电流比较平衡，从而保证INV1输入端、以及INV1输出端信号的上下沿有相同的过渡时间，也就是有近似同样的高低电平转换时间，保证了本发明输入接收电路的输出信号有近似和输入信号相同的占空比。

请参见图3，是本发明第二实施方式提供的输入接收电路的电路图，与第一实施方式相比，区别在于删除了第一实施方式中的NMOS管MN4。在此实施方式中，P1节点的电压由PMOS管MP1、MP2和NMOS管MN3并联得到，这样的结构仍然可以为PMOS管MP3提供合适的偏置电压，使得本输入接收电路的翻转电压点是输入信号IN和Vref相等的点。反相器INV1输入端的充放电和第一实施方式相同，所以从输入信号IN到反相器输入端的边沿转换延时是近似平衡的，上升沿和下降沿都只有一个MOS器件的延时，所以第二实施方式提供的输入接收电路，同样具有宽电压的输入范围，同时能很好的平衡输入信号的上下边沿转换时间的优点。

请参见图4，是本发明第三实施方式提供的输入接收电路的电路图，与第一实施方式相比，区别在于删除了第一实施方式中的PMOS管MP2和MP3。P1节点的电压由PMOS管MP1和NMOS管MN3、MN4分压得到，P1节点可以为NMOS管MN5提供合适的偏置电压，使得本输入接收电路的翻转电压点是输入信号IN和Vref相等的点。反相器INV1输入端的充放电仍然直接由PMOS管MP2和NMOS管MN6完成，所以从输入信号IN到反相器输入端的边沿转换延时是近似平衡的，上升沿和下降沿都只有一个MOS器件的延时，所以第三实施方式提供的输入接收电路，同样具有宽电压的输入范围，同时能很好的平衡输入信号的上下边沿转换时间的优点。

请参见图5，是本发明第四实施方式提供的输入接收电路的电路图，与第一实施方式相比，区别在于将第一种结构图中的NMOS管MN1和MN2合并为一个NMOS管，合并后的NMOS管为整个输入接收电路提供尾电流。输入接收电路在工作原理和电路特性上与第一实施方式没有差别，所以第四实施方式提供的输入接收电路，同样具有宽电压的输入范围，同时能很好的平衡输入信号的上下边沿转换时间的优点。当然，本发明第一实施方式，第二实施方式，第三实施方式中，也可以将NMOS管MN1和MN2替换成一个NMOS管从而得到本发明所包含的其它实例。

本领域技术人员能够想到的是，将本发明实施方式中相应位置的PMOS管替换成NMOS管，将相应位置的NMOS管替换成PMOS管，并且将电源和地互换，得到的输入接收电路具有和本发明相同的优点和特性。

本发明所描述的输入接收电路的输入信号Vref和IN，Vref不限于一个固定参考电平，例如，Vref和IN可以是一对差分小信号，也可以是一对差分时钟信号。本发明所描述的输入接收电路的应用也不限于DDR存储器相关的应用。

本领域技术人员可以想到的是，本发明还可以有其他的实现方式，但只要其采用的技术精髓于本发明相同或相近似，或者任何基于本发明做出的易于思及的变化和替换都在本发明的保护范围之内。

Claims (10)

1.一种兼容多种DDR的输入接收电路，其特征在于，包括：

第一NMOS管（MN1），其栅极接一个偏置电压，源极接地电位；

第二NMOS管（MN2），其栅极接所述偏置电压，源极接地电位；

第三NMOS管（MN3），其栅极接第一输入信号（Vref），源极接第一NMOS管（MN1）的漏极；

第四NMOS管（MN4），其栅极接第三NMOS管（MN3）的漏极，源极接第一NMOS管（MN1）的漏极，漏极接第三NMOS管（MN3）的漏极；

第五NMOS管（MN5），其栅极接第二输入信号（IN），源极接第二NMOS管（MN2）的漏极；

第一PMOS管（MP1），其栅极接第一输入信号（Vref），源极接电源电压，漏极接第三NMOS管（MN3）的漏极；

第二PMOS管（MP2），其栅极接第一PMOS管（MP1）的漏极，源极接电源电压，漏极接第一PMOS管（MP1）的漏极；

第三PMOS管（MP3），其栅极接第二PMOS管（MP2）的栅极，源极接电源电压，漏极接第五NMOS管（MN5）的漏极；

第四PMOS管（MP4），其栅极接第二输入信号（IN），源极接电源电压，漏极接第三PMOS管（MP3）的漏极。

2.根据权利要求1所述的兼容多种DDR的输入接收电路，其特征在于：进一步包括：第一反相器（INV1），其输入接第四PMOS管（MP4）的漏极，输出为所述输入接收电路的输出信号OUT。

3.根据权利要求1所述的兼容多种DDR的输入接收电路，其特征在于：所述第五NMOS管（MN5）的宽长比是所述第三NMOS管（MN3）的宽长比和所述第四NMOS管（MN4）的宽长比之和。

4.一种兼容多种DDR的输入接收电路，其特征在于，包括：

第一NMOS管（MN1），其栅极接一个偏置电压，源极接地电位；

第二NMOS管（MN2），其栅极接所述偏置电压，源极接地电位；

第三NMOS管（MN3），其栅极接第一输入信号（Vref），源极接第一NMOS管（MN1）的漏极；

第四NMOS管（MN4），其栅极接第二输入信号（IN），源极接第二NMOS管（MN2）的漏极；

第一PMOS管（MP1），其栅极接第一输入信号（Vref），源极接电源电压，漏极接第三NMOS管（MN3）的漏极；

第二PMOS管（MP2），其栅极接第一PMOS管（MP1）的漏极，源极接电源电压，漏极接第一PMOS管（MP1）的漏极；

第三PMOS管（MP3），其栅极接第二PMOS管（MP2）的栅极，源极接电源电压，漏极接第四NMOS管（MN4）的漏极；

第四PMOS管（MP4），其栅极接第二输入信号（IN），源极接电源电压，漏极接第三PMOS管（MP3）的漏极。

5.根据权利要求4所述的兼容多种DDR的输入接收电路，其特征在于：进一步包括：第一反相器（INV1），其输入接第四PMOS管（MP4）的漏极，输出为所述输入接收电路的输出信号OUT。

6.一种兼容多种DDR的输入接收电路，其特征在于，包括：

第一NMOS管（MN1），其栅极接一个偏置电压，源极接地电位；

第二NMOS管（MN2），其栅极接所述偏置电压，源极接地电位；

第三NMOS管（MN3），其栅极接第一输入信号（Vref），源极接第一NMOS管（MN1）的漏极；

第四NMOS管（MN4），其栅极接其漏极并和第三NMOS管（MN3）的漏极相接，源极第一NMOS管（MN1）的漏极；

第五NMOS管（MN5），其栅极接第四NMOS管（MN4）的栅极，源极接第二NMOS管（MN2）的漏极；

第六NMOS管（MN6），其栅极接第二输入信号（IN），源极接第二NMOS管（MN2）的漏极，漏极接第五NMOS管（MN5）的漏极；

第一PMOS管（MP1），其栅极接第一输入信号（Vref），源极接电源电压，漏极接第三NMOS管（MN3）的漏极；

第二PMOS管（MP2），其栅极接第二输入信号（IN），源极接电源电压，漏极接第六NMOS管（MN6）的漏极。

7.根据权利要求6所述的兼容多种DDR的输入接收电路，其特征在于：进一步包括：第一反相器（INV1），其输入接第二PMOS管（MP2）的漏极，输出为所述输入接收电路的输出信号OUT。

8.一种兼容多种DDR的输入接收电路，其特征在于，包括：

第一NMOS管（MN1），其栅极接一个偏置电压，源极接地电位；

第二NMOS管（MN2），其栅极接第一输入信号（Vref），源极接第一NMOS管（MN1）的漏极；

第三NMOS管（MN3），其栅极接第二NMOS管（MN2）的漏极，源极接第一NMOS管（MN1）的漏极，漏极接第二NMOS管（MN2）的漏极；

第四NMOS管（MN4），其栅极接第二输入信号（IN），源极接第一NMOS管（MN1）的漏极；

第一PMOS管（MP1），其栅极接第一输入信号（Vref），源极接电源电压，漏极接第二NMOS管（MN2）的漏极；

第二PMOS管（MP2），其栅极接第一PMOS管（MP1）漏极，源极接电源电压，漏极接第一PMOS管（MP1）漏极；

第三PMOS管（MP3），其栅极接第二PMOS管（MP2）的栅极，源极接电源电压，漏极接第四NMOS管（MN4）的漏极；

第四PMOS管（MP4），其栅极接第二输入信号（IN），源极接电源电压，漏极接第三PMOS管（MP3）的漏极。

9.根据权利要求8所述的兼容多种DDR的输入接收电路，其特征在于：进一步包括：第一反相器（INV1），其输入接第四PMOS管（MP4）的漏极，输出为所述输入接收电路的输出信号OUT。

10.根据权利要求8所述的兼容多种DDR的输入接收电路，其特征在于：所述第四NMOS管（MN4）的宽长比是第二NMOS管（MN2）的宽长比和第三NMOS管（MN3）的宽长比之和。