JP3779522B2

JP3779522B2 - Liquid crystal display

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Publication number: JP3779522B2
Application number: JP2000072769A
Authority: JP
Inventors: 将志長尾; 賢一秋山; 一成斎藤; 明小倉; 健太郎縣
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-03-15
Filing date: 2000-03-15
Publication date: 2006-05-31
Anticipated expiration: 2020-03-15
Also published as: JP2001265288A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、駆動回路（ドレインドライバ）間でディジタル信号を転送する方式の液晶表示装置の駆動回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＳＴＮ（Super Twisted Nematic）方式、あるいはＴＦＴ（Thin Film Transister）の液晶表示モジュールは、ノート型パソコン等の表示装置として広く使用されている。
これらの液晶表示装置は、液晶表示パネルと、液晶表示パネルを駆動する駆動回路を備えている。
そして、このような液晶表示装置において、例えば、特開平６−１３７２４号公報に記載されているように、カスケード接続された駆動回路の先頭の駆動回路にのみ、ディジタル信号（例えば、表示データ、あるいはクロック信号）を入力し、他の駆動回路には、駆動回路内を通して、ディジタル信号を順次転送する方式（以下、ディジタル信号順次転送方式と称する。）のものが知られている。
前記公報（特開平６−１３７２４号）に記載されている液晶表示装置では、駆動回路を構成する半導体集積回路装置（ＩＣ）は、液晶表示パネルのガラス基板に直接実装されているが、例えば、特開平６−３６８４号公報に記載されているように、この駆動回路を構成する半導体集積回路装置（ＩＣ）をテープキャリアパッケージに搭載し、前述したディジタル信号順次転送方式を採用した液晶表示装置も知られている。
【０００３】
【発明が解決しようとする課題】
前述したようなディジタル信号順次転送方式を採用する液晶表示装置では、タイミングコントローラ（または表示制御装置）から送出された表示データとクロック信号とは、各駆動回路内の信号線、および各駆動回路間の伝送線路（ガラス基板上の伝送線路またはテープキャリアパッケージ上の伝送線路）を伝搬することになる。
そのため、各駆動回路内の信号線の抵抗および容量、各駆動回路間の伝送線路の抵抗および容量、さらには、各駆動回路と各駆動回路間の伝送線路との接続部の接続抵抗などにより、表示データおよびクロック信号は遅延される。
この場合に、この遅延時間は、表示データの各ビット、および、クロック信号毎に相違する。
そして、クロック信号と各ビット毎の表示データとの間で、位相のずれが大きくなると、クロック信号で表示データを取り込む際のセットアップ期間、あるいは、ホールド期間が減少し、最悪の場合、各駆動回路で表示データを取り込むことができなくなる恐れがある。
【０００４】
さらに、表示データを、クロック信号の立ち上がり時点と立ち下がり時点で取り込む、デュアルエッジ取り込み方式の場合には、高速（数ＭＨｚ以上）のクロック信号で表示データを取り込む必要があるため、各駆動回路で表示データを取り込むことができなくなる恐れが大きくなる。
このように、ディジタル信号順次転送方式を採用する従来の液晶表示装置では、表示データおよびクロック信号の遅延により、各駆動回路で表示データを取り込めなくなり、誤表示が起こる恐れがあるという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、表示データおよびクロック信号を各駆動回路間で順次転送する際に、各駆動回路で正確に表示データを取り込むことが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、複数の画素を有する液晶表示素子と、前記画素を駆動する駆動回路とを備える液晶表示装置であって、前記駆動回路は、内部信号線と、外部から入力されるクロック信号の第１のレベルから第２のレベル、または第２のレベルから第１のレベルへの切り替わり時のタイミングの少なくとも１つに同期して、外部から入力される表示データを取り込み、前記内部信号線に出力するデータ取り込み手段と、前記クロック信号の第１のレベルから第２のレベル、あるいは第２のレベルから第１のレベルへの切り替わり時のタイミングの少なくとも１つに同期して、前記内部信号線上の表示データを取り込み、外部に出力するデータ出力手段とを有することを特徴とする。
【０００６】
また、本発明は、複数の画素を有する液晶表示素子と、前記画素を駆動する駆動回路とを備える液晶表示装置であって、前記駆動回路は、２系統の内部信号線と、外部から入力されるクロック信号の第１のレベルから第２のレベル、および第２のレベルから第１のレベルへの切り替わり時のタイミングに同期して、外部から入力される表示データを取り込み、交互に一方の内部信号線あるいは他方の内部信号線に出力するデータ取り込み手段と、前記クロック信号の第１のレベルから第２のレベル、あるいは第２のレベルから第１のレベルへの切り替わり時のタイミングに同期して、前記２系統の内部信号線上の表示データを取り込み、当該取り込んだ２系統の表示データを交互に出力することにより、１系統の表示データとして出力するデータ出力手段とを有することを特徴とする。
【０００７】
本発明の好ましい実施の形態では、前記内部信号線が、前記駆動回路の液晶駆動電圧出力に使用している表示データ伝送用の内部バスラインを兼用していることを特徴とする。
本発明の好ましい実施の形態では、前記データ取り込み手段は、前記クロック信号の第１のレベルから第２のレベル、または第２のレベルから第１のレベルへの切り替わり時のタイミングの少なくとも１つに同期して取り込んだ表示データに対して、外部から入力される制御信号に基づき演算を施して前記内部信号線に出力し、前記データ出力手段は、前記クロック信号の第１のレベルから第２のレベル、あるいは第２のレベルから第１のレベルへの切り替わり時のタイミングの少なくとも１つに同期して、取り込んだ前記内部信号線上の表示データに対して前記制御信号で再演算を施して、表示データを外部から入力された状態にして出力することを特徴とする。
【０００８】
本発明の好ましい実施の形態では、前記データ取り込み手段は、前記外部から入力される表示データが自分の駆動回路内で使用するときは、前記表示データに対して、外部から入力される制御信号に基づき演算を施して前記内部信号線に出力し、前記外部から入力される表示データを次段の駆動回路に出力する場合は、前記クロック信号の第１のレベルから第２のレベル、または第２のレベルから第１のレベルへの切り替わり時のタイミングの少なくとも１つに同期して取り込んだ表示データに対して前記演算を行わないで前記内部信号線に出力し、前記データ出力手段は、前記内部信号線上の表示データを演算を行わずにそのまま出力することを特徴とする。
【０００９】
本発明の好ましい実施の形態では、前記駆動回路が、前記外部から入力されるクロック信号を、外部に出力するクロック出力手段を有し、前記クロック出力手段は、前記データ出力手段に入力された後のクロック信号を所定時間遅延して外部に出力する遅延手段を有することを特徴とする。
本発明の好ましい実施の形態では、前記遅延手段が、ディレイロックドループ回路を有することを特徴とする。
本発明の好ましい実施の形態では、前記データ出力手段に供給する電源と、前記クロック出力手段に供給する電源とを分離したことを特徴とする。
本発明の好ましい実施の形態では、前記駆動回路は、前記外部から入力されるクロック信号を、縦続接続されたインバータ回路を通して次段の駆動回路に出力し、前記インバータ回路の数は、クロック信号入力端子からクロック信号出力端子までの伝送経路中で、回路素子によるクロック信号の論理反転回数が奇数の回数になるよう設定されていることを特徴とする。
【００１０】
前記手段によれば、表示データおよびクロック信号を各駆動回路間で順次転送する方式を採用した液晶表示装置において、各駆動回路で正確に表示データを取り込むことが可能となる。
また、各駆動回路内で、表示データおよびクロック信号を転送する内部信号線を、前記駆動回路の液晶駆動電圧出力に使用している表示データ伝送用の内部バスラインで兼用するようにしたので、各駆動回路のチップサイズを小さくすることが可能となる。
また、表示データ転送用回路の電源と、クロック信号転送用回路の電源とを分離するようにしたので、クロック信号転送用回路に対する表示データ転送用回路の影響を低減することが可能となる。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施の形態１］
図１は、本発明の実施の形態１の液晶表示モジュールの表示パネルの基本構成を示すブロック図である。
同図に示すように、本実施の形態の液晶表示モジュールは、液晶表示パネル１００と、タイミングコントローラ１１０と、電源回路１２０と、ドレインドライバ１３０と、ゲートドライバ１４０と、フレキシブルプリント配線基板（以下、ＦＰＣ基板と称する。）１５０から構成される。
液晶表示パネル１００は、画素電極ＰＩＸ、薄膜トランジスタＴＦＴ等が形成されるＴＦＴ基板、対向電極、カラーフィルタ等が形成されるフィルタ基板とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
【００１２】
各画素は、画素電極ＰＩＸと薄膜トランジスタＴＦＴから成り、複数の走査信号線（またはゲート信号線）Ｇと複数の映像信号線（またはドレイン信号線）Ｄとの交差する部分に対応して設けられる。
なお、本実施の形態では、画素電極ＰＩＸの電位を保持するために、保持容量ＣＳＴを各画像毎に設けている。
ＣＬは、保持容量ＣＳＴに基準電圧Ｖｃｏｍを供給するための容量線である。
なお、容量線ＣＬは、前のラインの走査信号線Ｇで代用することもできる。
各画素の薄膜トランジスタＴＦＴは、ソースが画素電極ＰＩＸに接続され、ドレインが映像信号線Ｄに接続され、ゲートが走査信号線Ｇに接続され、画素電極ＰＩＸに表示電圧（階調電圧）を供給するためのスイッチとして機能する。
なお、ソース、ドレインの呼び方は、バイアスの関係で逆となることもあるが、ここでは、映像信号線Ｄに接続される方をドレインと称する。
【００１３】
タイミングコントローラ１１０と、ドレインドライバ１３０と、ゲートドライバ１４０とは、液晶表示パネル１００のＴＦＴ基板を構成する透明性の絶縁基板（ガラス基板）上に、それぞれ実装される。
そして、前述したように、タイミングコントローラ１１０から送出されたディジタル信号（表示データ、クロック信号等）、および電源回路から供給される階調基準電圧は、先頭のドレインドライバ１３０に入力され、各ドレインドライバ１３０内の内部信号線、および各ドレインドライバ１３０間の伝送線路（ガラス基板上の伝送線路）を伝搬して、各ドレインドライバ１３０に入力される。
ここで、各ドレインドライバ１３０の電源電圧は、電源回路１２０からＦＰＣ基板１５０を介して、各ドレインドライバ１３０に供給される。
【００１４】
同様に、タイミングコントローラ１１０から送出されたディジタル信号（クロック信号等）は、先頭のゲートドライバ１４０に入力され、各ゲートドライバ１４０内の内部信号線、および各ゲートドライバ１４０間の伝送線路（ガラス基板上の伝送線路）を伝搬して、各ゲートドライバ１４０に入力される。
但し、ゲートドライバ側では、電源回路１２０から供給されるゲートドライバ１４０の電源電圧も、先頭のゲートドライバ１４０に供給され、各ゲートドライバ１４０内の内部電源線、および各ゲートドライバ１４０間の伝送線路（ガラス基板上の伝送線路）を介して、各ゲートドライバ１４０に供給される。
【００１５】
タイミングコントローラ１１０は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、およびゲートドライバ１４０を制御・駆動する。
ゲートドライバは、タイミングコントローラ１１０から送出されるフレーム開始指示信号（ＦＬＭ）およびシフトクロック（ＣＬ３）に基づき、１水平走査時間毎に、順次液晶表示パネル１００の各ゲート信号線ＧにＨｉｇｈレベルの選択走査電圧を供給する。
これにより、液晶表示パネル１００の各ゲート信号線Ｇに接続された複数の薄膜トランジスタ（ＴＦＴ）が、１水平走査時間の間導通する。
【００１６】
図２は、図１に示すドレインドライバ１３０の概略構成を示すブロック図である。なお、この図２において、添字のｉは外部から入力される信号を意味し、添字のｏはドレインドライバ１３０内を伝搬して外部へ出力される信号を意味している。
例えば、ＣＬ２ｉは外部から入力される表示データラッチ用クロック信号で、ＣＬ２ｉはドレインドライバ１３０内を伝搬して外部（次段のドレインドライバ１３０）へ出力される表示データラッチ用クロック信号である。
同図に示すラッチ回路（１）１３５は、ラッチアドレスセレクタ１３２から送出されるデータ取り込み信号に基づき、データ取込・演算回路１３３から送出される表示データを順次ラッチする。
なお、データ取込・演算回路１３３から送出される表示データは、データ出力回路１３４を経て外部に出力される。
ここで、ラッチアドレスセレクタ１３２は、クロック制御回路１３１から送出される表示データラッチ用クロック信号（ＣＬ２；以下、単に、クロック信号（ＣＬ２）と称する。）に基づき、データ取り込み信号を生成する。
ラッチ回路（２）１３６は、クロック制御回路１３１から送出される出力タイミング制御用クロック（ＣＬ１）に基づき、ラッチ回路（１）１３５にラッチされた表示データを取り込み、デコーダ回路１３７に出力する。
【００１７】
デコーダ回路１３７は、階調電圧生成回路１３９から供給される６４階調の階調電圧から、ラッチ回路（２）１３６から送出された表示データに対応する階調電圧を選択してアンプ回路１３８に出力する。
アンプ回路１３８は、デコーダ回路１３７から送出された階調電圧を増幅（電流増幅）して各ドレイン信号線Ｄ（Ｙｉ）に供給する。
以上の動作により、液晶表示パネル１００に画像が表示される。
なお、デコーダ回路１３７およびアンプ回路１３８は、それぞれ正極用の回路と、負極性の回路とで構成されるが、ここでは詳細な説明は省略する。
また、階調電圧生成回路１３９は、外部から供給される正極性の階調基準電圧（Ｖ０〜Ｖ４）に基づき正極性の６４階調の階調電圧と、外部から供給される負極性の階調基準電圧（Ｖ５〜Ｖ９）に基づき負極性の６４階調の階調電圧を生成する。
【００１８】
図３は、図２に示すデータ取込・演算回路１３３、およびデータ出力回路１３４の回路構成を示す回路図である。
この図３において、点線より左側（矢印ＡＡの方向）が、データ取込・演算回路１３３で、点線より右側（矢印ＢＢの方向）が、データ出力回路１３４を表す。
同図に示すように、データ取込・演算回路１３３は、演算回路（２１，２２，２３）と、ラッチ回路３１とで構成され、また、データ出力回路１３４は、演算回路（２４，２５，２６）と、ラッチ回路（３２，３３）と、マルチプレクス回路（４１，４２）、遅延回路５１とで構成される。
なお、図３では、表示データ転送用の内部信号線は、ドレインドライバ１３０の液晶駆動電圧出力に使用している表示データ伝送用の内部バスラインで兼用した場合を図示している。
【００１９】
以下、各部の動作について説明する。
図４は、図３に示す回路図において、内部バスライン１本当たりの回路構成を示す図であり、図５は、図４に示すクロック信号（ＣＬ２）と、表示データと、内部信号線上の表示データのタイミングチャートを示す図である。
なお、この図４では、演算回路（２１，２２，２４，２５）は省略している。図５に示すように、クロック信号（ＣＬ２）の立ち上がり時点で、外部から入力された表示データ（Ｄ１）はＤ型フリップ・フロップ回路（以下、単に、ＦＦと称する。）１に取り込まれる。
また、クロック信号（ＣＬ２）の立ち下がり時点で、外部から入力された表示データ（Ｄ２）はＦＦ３に取り込まれて内部バスラインＢに出力され、同時に、ＦＦ１に取り込まれた表示データ（Ｄ１）は、ＦＦ２に取り込まれて内部バスラインＡに出力される。
このように、本実施の形態では、同一タイミングで内部バスラインに表示データが送出される。
なお、内部バスラインが、２系統のバスラインで構成される理由は後述する。
【００２０】
内部バスライン（Ａ，Ｂ）に送出された表示データは、ドレインドライバ１３０の長辺方向に伝搬、即ち、半導体チップの長辺長にわたって伝搬されるために、内部バスラインの配線抵抗および配線容量により遅延が生じ、クロック信号（ＣＬ２）との位相ずれが生じる。
そのため、クロック信号（ＣＬ２）の立ち下がり時点で、内部バスライン上の表示データ（Ｄ１）をＦＦ４に取り込み、同時に、内部バスライン上の表示データ（Ｄ２）をＦＦ５に取り込み、前述した位相ズレを吸収する。
また、ＦＦ４とＦＦ５に取り込まれた表示データは、マルチプレス回路（スイッチ回路）４１により、交互に外部に出力される。
これにより、外部に出力される表示データは、外部から入力された順番で、外部に出力される。
【００２１】
なお、図３では、表示データ転送用の内部信号線を、ドレインドライバ１３０の液晶駆動電圧出力に使用している表示データ伝送用の内部バスラインで兼用した場合について説明したが、例えば、図６に示すように、表示データ転送用の内部信号線を、ドレインドライバ１３０の液晶駆動電圧出力に使用している表示データ伝送用の内部バスラインと別に設けるようにしてもよい。
但し、図６に示す例では、自ドレインドライバ１３０の３６本の内部バスライン（例えば、６ビット×３（Ｒ・Ｇ・Ｂ用のバスライン）×２＝３６本）と、それと同等の内部信号線が必要となるので、ドレインドライバ１３０を構成する半導体チップの面積が増大する分不利となる。
これに対して、本実施の形態では、表示データ転送用の内部信号線を、ドレインドライバ１３０の液晶駆動電圧出力に使用している表示データ伝送用の内部バスラインで兼用するようにしたので、図６に示す例に比して半導体チップの面積を小さくすることができる。
【００２２】
次に、図３に戻って、演算回路（２１，２２）の動作について説明する。
図１のタイミングコントローラ１１０と先頭のドレインドライバ１３０および各ドレインドライバ１３０間を接続している表示データ信号伝送線路では表示データの変化による消費電力（伝送線路での充放電等）が問題となる。
例えば、３画素（×６ビット＝１８本）の表示データのうちある９本がＨｉｇｈレベルで、残りの９本がＬｏｗレベルで、その次の３画素分の表示データがこの反転レベルとなる場合、１８本の全表示データが変化することになり、この動作が高速で、また、振幅が大きい程表示データ伝送線路での充放電により消費電力が大きくなる。
そこで、前記状態による消費電力を抑制するために、タイミングコントローラ１１０では、データ反転信号（図２に示すＰＯＬ信号）を一本設け、データ反転信号に基づいて１８本の表示データを予め演算し、前記１８本の表示データの変化は行わず、データ反転信号のみレベルを反転し、送出する。
各ドレインドライバ１３０の演算回路２１は、これらの信号を演算することで３画素（×６ビット＝１８本）の表示データのうち９本がＨｉｇｈレベルで、残りの９本がＬｏｗレベルで、その次の３画素分の表示データは、この反転レベルを生成し、データ反転信号がない場合と同機能を実現し消費電力を抑制する回路である。
演算回路２１は、排他的論理和から構成され、表１に示すように、データ反転信号（図２にＰＯＬ信号）が「０」の時に、表示データを反転しないで出力し、データ反転信号（図２のＰＯＬ信号）が「１」の時に、表示データを反転させて出力する。
【００２３】
【表１】

次に、演算回路２２の動作について説明する。
液晶表示パネル１００は、交流化駆動方法により駆動される。
この交流化駆動方法の一つにコモン対称法があり、コモン対称法（例えば、ドット反転法、ｎライン反転法）では、各画素電極に、正極性の階調電圧と負極性の階調電圧を印加する必要がある。
図７は、本実施の形態のドレインドライバ１３０の各色毎の隣接するドレイン信号線（Ｙｉ，Ｙｉ＋１）当たりの回路構成をより詳細に示す図である。
この図７において、２３５Ａ、２３５Ｂは図２に示すラッチ回路（１）１３５のそれぞれのラッチ回路を、２３６Ａ、２３６Ｂは図２に示すラッチ回路（２）１３６のそれぞれのラッチ回路を示す。
また、２３７Ａ、２３７Ｂは、図２に示すデコーダ回路１３７のそれぞれのデコーダ回路を示し、２３７Ａは正極性の階調電圧を選択する高電圧デコーダ回路、２３７Ｂは負極性の階調電圧を選択する低電圧デコーダ回路である。
同様に、２３８Ａ、２３８Ｂは、図２に示すアンプ回路１３８のそれぞれのアンプ回路を示し、２３７Ａは正極性の階調電圧を増幅する高電圧アンプ回路、２３７Ｂは負極性の階調電圧を選択する低電圧アンプ回路である。
【００２４】
このように、本実施の形態では、各ドレイン信号線毎に正極性の回路と負極性の回路とを設ける代わりに、隣接する各色毎のドレイン信号線毎に一対の正極性側回路と負極性側回路とを設け、スイッチ部２３９で切り替えて隣接する各色毎のドレイン信号線のそれぞれに、正極性の階調電圧あるいは負極性の階調電圧を供給するようにしている。
例えば、ドレイン信号線（Ｙｉ）に正極性の階調電圧、ドレイン信号線（Ｙｉ＋１）に負極性の階調電圧を印加する場合には、スイッチ部２３９で、ドレイン信号線（Ｙｉ）を正電圧アンプ回路２３８Ａに、ドレイン信号線（Ｙｉ＋１）を低電圧アンプ回路２３８Ｂに接続し、逆に、ドレイン信号線（Ｙｉ）に負極性の階調電圧、ドレイン信号線（Ｙｉ＋１）に正極性の階調電圧を印加する場合には、スイッチ部２３９で、ドレイン信号線（Ｙｉ）を低電圧アンプ回路２３８Ｂに、ドレイン信号線（Ｙｉ＋１）を正電圧アンプ回路２３８Ａに接続する。
【００２５】
しかしながら、正極性側のラッチ回路２３５は、図３に示す内部バスラインＤに接続され、負極性側のラッチ回路２３５Ｂは、図３に示す内部バスラインＥに接続されている。
そのため、ドレイン信号線（Ｙｉ）に正極性の階調電圧を供給するためには、内部バスラインＤに、ドレイン信号線（Ｙｉ）に正極性の階調電圧を選択するための表示データ、逆に、ドレイン信号線（Ｙｉ）に負極性の階調電圧を供給するためには、内部バスラインＥに、ドレイン信号線（Ｙｉ）に負極性の階調電圧を選択するための表示データを送出する必要がある。
演算回路２２は、前述した表示データを、図３に示す内部バスラインＤ、あるいは、内部バスラインＥに送出するために設けられる。
【００２６】
演算回路２２は、スイッチ回路（６１，６２）で構成され、スイッチ回路６１は、交流化信号（図２に示すＭ信号）の「１」あるいは「０」レベルに応じて、ＦＦ３から出力される表示データ、あるいはＦＦ２から出力される表示データを選択して内部バスラインＤに送出する。
同様に、スイッチ回路６２は、交流化信号（図２に示すＭ信号）の「０」あるいは「１」レベルに応じて、ＦＦ２から出力される表示データ、あるいはＦＦ３から出力される表示データを選択して内部バスラインＥに送出する。
ここで、スイッチ回路６２に供給される交流化信号Ｍは、スイッチ回路６１に供給される交流化信号Ｍの反転信号であるので、内部バスラインＤに送出される表示データが、ＦＦ３（またはＦＦ２）から出力される表示データである場合には、内部バスラインＥに送出される表示データは、ＦＦ２（またはＦＦ３）から出力される表示データとなる。
この演算回路２２の演算内容を、図８に示す。
【００２７】
演算回路２４は、演算回路２１と逆の演算を施す回路である。
この演算回路２４は、２系統の内部バスライン（Ｄ，Ｅ）毎に設けられる排他的論理和回路で構成され、データ反転信号に基づき、演算回路２１で反転された表示データをさらに反転し、また、演算回路２１で反転されなかった表示データはそのままの状態で出力する回路である。
演算回路２５は、交流化信号Ｍの極性により、２系統の内部バスライン（Ｄ，Ｅ）上に送出される表示データの順番が入れ替えられているので、この順番を表示データの入力順に並べる変えるために、マルチプレクス回路４１でＦＦ４とＦＦ５との選択順を変更させるための回路である。
この演算回路２５の演算内容を、図９に示す。
図９に示すように、この演算回路２５は、交流化信号Ｍが「０」のときは、内部バスラインＤ→内部バスラインＥ→内部バスラインＤの順に表示データを出力させ、交流化信号Ｍが「１」のときは、内部バスラインＥ→内部バスラインＤ→内部バスラインＥの順に表示データを出力させる。
【００２８】
演算回路２４で説明したように、転送する表示データは、演算回路２１で演算された表示データを逆演算する必要がある。
そこで、本実施の形態の形態では、このデータ反転信号もＦＦ６〜ＦＦ８によりクロック信号（ＣＬ２）に同期して取り込み、また、前述したように、交流化信号Ｍにより、２系統の内部バスライン（Ｄ，Ｅ）上に送出される表示データの順番が入れ替えられているので、それに合わせて、演算回路２３のスイッチ回路（６３，６４）により、ＦＦ７、ＦＦ８から出力されるデータ反転信号を、内部信号線（Ｊ，Ｋ）に振り分けて送出する。
【００２９】
この内部信号線（Ｊ，Ｋ）上のデータ反転信号が、それぞれ、演算回路２４における、２系統の内部バスライン（Ｄ，Ｅ）毎に設けられる排他的論理和回路に入力される。
また、クロック信号（ＣＬ２）の立ち下がり時点で、内部信号線（Ｊ，Ｋ）上のデータ反転信号は、ＦＦ９およびＦＦ１０に取り込まれ、演算回路２６により、マルチプレクス回路４２でＦＦ９とＦＦ１０との選択順を変更させ、入れ替えられている内部信号線（Ｊ，Ｋ）上のデータ反転信号を、元の状態にして外部に出力する。
【００３０】
次に、遅延回路５１の動作について説明する。
図１０に示すように、表示データを、クロック信号の立ち上がり時点と立ち下がり時点で取り込む、デュアルエッジ取り込み方式の場合には、セットアップ期間、およびホールド期間に余裕を持たせるために、表示データの切り替わり時点の中間時点に、クロック信号（ＣＬ２）の立ち上がり時点および立ち下がり時点が位置している必要がある。
しかしながら、図５に示すタイミングチャートから分かるように、本実施の形態では、マルチプレクス回路４１から送出される表示データの切り替わり時点と、クロック信号（ＣＬ２）の立ち上がり時点および立ち下がり時点とは一致している。
これでは、次段のドレインドライバ１３０では、表示データをＦＦ１〜ＦＦ３で取り込むことができない。
遅延回路５１は、外部に出力されいるクロック信号（ＣＬ２）の位相を遅延し、前述した問題点を解決するために設けられる。
【００３１】
図１１は、図３に示す遅延回路５１の一例を示す回路図である。
この図１１に示す回路は、縦続接続されたｎ個のインバータ回路で構成される。
ここで、このインバータ回路の数（ｎ）は、図１２に示すように、各ドレインドライバ１３０内で、外部から入力されたクロック信号（ＣＬ２）が外部へ出力されるまでの伝送経路中に、挿入される回路素子（例えば、インバータ回路）５２により、論理レベルが反転する回数が奇数回となるような値に設定することが好ましい。
例えば、ＣＭＯＳインバータ回路では、各ＭＯＳトランジスタのしきい値（Ｖth）が変化すると、出力パルス信号のデューティ比（即ち、パルス信号の周期に対するＨｉｇｈレベル期間の比）が変化する。
そのため、ディジタル信号順次転送方式を採用する液晶表示装置では、各ドレインドライバ１３０をクロック信号（ＣＬ２）が伝送していく途中で、クロック信号（ＣＬ２）のデューティ比の変化が累積されて、表示データとの位相差が大きくなる。
【００３２】
しかしながら、前述したように、各ドレインドライバ１３０で伝搬するクロック信号（ＣＬ２）の論理レベルの反転回数が奇数回となるようにすることにより、例えば、前段のドレインドライバ１３０でクロック信号（ＣＬ２）のデューティ比の大きくなるように変化しても、次段のドレインドライバ１３０ではクロック信号（ＣＬ２）のデューティ比が小さくなるように変化する。
これにより、全体で、クロック信号（ＣＬ２）のデューティ比の変化を小さくすることが可能となる。
【００３３】
なお、デューティ比の変動を防止するために、表示データを反転して次段のドレインドライバにデータ転送する方法は、シャープ技報、第７４号（１９９９年８月）、第３２頁に記載されているが、本実施の形態は、表示データをクロック信号（ＣＬ２）に同期させて次段に出力する点と、表示データを反転させずにクロック信号（ＣＬ２）のみを反転させる点で、上記文献に記載のものと異なっている。
上記文献に記載のものは、表示データをクロックに同期させて出力させる思想がないので、デューティ比変動を防止するために全表示データを反転して出力させなければならない。
したがって、次段のドレインドライバは、反転された表示データを元に戻すための制御回路が全表示データのビット数分必要になり、ドレインドライバが大規模となる。
【００３４】
それに対して、本発明では、表示データをクロック信号（ＣＬ２）に同期させて次段のドレインドライバに出力するので、表示データを反転して出力する必要がなく、次段のドレインドライバは表示データを反転する前に戻すための回路が不要となる。
また、本発明では、クロック信号（ＣＬ２）については、デューティ比変動を防止するために、反転して出力することになるが、次段のドレインドライバは、クロック信号（ＣＬ２）についてのみ特別な制御回路を設けるだけで良いので回路が簡単になる。
具体的には、本実施の形態では、各ドレインドライバのスタートパルスをクロック信号（ＣＬ２）で取り込むときのタイミングを正転クロックと、反転クロックで同じにする回路を各ドレインドライバに設ける。
【００３５】
図１３は、図３に示す遅延回路５１の他の例を示す回路図であり、図１４は、図１３に示す遅延ライン３１０の構成を示す回路図である。
また、図１５は、図１３に示す回路のタイミングチャートを示す図である。
この図１３に示す回路は、ディレイロックドループ回路であり、アップ・ダウンカウンタ３１２は、入力（ＩＮ）の立ち上がりエッジに対してＯＵＴ２（ＤＷＮ）がＨｉｇｈレベル、ＯＵＴ３（ＵＰ）がＬｏｗレベルの状態にあるときは、さらに位相を遅らせるためにカウンタ値を＋１する。
デコーダ回路３１１は、アップ・ダウンカウンタ３１２のカウント値をデコードして、当該カウント値に対応する遅延ライン３１０のスイッチ素子（ＨＩＺ）の一つをオンとし、信号線上の遅延素子ＤＥＬを増加させて、遅延ライン３１０の遅延時間を増加させる。
逆に、入力（ＩＮ）の立ち上がりエッジに対してＯＵＴ２（ＤＷＮ）がＬｏｗレベル、ＯＵＴ３（ＵＰ）がＨｉｇｈレベルの状態にあるときは、アップ・ダウンカウンタ３１２は、遅れすぎた位相を元に戻すためにカウンタ値を−１する。
デコーダ回路３１１は、アップ・ダウンカウンタ３１２のカウント値をデコードして、当該カウント値に対応する遅延ライン３１０のスイッチ素子（ＨＩＺ）の一つをオンとし、信号線上の遅延素子ＤＥＬを減少させて、遅延ラインの遅延時間を減少させる。
また、入力（ＩＮ）の立ち上がりエッジに対してＯＵＴ２（ＤＷＮ）、ＯＵＴ３（ＵＰ）ともにＬｏｗレベルの状態にあるときは、位相が一致しているものとして、アップ・ダウンカウンタ３１２はカウンタ値を保持する。
【００３６】
図１６は、ドレインドライバ１３０とＦＰＣ基板１５０とのガラス基板との接続方法を説明するための模式断面図である。
図１６に示すように、ドレインドライバ１３０には、ＦＰＣ基板１５０の配線層３２０→ガラス基板ＳＵＢ１のメタライズ層３２１→ガラス基板ＳＵＢ１の配線層３２２→ガラス基板ＳＵＢ１のメタライズ層３２３→ドレインドライバ（半導体チップ）１３０のバンプ電極３２４を経て、電源電圧が供給される。
この場合に、本実施の形態では、図１７に示すように、表示データ転送用回路（例えば、マルチプレクス回路４１等）３３１に供給する電源と、クロック信号転送用回路（例えば、遅延回路５１等）３３２に供給する電源とを分離するようにしている。
即ち、表示データ転送用回路用３３１と、クロック信号転送用回路３３２とに、それぞれ別のパッド電極３３３、および電源ラインを介して電源を供給するようにしている。
なお、図１７は、本実施の形態のドレインドライバ１３０への電源電圧供給系統を示す図であり、この図１７において、抵抗Ｒは、ガラス基板のメタライズ層３２１→ガラス基板の配線層３２２→ガラス基板のメタライズ層３２３→ドレインドライバ（半導体チップ）１３０のバンプ電極３２４間の抵抗成分を示す。
【００３７】
図１８は、表示データ転送用回路３３１に供給する電源と、クロック信号転送用回路３３２に供給する電源とを分離しない場合の電源電圧供給系統を示す図であるが、この図１８に示す例では、表示データ転送用回路３３１のマルチプレクス回路４１に流れる電流が表示データのビット数だけ必要となるので、前記した抵抗Ｒでの電圧低下が大きく、これにより、クロック信号転送用回路３３２に供給される電源電圧が低下し、クロック信号（ＣＬ２）の振幅が小さくなる。
しかしながら、本実施の形態では、表示データ転送用回路３３１に供給する電源と、クロック信号転送用回路３３２に供給する電源とを分離するようにしたので、前述したような、クロック信号転送用回路３３２に供給される電源電圧が低下し、クロック信号（ＣＬ２）の振幅が小さくなることがない。
即ち、本実施の形態では、クロック信号転送用回路３３２に対する表示データ転送用回路３３１の影響を低減することが可能となる。
【００３８】
［実施の形態２］
図１９は、本発明の実施の形態２のデータ取込・演算回路１３３、およびデータ出力回路１３４の回路構成を示す回路図である。
この図１９においても、点線より左側（矢印ＡＡの方向）が、データ取込・演算回路１３３で、点線より右側（矢印ＢＢの方向）が、データ出力回路１３４を表す。
図１９に示すように、本実施の形態では、スタンバイ回路（７１，７２）を付加した点で、図２に示す前記実施の形態のデータ取込・演算回路１３３、およびデータ出力回路１３４と相違する。
前述した演算回路（２１，２２，２３）の演算は、外部から入力される表示データが、自ドレインドライバ内で取り込む表示データである場合にのみ、必要となるものである。
そこで、本実施の形態では、スタンバイ回路（７１，７２）により、外部から入力される表示データが、自ドレインドライバ内で取り込む表示データである場合に、演算回路（２１，２２，２３）を有効とし、それ以外の場合には、演算回路（２１，２２，２３）を無効とするものである。
【００３９】
図２０は、図１９に示すスタンバイ回路７１の回路構成を示すブロック図である。
図２０に示すように、このスタンバイ回路７１では、カウンタ回路３５０は、スタートパルス（表示データ取込開始信号）が入力されると、クロック信号（ＣＬ２）をカウントする。
また、カウンタ回路３５０のカウンタ数が、所定のカウント数以下の場合に、スイッチ回路３５１は、データ反転信号を出力し、カウンタ回路３５０のカウンタ数が、所定のカウント数を越えると、スイッチ回路３５１は、一定のバイアス電圧（Ｈｉｇｈレベルの電圧、あるいはＬｏｗレベルの電圧など）Ｖｂｂを出力する。
これにより、演算回路２１は、表１に示す演算内容を実行することになる。
【００４０】
なお、スタンバイ回路７２も、スタンバイ回路７１と同様の回路構成である。本実施の形態によれば、外部から入力される表示データが、自ドレインドライバ内で取り込む必要のない表示データ（換言すれば、単に転送用の表示データ）である場合に、余分な演算を行う必要がないので、消費電力を低減することができる。
また、前記各実施の形態では、ドレインドライバ１３０が、液晶表示パネルのガラス基板に直接実装されている場合について説明したが、本発明は、これに限定されるものではなく、ドレインドライバ１３０が、テープキャリアパッケージに搭載されるディジタル信号順次転送方式の液晶表示装置にも適用可能であることはいうまでない。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００４１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明によれば、表示データおよびクロック信号を各駆動回路間で順次転送する方式を採用する液晶表示装置において、各駆動回路で正確に表示データを取り込むことが可能となる。
（２）本発明によれば、液晶表示素子に表示される画像に誤表示が起こるのを防止できるので、液晶表示素子に表示される画像の表示品質を向上させることが可能となる。
（３）本発明によれば、各駆動回路内で、表示データおよびクロック信号を転送する内部信号線を、駆動回路の液晶駆動電圧出力に使用している表示データ伝送用の内部バスラインで兼用するようにしたので、各駆動回路のチップサイズを小さくすることが可能となる。
（４）本発明によれば、表示データ転送用回路の電源と、クロック信号転送用回路の電源とを分離するようにしたので、クロック信号転送用回路に対する表示データ転送用回路の影響を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の液晶表示モジュールの表示パネルの基本構成を示すブロック図である。
【図２】図１に示すドレインドライバの概略構成を示すブロック図である。
【図３】本発明の実施の形態１の示すデータ取込・演算回路、およびデータ出力回路の回路構成を示す回路図である。
【図４】図３に示す回路図において、内部バスライン１本当たりの回路構成を示す図である。
【図５】図４に示すクロック信号（ＣＬ２）と、表示データと、内部信号線上の表示データのタイミングチャートを示す図である。
【図６】表示データ転送用の内部信号線を、内部バスラインと別に設けた場合の構成を示す図である。
【図７】本発明の実施の形態１のドレインドライバの各色毎の隣接するドレイン信号線（Ｙ）当たりの回路構成をより詳細に示す図である。
【図８】図３に示す演算回路２２の演算内容を示す図である。
【図９】図３に示す演算回路２５の演算内容を示す図である。
【図１０】表示データの取り込み時点を説明するための図である。
【図１１】図３に示す遅延回路５１の一例を示す回路図である。
【図１２】図１１に示すインバータ回路の数の設定方法を説明するための図である。
【図１３】図３に示す遅延回路５１の他の例を示す回路図である。
【図１４】図１３に示す遅延ライン３１０の構成を示す回路図である。
【図１５】図１３に示す回路のタイミングチャートを示す図である。
【図１６】ドレインドライバとＦＰＣ基板とのガラス基板との接続方法を説明するための模式断面図である。
【図１７】本発明の実施の形態１のドレインドライバへの電源電圧供給系統を示す図である。
【図１８】表示データ転送用回路に供給する電源と、クロック信号転送用回路に供給する電源とを分離しない場合の電源電圧供給系統を示す図である。
【図１９】本発明の実施の形態２のデータ取込・演算回路、およびデータ出力回路の回路構成を示す回路図である。
【図２０】図１９に示すスタンバイ回路７１の回路構成を示すブロック図である。
【符号の説明】
１〜１０…Ｄ型フリップ・フロップ回路、２１〜２６…演算回路、３１〜３２，２３５Ａ，２３５Ｂ，２３６Ａ，２３６Ｂ…ラッチ回路、４１，４２…マルチプレクス回路、５１…遅延回路、５２…回路素子、６１，６２，６３，６４，３５１…スイッチ回路、７１，７２…スタンバイ回路、１００…液晶表示パネル、１１０…タイミングコントローラ、１２０…電源回路、１３０…ドレインドライバ、１３１…クロック制御回路、１３２…ラッチアドレスセレクタ、１３３…データ取込・演算回路、１３４…データ出力回路、１３５…ラッチ回路（１）、１３６…ラッチ回路（２）、１３７，３１１，２３７Ａ，２３７Ｂ…デコーダ回路、１３８，２３８Ａ，２３８Ｂ…アンプ回路、１３９…階調電圧生成回路、１４０…ゲートドライバ、１５０…フレキシブルプリント配線基板（ＦＰＣ基板）、２３９…スイッチ部、３１０…遅延ライン、３１２，３５０…カウンタ、３２０，３２２…配線層、３２１，３２３…メタライズ層、３２４…バンプ電極、３３１…表示データ転送用回路、３３１…クロック信号（ＣＬ２）転送用回路、３３３…パッド電極、ＳＵＢ１…ガラス基板、Ｒ…抵抗、ＤＥＬ…遅延素子、ＨＩＺ…スイッチ素子、ＰＩＸ…画素電極、ＴＦＴ…薄膜トランジスタ、Ｇ…走査信号線（またはゲート信号線）、Ｄ，Ｙ…映像信号線（またはドレイン信号線）、ＣＳＴ…保持容量、ＣＬ…容量線。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a liquid crystal display device, and more particularly, to a technique effective when applied to a drive circuit of a liquid crystal display device that transfers digital signals between drive circuits (drain drivers).
[0002]
[Prior art]
STN ( S uper T wisted N ematic) method or TFT ( T hin F ilm T ransister) liquid crystal display modules are widely used as display devices such as notebook personal computers.
These liquid crystal display devices include a liquid crystal display panel and a drive circuit that drives the liquid crystal display panel.
In such a liquid crystal display device, for example, as described in Japanese Patent Laid-Open No. 6-13724, a digital signal (for example, display data or A clock signal is input, and other drive circuits are known which sequentially transfer digital signals through the drive circuit (hereinafter referred to as digital signal sequential transfer system).
In the liquid crystal display device described in the above publication (JP-A-6-13724), the semiconductor integrated circuit device (IC) constituting the driving circuit is directly mounted on the glass substrate of the liquid crystal display panel. As described in JP-A-6-3684, there is also a liquid crystal display device in which a semiconductor integrated circuit device (IC) constituting this drive circuit is mounted on a tape carrier package and adopts the above-described digital signal sequential transfer method. Are known.
[0003]
[ Problems to be solved by the invention ]
In the liquid crystal display device adopting the digital signal sequential transfer method as described above, the display data and the clock signal sent from the timing controller (or display control device) are transmitted between the signal line in each drive circuit and each drive circuit. Propagation line (transmission line on the glass substrate or transmission line on the tape carrier package).
Therefore, the resistance and capacity of the signal line in each drive circuit, the resistance and capacity of the transmission line between each drive circuit, and the connection resistance of the connection portion between each drive circuit and the transmission line between each drive circuit, etc. Display data and clock signals are delayed.
In this case, this delay time differs for each bit of display data and for each clock signal.
If the phase shift between the clock signal and the display data for each bit increases, the setup period or hold period when the display data is captured by the clock signal decreases, and in the worst case, each drive circuit There is a risk that the display data cannot be captured with.
[0004]
Furthermore, in the case of the dual edge capture method in which the display data is captured at the rising edge and falling edge of the clock signal, it is necessary to capture the display data with a high-speed (several MHz) clock signal. There is a greater risk that display data cannot be captured.
As described above, the conventional liquid crystal display device adopting the digital signal sequential transfer method has a problem in that display data cannot be taken in each drive circuit due to delay of display data and clock signal, and erroneous display may occur. It was.
The present invention has been made to solve the above-described problems of the prior art, and an object of the present invention is to provide each of the display data and the clock signal when the display data and the clock signal are sequentially transferred between the drive circuits in the liquid crystal display device. It is an object of the present invention to provide a technique capable of accurately fetching display data with a drive circuit.
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
[0005]
[Means for Solving the Problems]
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
That is, the present invention is a liquid crystal display device including a liquid crystal display element having a plurality of pixels and a driving circuit for driving the pixels, the driving circuit including an internal signal line and a clock signal input from the outside. In synchronization with at least one of the timing of switching from the first level to the second level, or from the second level to the first level, externally input display data is taken in, and the internal signal line The internal signal in synchronism with at least one of the data fetching means for outputting to the clock signal and the timing at which the clock signal is switched from the first level to the second level or from the second level to the first level. And a data output means for fetching display data on the line and outputting the data to the outside.
[0006]
The present invention is also a liquid crystal display device comprising a liquid crystal display element having a plurality of pixels and a drive circuit for driving the pixels, the drive circuit being input from two internal signal lines and from the outside. In synchronization with the timing when the clock signal is switched from the first level to the second level and from the second level to the first level, the display data input from the outside is taken in, In synchronism with the data fetching means for outputting to the signal line or the other internal signal line, and the timing when the clock signal is switched from the first level to the second level, or from the second level to the first level. The display data on the two internal signal lines is fetched, and the fetched display data of the two systems is alternately output to output data as one system of display data. And having a data output unit.
[0007]
In a preferred embodiment of the present invention, the internal signal line also serves as an internal bus line for display data transmission used for the liquid crystal drive voltage output of the drive circuit.
In a preferred embodiment of the present invention, the data capturing means is at least one of timings when the clock signal is switched from the first level to the second level or from the second level to the first level. The display data acquired in synchronism is calculated based on a control signal input from the outside and output to the internal signal line, and the data output means outputs a second signal from the first level of the clock signal. In synchronization with at least one of the level or the timing of switching from the second level to the first level, the display data on the acquired internal signal line is recalculated with the control signal and displayed. It is characterized by outputting data in a state of being input from the outside.
[0008]
In a preferred embodiment of the present invention, when the display data input from the outside is used in its own drive circuit, the data fetching means applies a control signal input from the outside to the display data. In the case where the calculation is performed and output to the internal signal line and the display data input from the outside is output to the driving circuit of the next stage, the clock signal from the first level to the second level, or second The display data fetched in synchronization with at least one of the timings when switching from the first level to the first level is output to the internal signal line without performing the calculation, and the data output means The display data on the signal line is output without being calculated.
[0009]
In a preferred embodiment of the present invention, the drive circuit has a clock output means for outputting a clock signal inputted from the outside to the outside, and the clock output means is inputted to the data output means Delay means for delaying the clock signal by a predetermined time and outputting the delayed clock signal to the outside.
In a preferred embodiment of the present invention, the delay means has a delay locked loop circuit.
In a preferred embodiment of the present invention, a power source supplied to the data output unit and a power source supplied to the clock output unit are separated.
In a preferred embodiment of the present invention, the drive circuit outputs the clock signal input from the outside to the next-stage drive circuit through the cascaded inverter circuit, and the number of the inverter circuits is the clock signal input. In the transmission path from the terminal to the clock signal output terminal, the number of logical inversions of the clock signal by the circuit element is set to an odd number.
[0010]
According to the above means, in the liquid crystal display device adopting the method of sequentially transferring the display data and the clock signal between the respective drive circuits, the display data can be accurately taken in by each drive circuit.
Also, in each drive circuit, the internal signal line for transferring display data and the clock signal is shared with the internal bus line for display data transmission used for the liquid crystal drive voltage output of the drive circuit. It becomes possible to reduce the chip size of each drive circuit.
Further, since the power supply for the display data transfer circuit and the power supply for the clock signal transfer circuit are separated, the influence of the display data transfer circuit on the clock signal transfer circuit can be reduced.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
[Embodiment 1]
FIG. 1 is a block diagram showing a basic configuration of a display panel of a liquid crystal display module according to Embodiment 1 of the present invention.
As shown in the figure, the liquid crystal display module of the present embodiment includes a liquid crystal display panel 100, a timing controller 110, a power supply circuit 120, a drain driver 130, a gate driver 140, a flexible printed wiring board (hereinafter referred to as a “printed circuit board”). (Referred to as an FPC board).
The liquid crystal display panel 100 includes a pixel substrate PIX, a TFT substrate on which a thin film transistor TFT and the like are formed, and a filter substrate on which a counter electrode and a color filter are formed with a predetermined gap therebetween, and a peripheral edge between the two substrates. With the seal material provided in the vicinity of the part, the substrates are bonded together, and the liquid crystal is sealed and sealed inside the seal material between the substrates from the liquid crystal sealing port provided in a part of the seal material. A polarizing plate is attached to the outside of both substrates.
[0012]
Each pixel includes a pixel electrode PIX and a thin film transistor TFT, and a plurality of scanning signal lines (or gate signal lines) G and plural It is provided corresponding to a portion intersecting with the video signal line (or drain signal line) D.
In the present embodiment, a storage capacitor CST is provided for each image in order to hold the potential of the pixel electrode PIX.
CL is a capacitor line for supplying the reference voltage Vcom to the storage capacitor CST.
Note that the capacitor line CL can be substituted by the scanning signal line G of the previous line.
The thin film transistor TFT of each pixel has a source connected to the pixel electrode PIX, a drain connected to the video signal line D, a gate connected to the scanning signal line G, and supplies a display voltage (grayscale voltage) to the pixel electrode PIX. To function as a switch.
Note that although the names of the source and the drain may be reversed due to the bias, the one connected to the video signal line D is referred to as the drain here.
[0013]
The timing controller 110, the drain driver 130, and the gate driver 140 are mounted on a transparent insulating substrate (glass substrate) that constitutes the TFT substrate of the liquid crystal display panel 100, respectively.
As described above, the digital signal (display data, clock signal, etc.) sent from the timing controller 110 and the gradation reference voltage supplied from the power supply circuit are input to the first drain driver 130, and each drain driver is supplied. The signal is propagated through the internal signal line in 130 and a transmission line (transmission line on the glass substrate) between each drain driver 130 and input to each drain driver 130.
Here, the power supply voltage of each drain driver 130 is supplied to each drain driver 130 from the power supply circuit 120 via the FPC board 150.
[0014]
Similarly, a digital signal (clock signal or the like) sent from the timing controller 110 is input to the head gate driver 140, and an internal signal line in each gate driver 140 and a transmission line (glass substrate) between the gate drivers 140 are displayed. It is transmitted to the upper transmission line) and input to each gate driver 140.
However, on the gate driver side, the power supply voltage of the gate driver 140 supplied from the power supply circuit 120 is also supplied to the leading gate driver 140, and the internal power supply line in each gate driver 140 and the transmission line between each gate driver 140. It is supplied to each gate driver 140 via (transmission line on the glass substrate).
[0015]
The timing controller 110 is composed of one semiconductor integrated circuit (LSI), and each display control signal and display data of a clock signal, a display timing signal, a horizontal synchronizing signal, and a vertical synchronizing signal transmitted from the computer main body side. The drain driver 130 and the gate driver 140 are controlled and driven based on the data (R, G, B).
Based on the frame start instruction signal (FLM) and the shift clock (CL3) sent from the timing controller 110, the gate driver sequentially selects the high level for each gate signal line G of the liquid crystal display panel 100 every horizontal scanning time. Supply scan voltage.
As a result, a plurality of thin film transistors (TFTs) connected to the gate signal lines G of the liquid crystal display panel 100 are conducted for one horizontal scanning time.
[0016]
FIG. 2 is a block diagram showing a schematic configuration of the drain driver 130 shown in FIG. In FIG. 2, the subscript i means a signal inputted from the outside, and the subscript o means a signal propagated through the drain driver 130 and outputted to the outside.
For example, CL2i is a display data latch clock signal input from the outside, and CL2i is a display data latch clock signal that propagates through the drain driver 130 and is output to the outside (the drain driver 130 at the next stage).
The latch circuit (1) 135 shown in FIG. 11 sequentially latches display data sent from the data fetch / calculation circuit 133 based on the data fetch signal sent from the latch address selector 132.
The display data sent from the data fetch / arithmetic circuit 133 is output to the outside through the data output circuit 134.
Here, the latch address selector 132 generates a data capture signal based on the display data latch clock signal (CL2; hereinafter simply referred to as clock signal (CL2)) sent from the clock control circuit 131.
Based on the output timing control clock (CL 1) sent from the clock control circuit 131, the latch circuit (2) 136 takes in the display data latched by the latch circuit (1) 135 and outputs it to the decoder circuit 137.
[0017]
The decoder circuit 137 selects the gradation voltage corresponding to the display data sent from the latch circuit (2) 136 from the gradation voltages of 64 gradations supplied from the gradation voltage generation circuit 139, and supplies it to the amplifier circuit 138. Output.
The amplifier circuit 138 amplifies (current amplifies) the gradation voltage sent from the decoder circuit 137 and supplies it to each drain signal line D (Yi).
With the above operation, an image is displayed on the liquid crystal display panel 100.
Note that each of the decoder circuit 137 and the amplifier circuit 138 includes a positive circuit and a negative circuit, but detailed description thereof is omitted here.
Further, the gradation voltage generation circuit 139 generates a positive gradation gradation voltage of 64 gradations based on a positive gradation reference voltage (V0 to V4) supplied from the outside, and a negative gradation step supplied from the outside. Based on the adjustment reference voltage (V5 to V9), negative gradation 64 gradation voltages are generated.
[0018]
FIG. 3 is a circuit diagram showing a circuit configuration of data fetch / arithmetic circuit 133 and data output circuit 134 shown in FIG.
In FIG. 3, the data acquisition / arithmetic circuit 133 is on the left side of the dotted line (in the direction of arrow AA), and the data output circuit 134 is on the right side of the dotted line (in the direction of arrow BB).
As shown in the figure, the data fetch / arithmetic circuit 133 is composed of arithmetic circuits (21, 22, 23) and a latch circuit 31, and the data output circuit 134 is composed of arithmetic circuits (24, 25, 26), a latch circuit (32, 33), a multiplex circuit (41, 42), and a delay circuit 51.
In FIG. 3, the display data transfer internal signal line is also used as the display data transmission internal bus line used for the liquid crystal drive voltage output of the drain driver 130.
[0019]
Hereinafter, the operation of each unit will be described.
4 is a diagram showing a circuit configuration per internal bus line in the circuit diagram shown in FIG. 3, and FIG. 5 is a diagram showing the clock signal (CL2), display data, and internal signal lines shown in FIG. It is a figure which shows the timing chart of display data.
In FIG. 4, the arithmetic circuits (21, 22, 24, 25) are omitted. As shown in FIG. 5, display data (D1) input from the outside is taken into a D-type flip-flop circuit (hereinafter simply referred to as FF) 1 at the rising edge of the clock signal (CL2).
At the falling edge of the clock signal (CL2), the display data (D2) inputted from the outside is taken into the FF3 and outputted to the internal bus line B. At the same time, the display data (D1) taken into the FF1 is , FF2 and output to the internal bus line A.
Thus, in this embodiment, display data is sent to the internal bus line at the same timing.
The reason why the internal bus line is composed of two bus lines will be described later.
[0020]
The display data sent to the internal bus lines (A, B) propagates in the long side direction of the drain driver 130, that is, propagates over the long side length of the semiconductor chip. Causes a delay and a phase shift from the clock signal (CL2).
Therefore, when the clock signal (CL2) falls, the display data (D1) on the internal bus line is taken into the FF4, and at the same time, the display data (D2) on the internal bus line is taken into the FF5, and the phase shift described above is performed. Absorb.
Further, the display data fetched by the FF 4 and the FF 5 are alternately output to the outside by a multi-press circuit (switch circuit) 41.
Thereby, the display data output to the outside is output to the outside in the order of input from the outside.
[0021]
In FIG. 3, the case where the display data transfer internal signal line is also used as the display data transmission internal bus line used for the liquid crystal drive voltage output of the drain driver 130 has been described. For example, FIG. As shown in FIG. 5, the display data transfer internal signal line may be provided separately from the display data transmission internal bus line used for the liquid crystal drive voltage output of the drain driver 130.
However, in the example shown in FIG. 6, 36 internal bus lines (for example, 6 bits × 3 (R, G, B bus lines) × 2 = 36) of the self-drain driver 130 and the equivalent internal Since a signal line is required, it is disadvantageous because the area of the semiconductor chip constituting the drain driver 130 increases.
On the other hand, in the present embodiment, the internal signal line for display data transfer is also used as the internal bus line for display data transmission used for the liquid crystal drive voltage output of the drain driver 130. Compared to the example shown in FIG. 6, the area of the semiconductor chip can be reduced.
[0022]
Next, returning to FIG. 3, the operation of the arithmetic circuits (21, 22) will be described.
In the display data signal transmission line connecting the timing controller 110 of FIG. 1 to the leading drain driver 130 and each drain driver 130, power consumption (charging / discharging in the transmission line, etc.) due to a change in display data becomes a problem.
For example, when 9 of the display data of 3 pixels (× 6 bits = 18) are at a high level, the remaining 9 are at a low level, and the display data for the next 3 pixels is at this inversion level. All 18 display data changes, and this operation is faster, and the larger the amplitude, the higher the power consumption due to charging / discharging in the display data transmission line.
Therefore, in order to suppress the power consumption due to the above state, the timing controller 110 provides one data inversion signal (POL signal shown in FIG. 2), calculates 18 display data in advance based on the data inversion signal, The 18 display data are not changed, and only the data inversion signal is inverted and transmitted.
The arithmetic circuit 21 of each drain driver 130 calculates these signals, so that nine of the display data of three pixels (× 6 bits = 18) are at the high level and the remaining nine are at the low level. The display data for the next three pixels is a circuit that generates this inversion level, realizes the same function as when there is no data inversion signal, and suppresses power consumption.
The arithmetic circuit 21 is configured by exclusive OR, and as shown in Table 1, when the data inversion signal (POL signal in FIG. 2) is “0”, the display data is output without inversion, and the data inversion signal ( When the POL signal in FIG. 2 is “1”, the display data is inverted and output.
[0023]
[Table 1]

Next, the operation of the arithmetic circuit 22 will be described.
The liquid crystal display panel 100 is driven by an alternating drive method.
One of the AC drive methods is a common symmetry method. In the common symmetry method (for example, dot inversion method or n-line inversion method), a positive gradation voltage and a negative gradation voltage are applied to each pixel electrode. Must be applied.
FIG. 7 is a diagram showing in more detail the circuit configuration per adjacent drain signal line (Yi, Yi + 1) for each color of the drain driver 130 of the present embodiment.
In FIG. 7, reference numerals 235A and 235B denote latch circuits of the latch circuit (1) 135 shown in FIG. 2, and 236A and 236B denote latch circuits of the latch circuit (2) 136 shown in FIG.

Reference numerals

237A and 237B respectively denote decoder circuits of the decoder circuit 137 shown in FIG. 2, 237A is a high voltage decoder circuit for selecting a positive gradation voltage, and 237B is a low voltage for selecting a negative gradation voltage. It is a voltage decoder circuit.
Similarly,

reference numerals

238A and 238B respectively denote the amplifier circuits of the amplifier circuit 138 shown in FIG. 2, 237A is a high voltage amplifier circuit that amplifies the positive gradation voltage, and 237B selects the negative gradation voltage. It is a low voltage amplifier circuit.
[0024]
Thus, in this embodiment, instead of providing a positive polarity circuit and a negative polarity circuit for each drain signal line, a pair of positive polarity side circuits and a negative polarity are provided for each adjacent drain signal line for each color. A side circuit is provided, and a positive gradation voltage or a negative gradation voltage is supplied to each drain signal line for each adjacent color by switching by the switch unit 239.
For example, when a positive gradation voltage is applied to the drain signal line (Yi) and a negative gradation voltage is applied to the drain signal line (Yi + 1), the drain signal line (Yi) is set to a positive voltage by the switch unit 239. The drain signal line (Yi + 1) is connected to the amplifier circuit 238A to the low voltage amplifier circuit 238B. Conversely, the drain signal line (Yi) has a negative gradation voltage, and the drain signal line (Yi + 1) has a positive gradation. When applying a voltage, the switch unit 239 connects the drain signal line (Yi) to the low voltage amplifier circuit 238B and the drain signal line (Yi + 1) to the positive voltage amplifier circuit 238A.
[0025]
However, the positive side latch circuit 235 is connected to the internal bus line D shown in FIG. 3, and the negative side latch circuit 235B is connected to the internal bus line E shown in FIG.
Therefore, in order to supply the positive gradation voltage to the drain signal line (Yi), the display data for selecting the positive gradation voltage for the drain signal line (Yi) to the internal bus line D, In addition, in order to supply the negative gradation voltage to the drain signal line (Yi), display data for selecting the negative gradation voltage to the drain signal line (Yi) is sent to the internal bus line E. There is a need to.
The arithmetic circuit 22 is provided to send the display data described above to the internal bus line D or the internal bus line E shown in FIG.
[0026]
The arithmetic circuit 22 includes switch circuits (61, 62), and the switch circuit 61 is output from the FF 3 in accordance with the “1” or “0” level of the AC signal (M signal shown in FIG. 2). Display data or display data output from the FF 2 is selected and sent to the internal bus line D.
Similarly, the switch circuit 62 selects the display data output from the FF2 or the display data output from the FF3 according to the “0” or “1” level of the alternating signal (M signal shown in FIG. 2). To the internal bus line E.
Here, since the AC signal M supplied to the switch circuit 62 is an inverted signal of the AC signal M supplied to the switch circuit 61, the display data sent to the internal bus line D is FF3 (or FF2). ), The display data sent to the internal bus line E is the display data output from FF2 (or FF3).
The calculation contents of the calculation circuit 22 are shown in FIG.
[0027]
The arithmetic circuit 24 is a circuit that performs the reverse operation of the arithmetic circuit 21.
This arithmetic circuit 24 is composed of an exclusive OR circuit provided for each of the two internal bus lines (D, E), and further inverts the display data inverted by the arithmetic circuit 21 based on the data inversion signal. The display data that has not been inverted by the arithmetic circuit 21 is output as it is.
The arithmetic circuit 25 changes the order of the display data sent on the two internal bus lines (D, E) according to the polarity of the alternating signal M, so that the order is changed to the display data input order. Therefore, the multiplex circuit 41 is a circuit for changing the selection order of FF4 and FF5.
The calculation contents of the calculation circuit 25 are shown in FIG.
As shown in FIG. 9, when the AC signal M is “0”, the arithmetic circuit 25 outputs display data in the order of the internal bus line D → the internal bus line E → the internal bus line D, and the AC signal When M is “1”, display data is output in the order of internal bus line E → internal bus line D → internal bus line E.
[0028]
As described in the arithmetic circuit 24, the display data to be transferred needs to be reverse-calculated from the display data calculated by the arithmetic circuit 21.
Therefore, in this embodiment, the data inversion signal is also captured in synchronization with the clock signal (CL2) by FF6 to FF8, and, as described above, the two internal bus lines ( Since the order of the display data sent to D, E) is changed, the data inversion signals output from FF7, FF8 are internally changed by the switch circuits (63, 64) of the arithmetic circuit 23 accordingly. The signals are sent to the signal lines (J, K).
[0029]
The data inversion signals on the internal signal lines (J, K) are respectively input to exclusive OR circuits provided for the two internal bus lines (D, E) in the arithmetic circuit 24.
At the falling edge of the clock signal (CL2), the data inversion signal on the internal signal lines (J, K) is taken into the FF9 and FF10, and the multiplex circuit 42 causes the FF9 and FF10 to be converted by the arithmetic circuit 26. The selection order is changed, and the data inversion signal on the exchanged internal signal line (J, K) is returned to the original state in the original state.
[0030]
Next, the operation of the delay circuit 51 will be described.
As shown in FIG. 10, in the case of the dual edge capture method in which the display data is captured at the rising edge and the falling edge of the clock signal, the display data is switched in order to allow a setup period and a hold period. It is necessary that the rising time point and the falling time point of the clock signal (CL2) are located at an intermediate time point.
However, as can be seen from the timing chart shown in FIG. 5, in this embodiment, the switching time of the display data sent from the multiplex circuit 41 coincides with the rising time and falling time of the clock signal (CL2). ing.
In this case, the next-stage drain driver 130 cannot capture the display data in FF1 to FF3.
The delay circuit 51 is provided to delay the phase of the clock signal (CL2) output to the outside and solve the above-described problems.
[0031]
FIG. 11 is a circuit diagram showing an example of the delay circuit 51 shown in FIG.
The circuit shown in FIG. 11 is composed of n inverter circuits connected in cascade.
Here, as shown in FIG. 12, the number (n) of the inverter circuits is in the transmission path until the clock signal (CL2) input from the outside is output to the outside in each drain driver 130. The circuit element (for example, inverter circuit) 52 to be inserted is preferably set to a value such that the number of inversions of the logic level is an odd number.
For example, in a CMOS inverter circuit, when the threshold value (Vth) of each MOS transistor changes, the duty ratio of the output pulse signal (that is, the ratio of the high level period to the period of the pulse signal) changes.
Therefore, in the liquid crystal display device that employs the digital signal sequential transfer method, the change in the duty ratio of the clock signal (CL2) is accumulated while the clock signal (CL2) is being transmitted to each drain driver 130, and the display data is displayed. And the phase difference becomes large.
[0032]
However, as described above, the number of inversions of the logic level of the clock signal (CL2) propagated by each drain driver 130 is set to an odd number, for example, the clock signal (CL2) of the previous stage drain driver 130 is changed. Even if the duty ratio changes so as to increase, the next-stage drain driver 130 changes so that the duty ratio of the clock signal (CL2) decreases.
As a result, the change in the duty ratio of the clock signal (CL2) can be reduced as a whole.
[0033]
In order to prevent the duty ratio from fluctuating, the method of inverting the display data and transferring the data to the next drain driver is a sharp technique. News 74 (August 1999), page 32. In this embodiment, the display data is output to the next stage in synchronization with the clock signal (CL2). It differs from that described in the above document in that only the clock signal (CL2) is inverted without being inverted.
Since there is no idea that the display data is output in synchronization with the clock, the one described in the above document must output all display data by inverting it in order to prevent the duty ratio fluctuation.
Therefore, the next-stage drain driver requires a control circuit for restoring the inverted display data to the original number, and the drain driver becomes large-scale.
[0034]
On the other hand, in the present invention, the display data is output to the next-stage drain driver in synchronization with the clock signal (CL2), so that it is not necessary to invert the display data and output the display data. A circuit for returning the signal before inverting the signal becomes unnecessary.
In the present invention, the clock signal (CL2) is inverted and output in order to prevent fluctuations in the duty ratio. However, the drain driver at the next stage performs special control only for the clock signal (CL2). Since it is only necessary to provide a circuit, the circuit is simplified.
Specifically, in this embodiment, each drain driver is provided with a circuit in which the timing when the start pulse of each drain driver is captured by the clock signal (CL2) is the same for the normal clock and the inverted clock.
[0035]
FIG. 13 is a circuit diagram showing another example of the delay circuit 51 shown in FIG. 3, and FIG. 14 is a circuit diagram showing a configuration of the delay line 310 shown in FIG.
FIG. 15 is a diagram showing a timing chart of the circuit shown in FIG.
The circuit shown in FIG. 13 is a delay locked loop circuit, and the up / down counter 312 is in a state where OUT2 (DWN) is at a high level and OUT3 (UP) is at a low level with respect to the rising edge of the input (IN). In some cases, the counter value is incremented by 1 to further delay the phase.
The decoder circuit 311 decodes the count value of the up / down counter 312, turns on one of the switch elements (HIZ) of the delay line 310 corresponding to the count value, and increases the delay element DEL on the signal line. The delay time of the delay line 310 is increased.
Conversely, when OUT2 (DWN) is at the low level and OUT3 (UP) is at the high level with respect to the rising edge of the input (IN), the up / down counter 312 restores the phase that has been delayed too much. Therefore, the counter value is decreased by -1.
The decoder circuit 311 decodes the count value of the up / down counter 312, turns on one of the switch elements (HIZ) of the delay line 310 corresponding to the count value, and decreases the delay element DEL on the signal line. Reduce the delay time of the delay line.
In addition, when both OUT2 (DWN) and OUT3 (UP) are in the Low level with respect to the rising edge of the input (IN), the up / down counter 312 holds the counter value as the phases match. To do.
[0036]
FIG. 16 is a schematic cross-sectional view for explaining a method of connecting the drain driver 130 and the FPC substrate 150 to the glass substrate.
As shown in FIG. 16, the drain driver 130 includes a wiring layer 320 of the FPC board 150 → a metallization layer 321 of the glass substrate SUB1 → a wiring layer 322 of the glass substrate SUB1 → a metallization layer 323 of the glass substrate SUB1 → a drain driver (semiconductor chip). ) A power supply voltage is supplied through 130 bump electrodes 324.
In this case, in this embodiment, as shown in FIG. 17, the power supplied to the display data transfer circuit (eg, multiplex circuit 41) 331 and the clock signal transfer circuit (eg, delay circuit 51) are provided. ) The power supplied to 332 is separated.
That is, power is supplied to the display data transfer circuit 331 and the clock signal transfer circuit 332 through different pad electrodes 333 and power supply lines.
FIG. 17 is a diagram showing a power supply voltage supply system to the drain driver 130 of this embodiment. In FIG. 17, the resistance R is a metallized layer 321 of the glass substrate → a wiring layer 322 of the glass substrate → glass. The resistance component between the metallized layer 323 of the substrate and the bump electrode 324 of the drain driver (semiconductor chip) 130 is shown.
[0037]
FIG. 18 is a diagram showing a power supply voltage supply system when the power supplied to the display data transfer circuit 331 and the power supplied to the clock signal transfer circuit 332 are not separated. In the example shown in FIG. Since the current flowing through the multiplex circuit 41 of the display data transfer circuit 331 is required by the number of bits of the display data, the voltage drop at the resistor R is large, so that the current is supplied to the clock signal transfer circuit 332. Power supply voltage decreases, and the amplitude of the clock signal (CL2) decreases.
However, in this embodiment, since the power supplied to the display data transfer circuit 331 and the power supplied to the clock signal transfer circuit 332 are separated, the clock signal transfer circuit 332 as described above is used. The power supply voltage supplied to the power supply voltage does not decrease and the amplitude of the clock signal (CL2) does not decrease.
In other words, in this embodiment, the influence of the display data transfer circuit 331 on the clock signal transfer circuit 332 can be reduced.
[0038]
[Embodiment 2]
FIG. 19 is a circuit diagram showing the circuit configuration of the data fetch / operation circuit 133 and the data output circuit 134 according to the second embodiment of the present invention.
In FIG. 19, the data acquisition / arithmetic circuit 133 is on the left side of the dotted line (in the direction of arrow AA), and the data output circuit 134 is on the right side of the dotted line (in the direction of arrow BB).
As shown in FIG. 19, the present embodiment is different from the data fetch / arithmetic circuit 133 and the data output circuit 134 of the embodiment shown in FIG. 2 in that standby circuits (71, 72) are added. To do.
The calculation of the arithmetic circuit (21, 22, 23) described above is necessary only when the display data input from the outside is the display data fetched in the own drain driver.
Therefore, in this embodiment, when the display data input from the outside by the standby circuit (71, 72) is the display data fetched in its own drain driver, the arithmetic circuit (21, 22, 23) is enabled. In other cases, the arithmetic circuit (21, 22, 23) is invalidated.
[0039]
FIG. 20 is a block diagram showing a circuit configuration of standby circuit 71 shown in FIG.
As shown in FIG. 20, in the standby circuit 71, the counter circuit 350 counts the clock signal (CL2) when a start pulse (display data capture start signal) is input.
When the counter number of the counter circuit 350 is equal to or smaller than the predetermined count number, the switch circuit 351 outputs a data inversion signal. When the counter number of the counter circuit 350 exceeds the predetermined count number, the switch circuit 351 Outputs a constant bias voltage (such as a high level voltage or a low level voltage) Vbb.
As a result, the arithmetic circuit 21 executes the arithmetic contents shown in Table 1.
[0040]
Note that the standby circuit 72 has the same circuit configuration as the standby circuit 71. According to the present embodiment, when display data input from the outside is display data that does not need to be captured in its own drain driver (in other words, display data for transfer only), an extra calculation is performed. Since it is not necessary, power consumption can be reduced.
In each of the above embodiments, the drain driver 130 is directly mounted on the glass substrate of the liquid crystal display panel. However, the present invention is not limited to this, and the drain driver 130 is Needless to say, the present invention can also be applied to a digital signal sequential transfer type liquid crystal display device mounted on a tape carrier package.
Although the invention made by the present inventor has been specifically described based on the above-described embodiment, the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention. Of course.
[0041]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
(1) According to the present invention, in a liquid crystal display device that employs a method in which display data and a clock signal are sequentially transferred between the drive circuits, the display data can be accurately captured by the drive circuits.
(2) According to the present invention, it is possible to prevent erroneous display from occurring in the image displayed on the liquid crystal display element, so that the display quality of the image displayed on the liquid crystal display element can be improved.
(3) According to the present invention, the internal signal line for transferring display data and the clock signal is shared with the internal bus line for display data transmission used for the liquid crystal drive voltage output of the drive circuit in each drive circuit. As a result, the chip size of each drive circuit can be reduced.
(4) According to the present invention, since the power supply for the display data transfer circuit and the power supply for the clock signal transfer circuit are separated, the influence of the display data transfer circuit on the clock signal transfer circuit is reduced. It becomes possible.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a basic configuration of a display panel of a liquid crystal display module according to Embodiment 1 of the present invention.
FIG. 2 is a block diagram showing a schematic configuration of the drain driver shown in FIG. 1;
FIG. 3 is a circuit diagram showing a circuit configuration of a data capturing / arithmetic circuit and a data output circuit according to the first embodiment of the present invention;
4 is a diagram showing a circuit configuration for one internal bus line in the circuit diagram shown in FIG. 3. FIG.
5 is a timing chart of a clock signal (CL2), display data, and display data on an internal signal line shown in FIG.
FIG. 6 is a diagram showing a configuration when an internal signal line for display data transfer is provided separately from an internal bus line;
7 is a diagram showing in more detail a circuit configuration per adjacent drain signal line (Y) for each color of the drain driver according to the first embodiment of the present invention; FIG.
FIG. 8 is a diagram showing calculation contents of the calculation circuit 22 shown in FIG. 3;
FIG. 9 is a diagram illustrating calculation contents of the calculation circuit 25 illustrated in FIG. 3;
FIG. 10 is a diagram for explaining a display data capture time point;
11 is a circuit diagram showing an example of a delay circuit 51 shown in FIG. 3. FIG.
12 is a diagram for explaining a method of setting the number of inverter circuits shown in FIG. 11. FIG.
13 is a circuit diagram showing another example of the delay circuit 51 shown in FIG. 3. FIG.
14 is a circuit diagram showing a configuration of delay line 310 shown in FIG.
FIG. 15 is a timing chart of the circuit shown in FIG.
FIG. 16 is a schematic cross-sectional view for explaining a method of connecting the drain driver and the FPC substrate to the glass substrate.
FIG. 17 is a diagram showing a power supply voltage supply system to the drain driver according to the first embodiment of the present invention.
FIG. 18 is a diagram showing a power supply voltage supply system when the power supplied to the display data transfer circuit and the power supplied to the clock signal transfer circuit are not separated.
FIG. 19 is a circuit diagram showing a circuit configuration of a data fetch / arithmetic circuit and a data output circuit according to the second embodiment of the present invention;
20 is a block diagram showing a circuit configuration of a standby circuit 71 shown in FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1-10 ... D type flip-flop circuit, 21-26 ... arithmetic circuit, 31-32, 235A, 235B, 236A, 236B ... latch circuit, 41, 42 ... multiplex circuit, 51 ... delay circuit, 52 ... circuit element , 61, 62, 63, 64, 351 ... switch circuit, 71, 72 ... standby circuit, 100 ... liquid crystal display panel, 110 ... timing controller, 120 ... power supply circuit, 130 ... drain driver, 131 ... clock control circuit, 132 ... Latch address selector, 133... Data fetching / arithmetic circuit, 134... Data output circuit, 135... Latch circuit (1), 136... Latch circuit (2), 137, 311, 237 A, 237 B. 238B: amplifier circuit, 139: gradation voltage generation circuit, 140: gate driver, 50 ... Flexible printed circuit board (FPC board), 239 ... Switch unit, 310 ... Delay line, 312, 350 ... Counter, 320, 322 ... Wiring layer, 321, 323 ... Metallized layer, 324 ... Bump electrode, 331 ... Display data Transfer circuit, 331 ... Clock signal (CL2) transfer circuit, 333 ... Pad electrode, SUB1 ... Glass substrate, R ... Resistance, DEL ... Delay element, HIZ ... Switch element, PIX ... Pixel electrode, TFT ... Thin film transistor, G ... Scanning signal line (or gate signal line), D, Y... Video signal line (or drain signal line), CST... Holding capacitor, CL.

Claims

複数の画素を有する液晶表示素子と、
前記画素を駆動する駆動回路と、
前記液晶表示素子のガラス基板上に形成された伝送線路とを有し、
前記駆動回路は前記伝送線路を介してデータを入出力する液晶表示装置であって、
前記駆動回路は、内部信号線と、
外部から入力されるクロック信号に同期して、前記伝送線路から入力されるデータを取り込み、外部から入力されるデータ反転信号に基づき演算を施して前記内部信号線に表示データを出力するデータ取り込み手段と、
前記クロック信号に同期して、前記内部信号線上の表示データを取り込み、前記データ反転信号に基づき再演算を施して前記伝送線路に出力するデータ出力手段とを有することを特徴とする液晶表示装置。A liquid crystal display element having a plurality of pixels;
A driving circuit for driving the pixels ;
A transmission line formed on a glass substrate of the liquid crystal display element;
The drive circuit is a liquid crystal display device that inputs and outputs data via the transmission line ,
The drive circuit includes an internal signal line;
Data capturing means for capturing data input from the transmission line in synchronization with a clock signal input from the outside, performing calculation based on a data inversion signal input from the outside, and outputting display data to the internal signal line When,
A liquid crystal display device comprising: data output means for capturing display data on the internal signal line in synchronization with the clock signal, performing recalculation based on the data inversion signal, and outputting the result to the transmission line .

前記内部信号線は第１の内部信号線と第２の内部信号線とを有しており、
前記データ取り込み手段は、前記クロック信号に同期して取り込んだデータに対応する第１の表示データを前記第１の内部信号線或いは前記第２の内部信号線に出力し、前記クロック信号に同期して取り込んだデータに対応する第２の表示データを前記第２の内部信号線或いは前記第１の内部信号線に出力することを特徴とする請求項１に記載の液晶表示装置。The internal signal line has a first internal signal line and a second internal signal line,
The data capturing means outputs first display data corresponding to the data captured in synchronization with the clock signal to the first internal signal line or the second internal signal line, and is synchronized with the clock signal. 2. The liquid crystal display device according to claim 1, wherein second display data corresponding to the captured data is output to the second internal signal line or the first internal signal line.

前記内部信号線は第１の内部信号線と第２の内部信号線とを有しており、
前記データ取り込み手段は、前記クロック信号の第１のレベルから第２のレベルへの切り替わり時のタイミングに同期して取り込んだデータに対応する第１の表示データを第１の内部信号線或いは第２の内部信号線に出力し、前記クロック信号の第２のレベルから第１のレベルへの切り替わり時のタイミングに同期して取り込んだデータに対応する第２の表示データを前記第２の内部信号線或いは前記第１の内部信号線に出力することを特徴とする請求項１に記載の液晶表示装置。The internal signal line has a first internal signal line and a second internal signal line,
The data fetching means receives the first display data corresponding to the data fetched in synchronism with the timing when the clock signal is switched from the first level to the second level. To the second internal signal line, the second display data corresponding to the data fetched in synchronization with the timing when the clock signal is switched from the second level to the first level is output to the second internal signal line. Alternatively, the liquid crystal display device according to claim 1, wherein the liquid crystal display device outputs to the first internal signal line.

前記データ取り込み手段は、交流化信号に同期して、前記第１の表示データを前記第１の内部信号線或いは前記第２の信号線に出力し、前記第２の表示データを前記第２の内部信号線或いは前記第１の信号線に出力することを特徴とする請求項２または請求項３に記載の液晶表示装置。 The data capturing means outputs the first display data to the first internal signal line or the second signal line in synchronization with the alternating signal, and the second display data to the second signal. 4. The liquid crystal display device according to claim 2, wherein the liquid crystal display device outputs to an internal signal line or the first signal line.

前記第１の内部信号線には正極性の階調電圧を生成するデコーダ回路が接続されており、
前記第２の内部信号線には負極性の階調電圧を生成するデコーダ回路が接続されていることを特徴とする請求項２ないし請求項４のいずれか１項に記載の液晶表示装置。A decoder circuit for generating a positive polarity gradation voltage is connected to the first internal signal line,
5. The liquid crystal display device according to claim 2, wherein a decoder circuit that generates a negative gradation voltage is connected to the second internal signal line. 6.

前記データ取り込み手段に取り込まれる前記データとは、前記伝送線路から順次供給されるＲ、Ｇ、Ｂからなる１画素分の表示データに対応するデータであることを特徴とする請求項１ないし請求項５のいずれか１項に記載の液晶表示装置。 The data fetched by the data fetching means is data corresponding to display data for one pixel consisting of R, G, and B sequentially supplied from the transmission line. The liquid crystal display device according to any one of 5.

前記データ取り込み手段は、前記伝送線路から入力されるデータが自分の駆動回路内で使用されるときは、前記データに対して、前記データ反転信号に基づき演算を施して前記内部信号線に出力し、
前記伝送線路から入力されるデータが自分の駆動回路内で使用されないときは、前記データに対して前記演算を行わないで前記内部信号線に出力し、前記データ出力手段は、前記内部信号線上のデータを再演算を行わずにそのまま出力することを特徴とする請求項１ないし請求項６のいずれか１項に記載の液晶表示装置。When the data input from the transmission line is used in its own drive circuit, the data capturing means performs an operation on the data based on the data inversion signal and outputs the result to the internal signal line. ,
When the data input from the transmission line is not used in its own driving circuit, the data is output to the internal signal line without performing the calculation, and the data output means is provided on the internal signal line. 7. The liquid crystal display device according to claim 1, wherein the data is output as it is without being recalculated.

前記駆動回路は、前記クロック信号を外部に出力するクロック出力手段を有し、
前記クロック出力手段は、前記クロック信号を所定時間遅延して外部に出力する遅延手段を有することを特徴とする請求項１ないし請求項７のいずれか１項に記載の液晶表示装置。The drive circuit has clock output means for outputting the clock signal to the outside,
The liquid crystal display device according to claim 1, wherein the clock output unit includes a delay unit that delays the clock signal for a predetermined time and outputs the delayed signal to the outside.

前記遅延手段は、ディレイロックドループ回路を有することを特徴とする請求項８に記載の液晶表示装置。 The liquid crystal display device according to claim 8, wherein the delay unit includes a delay locked loop circuit.

前記データ出力手段に供給する電源と、前記クロック出力手段に供給する電源とを分離したことを特徴とする請求項８または請求項９に記載の液晶表示装置。 10. The liquid crystal display device according to claim 8, wherein a power source supplied to the data output unit and a power source supplied to the clock output unit are separated.

前記駆動回路は、前記外部から入力されるクロック信号を、縦続接続されたインバータ回路を通して次段の駆動回路に出力し、
前記インバータ回路の数は、クロック信号入力端子からクロック信号出力端子までの伝送経路中で、回路素子によるクロック信号の論理反転回数が奇数回数になるよう設定されていることを特徴とする請求項１ないし請求項７のいずれか１項に記載の液晶表示装置。The drive circuit outputs the clock signal input from the outside to the drive circuit of the next stage through the cascaded inverter circuit,
2. The number of the inverter circuits is set so that the number of logical inversions of the clock signal by the circuit element is an odd number in the transmission path from the clock signal input terminal to the clock signal output terminal. The liquid crystal display device according to claim 7.