JP2001265288A - Liquid crystal display device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a liquid crystal display capable of fetching correctly display data in each drain driver when the display data and a clock signal are successively transferred between the drain drivers. SOLUTION: This liquid crystal display device is provided with a liquid crystal display element having plural pixels and a driving circuit driving the pixels. The driving circuit has internal signal lines, a data fetching means which fetches the display data inputted from the outside and outputs the data to the internal signal lines in synchronism with timing at the changeover from the first level of the clock signal inputted from the outside to the second level and the changeover from the second level to the first level and a data outputting means which fetches the display data on the signal lines and outputs the display data to the outside in synchronism with timing at the changeover from the first level of the clock signal to the second level and the changeover from the second level to the first level.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、液晶表示装置に係
わり、特に、駆動回路（ドレインドライバ）間でディジ
タル信号を転送する方式の液晶表示装置の駆動回路に適
用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device and, more particularly, to a technique which is effective when applied to a drive circuit of a liquid crystal display device of a system for transferring a digital signal between drive circuits (drain drivers).

【０００２】[0002]

【従来の技術】ＳＴＮ（Super Twisted Nematic）方
式、あるいはＴＦＴ（Thin Film Transister）の液晶表
示モジュールは、ノート型パソコン等の表示装置として
広く使用されている。これらの液晶表示装置は、液晶表
示パネルと、液晶表示パネルを駆動する駆動回路を備え
ている。そして、このような液晶表示装置において、例
えば、特開平６−１３７２４号公報に記載されているよ
うに、カスケード接続された駆動回路の先頭の駆動回路
にのみ、ディジタル信号（例えば、表示データ、あるい
はクロック信号）を入力し、他の駆動回路には、駆動回
路内を通して、ディジタル信号を順次転送する方式（以
下、ディジタル信号順次転送方式と称する。）のものが
知られている。前記公報（特開平６−１３７２４号）に
記載されている液晶表示装置では、駆動回路を構成する
半導体集積回路装置（ＩＣ）は、液晶表示パネルのガラ
ス基板に直接実装されているが、例えば、特開平６−３
６８４号公報に記載されているように、この駆動回路を
構成する半導体集積回路装置（ＩＣ）をテープキャリア
パッケージに搭載し、前述したディジタル信号順次転送
方式を採用した液晶表示装置も知られている。BACKGROUND ART STN (S uper T wisted N ematic ) method or a liquid crystal display module of the TFT (T hin F ilm T ransister ), is widely used as a display device such as a notebook personal computer. These liquid crystal display devices include a liquid crystal display panel and a drive circuit for driving the liquid crystal display panel. In such a liquid crystal display device, for example, as described in JP-A-6-13724, a digital signal (for example, display data or As another driving circuit, a method of sequentially transferring digital signals through a driving circuit (hereinafter referred to as a digital signal sequential transfer method) is known as another driving circuit. In the liquid crystal display device described in the above publication (Japanese Unexamined Patent Publication No. Hei 6-13724), a semiconductor integrated circuit device (IC) constituting a drive circuit is directly mounted on a glass substrate of a liquid crystal display panel. JP-A-6-3
As described in Japanese Patent Publication No. 684, a liquid crystal display device in which a semiconductor integrated circuit device (IC) constituting the driving circuit is mounted on a tape carrier package and the above-described digital signal sequential transfer method is adopted is also known. .

【０００３】[0003]

【課題を解決するための手段】前述したようなディジタ
ル信号順次転送方式を採用する液晶表示装置では、タイ
ミングコントローラ（または表示制御装置）から送出さ
れた表示データとクロック信号とは、各駆動回路内の信
号線、および各駆動回路間の伝送線路（ガラス基板上の
伝送線路またはテープキャリアパッケージ上の伝送線
路）を伝搬することになる。そのため、各駆動回路内の
信号線の抵抗および容量、各駆動回路間の伝送線路の抵
抗および容量、さらには、各駆動回路と各駆動回路間の
伝送線路との接続部の接続抵抗などにより、表示データ
およびクロック信号は遅延される。この場合に、この遅
延時間は、表示データの各ビット、および、クロック信
号毎に相違する。そして、クロック信号と各ビット毎の
表示データとの間で、位相のずれが大きくなると、クロ
ック信号で表示データを取り込む際のセットアップ期
間、あるいは、ホールド期間が減少し、最悪の場合、各
駆動回路で表示データを取り込むことができなくなる恐
れがある。In a liquid crystal display device employing the above-described digital signal sequential transfer method, display data and a clock signal sent from a timing controller (or a display control device) are stored in each drive circuit. , And transmission lines between the drive circuits (transmission lines on a glass substrate or transmission lines on a tape carrier package). Therefore, the resistance and capacitance of the signal line in each drive circuit, the resistance and capacitance of the transmission line between each drive circuit, and the connection resistance of the connection between each drive circuit and the transmission line between each drive circuit, etc. The display data and the clock signal are delayed. In this case, the delay time differs for each bit of the display data and each clock signal. When the phase shift between the clock signal and the display data for each bit becomes large, the setup period or the hold period when capturing the display data with the clock signal decreases, and in the worst case, each drive circuit May not be able to capture display data.

【０００４】さらに、表示データを、クロック信号の立
ち上がり時点と立ち下がり時点で取り込む、デュアルエ
ッジ取り込み方式の場合には、高速（数ＭＨｚ以上）の
クロック信号で表示データを取り込む必要があるため、
各駆動回路で表示データを取り込むことができなくなる
恐れが大きくなる。このように、ディジタル信号順次転
送方式を採用する従来の液晶表示装置では、表示データ
およびクロック信号の遅延により、各駆動回路で表示デ
ータを取り込めなくなり、誤表示が起こる恐れがあると
いう問題点があった。本発明は、前記従来技術の問題点
を解決するためになされたものであり、本発明の目的
は、液晶表示装置において、表示データおよびクロック
信号を各駆動回路間で順次転送する際に、各駆動回路で
正確に表示データを取り込むことが可能となる技術を提
供することにある。本発明の前記ならびにその他の目的
と新規な特徴は、本明細書の記述及び添付図面によって
明らかにする。Further, in the case of the dual edge capture system in which display data is captured at the rising and falling points of a clock signal, it is necessary to capture display data with a high-speed (several MHz or more) clock signal.
There is a large possibility that the display data cannot be taken in by each drive circuit. As described above, in the conventional liquid crystal display device adopting the digital signal sequential transfer method, there is a problem that the display data cannot be taken in by each drive circuit due to the delay of the display data and the clock signal, which may cause an erroneous display. Was. The present invention has been made in order to solve the problems of the prior art, and an object of the present invention is to provide a liquid crystal display device, in which display data and a clock signal are sequentially transferred between respective drive circuits. It is an object of the present invention to provide a technology that enables a drive circuit to accurately capture display data. The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【０００５】[0005]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、複数の画素を有す
る液晶表示素子と、前記画素を駆動する駆動回路とを備
える液晶表示装置であって、前記駆動回路は、内部信号
線と、外部から入力されるクロック信号の第１のレベル
から第２のレベル、または第２のレベルから第１のレベ
ルへの切り替わり時のタイミングの少なくとも１つに同
期して、外部から入力される表示データを取り込み、前
記内部信号線に出力するデータ取り込み手段と、前記ク
ロック信号の第１のレベルから第２のレベル、あるいは
第２のレベルから第１のレベルへの切り替わり時のタイ
ミングの少なくとも１つに同期して、前記内部信号線上
の表示データを取り込み、外部に出力するデータ出力手
段とを有することを特徴とする。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows. That is, the present invention is a liquid crystal display device including a liquid crystal display element having a plurality of pixels and a driving circuit for driving the pixels, wherein the driving circuit includes an internal signal line and a clock signal input from the outside. Fetching display data input from the outside in synchronization with at least one of timings of switching from the first level to the second level or from the second level to the first level, and And the internal signal in synchronization with at least one of timings at which the clock signal switches from a first level to a second level or from a second level to the first level. Data output means for taking in the display data on the line and outputting the data to the outside.

【０００６】また、本発明は、複数の画素を有する液晶
表示素子と、前記画素を駆動する駆動回路とを備える液
晶表示装置であって、前記駆動回路は、２系統の内部信
号線と、外部から入力されるクロック信号の第１のレベ
ルから第２のレベル、および第２のレベルから第１のレ
ベルへの切り替わり時のタイミングに同期して、外部か
ら入力される表示データを取り込み、交互に一方の内部
信号線あるいは他方の内部信号線に出力するデータ取り
込み手段と、前記クロック信号の第１のレベルから第２
のレベル、あるいは第２のレベルから第１のレベルへの
切り替わり時のタイミングに同期して、前記２系統の内
部信号線上の表示データを取り込み、当該取り込んだ２
系統の表示データを交互に出力することにより、１系統
の表示データとして出力するデータ出力手段とを有する
ことを特徴とする。According to another aspect of the present invention, there is provided a liquid crystal display device including a liquid crystal display element having a plurality of pixels and a drive circuit for driving the pixels, wherein the drive circuit includes two internal signal lines, In synchronization with the timing of switching from the first level to the second level and from the second level to the first level of the clock signal input from the external device, display data input from the outside is taken in and alternately input. Data fetching means for outputting to one of the internal signal lines or the other internal signal line;
Level or the display data on the internal signal lines of the two systems in synchronization with the timing of switching from the second level to the first level.
Data output means for outputting the display data of one system alternately by outputting the display data of one system alternately.

【０００７】本発明の好ましい実施の形態では、前記内
部信号線が、前記駆動回路の液晶駆動電圧出力に使用し
ている表示データ伝送用の内部バスラインを兼用してい
ることを特徴とする。本発明の好ましい実施の形態で
は、前記データ取り込み手段は、前記クロック信号の第
１のレベルから第２のレベル、または第２のレベルから
第１のレベルへの切り替わり時のタイミングの少なくと
も１つに同期して取り込んだ表示データに対して、外部
から入力される制御信号に基づき演算を施して前記内部
信号線に出力し、前記データ出力手段は、前記クロック
信号の第１のレベルから第２のレベル、あるいは第２の
レベルから第１のレベルへの切り替わり時のタイミング
の少なくとも１つに同期して、取り込んだ前記内部信号
線上の表示データに対して前記制御信号で再演算を施し
て、表示データを外部から入力された状態にして出力す
ることを特徴とする。In a preferred embodiment of the present invention, the internal signal line also serves as an internal bus line for transmitting display data used for outputting a liquid crystal driving voltage of the driving circuit. In a preferred embodiment of the present invention, the data capturing means is configured to output at least one of timings when the clock signal switches from the first level to the second level or from the second level to the first level. The display data captured in synchronization is subjected to an operation based on a control signal input from the outside and output to the internal signal line, and the data output means outputs a second signal from a first level of the clock signal. The display data on the acquired internal signal line is re-calculated with the control signal in synchronization with at least one of the levels or at the time of switching from the second level to the first level. It is characterized in that data is output in a state of being input from the outside.

【０００８】本発明の好ましい実施の形態では、前記デ
ータ取り込み手段は、前記外部から入力される表示デー
タが自分の駆動回路内で使用するときは、前記表示デー
タに対して、外部から入力される制御信号に基づき演算
を施して前記内部信号線に出力し、前記外部から入力さ
れる表示データを次段の駆動回路に出力する場合は、前
記クロック信号の第１のレベルから第２のレベル、また
は第２のレベルから第１のレベルへの切り替わり時のタ
イミングの少なくとも１つに同期して取り込んだ表示デ
ータに対して前記演算を行わないで前記内部信号線に出
力し、前記データ出力手段は、前記内部信号線上の表示
データを演算を行わずにそのまま出力することを特徴と
する。In a preferred embodiment of the present invention, when the externally input display data is used in its own drive circuit, the data input means receives the externally input display data. When performing an operation based on a control signal and outputting it to the internal signal line and outputting the display data input from the outside to a next-stage drive circuit, the first level of the clock signal is changed to a second level, Alternatively, the data output means outputs the display data taken in synchronization with at least one of the timings at the time of switching from the second level to the first level to the internal signal line without performing the calculation. The display data on the internal signal line is output as it is without performing the operation.

【０００９】本発明の好ましい実施の形態では、前記駆
動回路が、前記外部から入力されるクロック信号を、外
部に出力するクロック出力手段を有し、前記クロック出
力手段は、前記データ出力手段に入力された後のクロッ
ク信号を所定時間遅延して外部に出力する遅延手段を有
することを特徴とする。本発明の好ましい実施の形態で
は、前記遅延手段が、ディレイロックドループ回路を有
することを特徴とする。本発明の好ましい実施の形態で
は、前記データ出力手段に供給する電源と、前記クロッ
ク出力手段に供給する電源とを分離したことを特徴とす
る。本発明の好ましい実施の形態では、前記駆動回路
は、前記外部から入力されるクロック信号を、縦続接続
されたインバータ回路を通して次段の駆動回路に出力
し、前記インバータ回路の数は、クロック信号入力端子
からクロック信号出力端子までの伝送経路中で、回路素
子によるクロック信号の論理反転回数が奇数の回数にな
るよう設定されていることを特徴とする。In a preferred embodiment of the present invention, the driving circuit has clock output means for outputting the clock signal input from the outside to the outside, and the clock output means is connected to the data output means. A delay means for delaying the clock signal after the predetermined time by a predetermined time and outputting the delayed clock signal to the outside is provided. In a preferred embodiment of the present invention, the delay means has a delay locked loop circuit. In a preferred embodiment of the present invention, the power supplied to the data output means and the power supplied to the clock output means are separated. In a preferred embodiment of the present invention, the drive circuit outputs the clock signal input from the outside to a next-stage drive circuit through a cascade-connected inverter circuit, and the number of the inverter circuits is determined by a clock signal input. In the transmission path from the terminal to the clock signal output terminal, the number of logical inversions of the clock signal by the circuit element is set to be an odd number.

【００１０】前記手段によれば、表示データおよびクロ
ック信号を各駆動回路間で順次転送する方式を採用した
液晶表示装置において、各駆動回路で正確に表示データ
を取り込むことが可能となる。また、各駆動回路内で、
表示データおよびクロック信号を転送する内部信号線
を、前記駆動回路の液晶駆動電圧出力に使用している表
示データ伝送用の内部バスラインで兼用するようにした
ので、各駆動回路のチップサイズを小さくすることが可
能となる。また、表示データ転送用回路の電源と、クロ
ック信号転送用回路の電源とを分離するようにしたの
で、クロック信号転送用回路に対する表示データ転送用
回路の影響を低減することが可能となる。According to the above-mentioned means, in a liquid crystal display device adopting a method of sequentially transferring display data and a clock signal between respective drive circuits, it becomes possible for each of the drive circuits to accurately capture display data. In each drive circuit,
Since the internal signal line for transferring the display data and the clock signal is also used as the internal bus line for transmitting the display data used for the liquid crystal driving voltage output of the driving circuit, the chip size of each driving circuit is reduced. It is possible to do. Further, since the power supply of the display data transfer circuit is separated from the power supply of the clock signal transfer circuit, the influence of the display data transfer circuit on the clock signal transfer circuit can be reduced.

【００１１】[0011]

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。 ［実施の形態１］図１は、本発明の実施の形態１の液晶
表示モジュールの表示パネルの基本構成を示すブロック
図である。同図に示すように、本実施の形態の液晶表示
モジュールは、液晶表示パネル１００と、タイミングコ
ントローラ１１０と、電源回路１２０と、ドレインドラ
イバ１３０と、ゲートドライバ１４０と、フレキシブル
プリント配線基板（以下、ＦＰＣ基板と称する。）１５
０から構成される。液晶表示パネル１００は、画素電極
ＰＩＸ、薄膜トランジスタＴＦＴ等が形成されるＴＦＴ
基板、対向電極、カラーフィルタ等が形成されるフィル
タ基板とを、所定の間隙を隔てて重ね合わせ、該両基板
間の周縁部近傍に枠状に設けたシール材により、両基板
を貼り合わせると共に、シール材の一部に設けた液晶封
入口から両基板間のシール材の内側に液晶を封入、封止
し、さらに、両基板の外側に偏光板を貼り付けて構成さ
れる。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, components having the same functions are denoted by the same reference numerals, and repeated description thereof will be omitted. [First Embodiment] FIG. 1 is a block diagram showing a basic configuration of a display panel of a liquid crystal display module according to a first embodiment of the present invention. As shown in FIG. 1, the liquid crystal display module according to the present embodiment includes a liquid crystal display panel 100, a timing controller 110, a power supply circuit 120, a drain driver 130, a gate driver 140, a flexible printed circuit board (hereinafter, referred to as a flexible printed circuit board). FPC board.) 15
It consists of 0. The liquid crystal display panel 100 includes a TFT on which a pixel electrode PIX, a thin film transistor TFT, and the like are formed.
A substrate, a counter electrode, and a filter substrate on which a color filter and the like are formed are overlapped with a predetermined gap therebetween, and both substrates are attached to each other with a sealing material provided in a frame shape near a peripheral portion between the two substrates. The liquid crystal is sealed and sealed inside the sealing material between the two substrates from a liquid crystal sealing opening provided in a part of the sealing material, and further, a polarizing plate is stuck outside the two substrates.

【００１２】各画素は、画素電極ＰＩＸと薄膜トランジ
スタＴＦＴから成り、複数の走査信号線（またはゲート
信号線）Ｇと映像信号線（またはドレイン信号線）Ｄと
の交差する部分に対応して設けられる。なお、本実施の
形態では、画素電極ＰＩＸの電位を保持するために、保
持容量ＣＳＴを各画像毎に設けている。ＣＬは、保持容
量ＣＳＴに基準電圧Ｖｃｏｍを供給するための容量線で
ある。なお、容量線ＣＬは、前のラインの走査信号線Ｇ
で代用することもできる。各画素の薄膜トランジスタＴ
ＦＴは、ソースが画素電極ＰＩＸに接続され、ドレイン
が映像信号線Ｄに接続され、ゲートが走査信号線Ｇに接
続され、画素電極ＰＩＸに表示電圧（階調電圧）を供給
するためのスイッチとして機能する。なお、ソース、ド
レインの呼び方は、バイアスの関係で逆となることもあ
るが、ここでは、映像信号線Ｄに接続される方をドレイ
ンと称する。Each pixel is composed of a pixel electrode PIX and a thin film transistor TFT, and is provided corresponding to the intersection of a plurality of scanning signal lines (or gate signal lines) G and video signal lines (or drain signal lines) D. . In this embodiment, a storage capacitor CST is provided for each image in order to hold the potential of the pixel electrode PIX. CL is a capacitance line for supplying the reference voltage Vcom to the storage capacitor CST. Note that the capacitance line CL is the scanning signal line G of the previous line.
Can be substituted. Thin film transistor T of each pixel
The FT has a source connected to the pixel electrode PIX, a drain connected to the video signal line D, a gate connected to the scanning signal line G, and a switch for supplying a display voltage (grayscale voltage) to the pixel electrode PIX. Function. Although the names of the source and the drain may be reversed depending on the relationship of the bias, here, the one connected to the video signal line D is referred to as the drain.

【００１３】タイミングコントローラ１１０と、ドレイ
ンドライバ１３０と、ゲートドライバ１４０とは、液晶
表示パネル１００のＴＦＴ基板を構成する透明性の絶縁
基板（ガラス基板）上に、それぞれ実装される。そし
て、前述したように、タイミングコントローラ１１０か
ら送出されたディジタル信号（表示データ、クロック信
号等）、および電源回路から供給される階調基準電圧
は、先頭のドレインドライバ１３０に入力され、各ドレ
インドライバ１３０内の内部信号線、および各ドレイン
ドライバ１３０間の伝送線路（ガラス基板上の伝送線
路）を伝搬して、各ドレインドライバ１３０に入力され
る。ここで、各ドレインドライバ１３０の電源電圧は、
電源回路１２０からＦＰＣ基板１５０を介して、各ドレ
インドライバ１３０に供給される。The timing controller 110, the drain driver 130, and the gate driver 140 are mounted on a transparent insulating substrate (glass substrate) constituting a TFT substrate of the liquid crystal display panel 100, respectively. As described above, the digital signal (display data, clock signal, etc.) sent from the timing controller 110 and the gray scale reference voltage supplied from the power supply circuit are input to the first drain driver 130, The signal propagates through an internal signal line in 130 and a transmission line (transmission line on a glass substrate) between each drain driver 130 and is input to each drain driver 130. Here, the power supply voltage of each drain driver 130 is
The power is supplied from the power supply circuit 120 to each drain driver 130 via the FPC board 150.

【００１４】同様に、タイミングコントローラ１１０か
ら送出されたディジタル信号（クロック信号等）は、先
頭のゲートドライバ１４０に入力され、各ゲートドライ
バ１４０内の内部信号線、および各ゲートドライバ１４
０間の伝送線路（ガラス基板上の伝送線路）を伝搬し
て、各ゲートドライバ１４０に入力される。但し、ゲー
トドライバ側では、電源回路１２０から供給されるゲー
トドライバ１４０の電源電圧も、先頭のゲートドライバ
１４０に供給され、各ゲートドライバ１４０内の内部電
源線、および各ゲートドライバ１４０間の伝送線路（ガ
ラス基板上の伝送線路）を介して、各ゲートドライバ１
４０に供給される。Similarly, a digital signal (such as a clock signal) transmitted from the timing controller 110 is input to the first gate driver 140, and internal signal lines in each gate driver 140 and each gate driver 14
The signal propagates through a transmission line between 0 (transmission line on a glass substrate) and is input to each gate driver 140. However, on the gate driver side, the power supply voltage of the gate driver 140 supplied from the power supply circuit 120 is also supplied to the first gate driver 140, and the internal power supply line in each gate driver 140 and the transmission line between each gate driver 140 (Transmission line on glass substrate), each gate driver 1
40.

【００１５】タイミングコントローラ１１０は、１個の
半導体集積回路（ＬＳＩ）から構成され、コンピュータ
本体側から送信されてくるクロック信号、ディスプレイ
タイミング信号、水平同期信号、垂直同期信号の各表示
制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ド
レインドライバ１３０、およびゲートドライバ１４０を
制御・駆動する。ゲートドライバは、タイミングコント
ローラ１１０から送出されるフレーム開始指示信号（Ｆ
ＬＭ）およびシフトクロック（ＣＬ３）に基づき、１水
平走査時間毎に、順次液晶表示パネル１００の各ゲート
信号線ＧにＨｉｇｈレベルの選択走査電圧を供給する。
これにより、液晶表示パネル１００の各ゲート信号線Ｇ
に接続された複数の薄膜トランジスタ（ＴＦＴ）が、１
水平走査時間の間導通する。The timing controller 110 is composed of one semiconductor integrated circuit (LSI), and includes a clock signal, a display timing signal, a horizontal synchronizing signal, a vertical synchronizing signal, a display control signal and a display signal transmitted from the computer body. The drain driver 130 and the gate driver 140 are controlled and driven based on the data for use (RGB). The gate driver outputs a frame start instruction signal (F
LM) and the shift clock (CL3), a high-level selection scanning voltage is sequentially supplied to each gate signal line G of the liquid crystal display panel 100 for each horizontal scanning time.
Thereby, each gate signal line G of the liquid crystal display panel 100 is
A plurality of thin film transistors (TFTs) connected to
It conducts during the horizontal scanning time.

【００１６】図２は、図１に示すドレインドライバ１３
０の概略構成を示すブロック図である。なお、この図２
において、添字のｉは外部から入力される信号を意味
し、添字のｏはドレインドライバ１３０内を伝搬して外
部へ出力される信号を意味している。例えば、ＣＬ２ｉ
は外部から入力される表示データラッチ用クロック信号
で、ＣＬ２ｉはドレインドライバ１３０内を伝搬して外
部（次段のドレインドライバ１３０）へ出力される表示
データラッチ用クロック信号である。同図に示すラッチ
回路（１）１３５は、ラッチアドレスセレクタ１３２か
ら送出されるデータ取り込み信号に基づき、データ取込
・演算回路１３３から送出される表示データを順次ラッ
チする。なお、データ取込・演算回路１３３から送出さ
れる表示データは、データ出力回路１３４を経て外部に
出力される。ここで、ラッチアドレスセレクタ１３２
は、クロック制御回路１３１から送出される表示データ
ラッチ用クロック信号（ＣＬ２；以下、単に、クロック
信号（ＣＬ２）と称する。）に基づき、データ取り込み
信号を生成する。ラッチ回路（２）１３６は、クロック
制御回路１３１から送出される出力タイミング制御用ク
ロック（ＣＬ１）に基づき、ラッチ回路（１）１３５に
ラッチされた表示データを取り込み、デコーダ回路１３
７に出力する。FIG. 2 shows the drain driver 13 shown in FIG.
FIG. 2 is a block diagram showing a schematic configuration of a block 0. Note that FIG.
, The subscript i means a signal input from the outside, and the subscript o means a signal which propagates through the drain driver 130 and is output to the outside. For example, CL2i
Is a display data latch clock signal input from the outside, and CL2i is a display data latch clock signal that propagates through the drain driver 130 and is output to the outside (the next stage drain driver 130). The latch circuit (1) 135 shown in FIG. 13 sequentially latches display data sent from the data acquisition / arithmetic circuit 133 based on a data acquisition signal sent from the latch address selector 132. The display data sent from the data acquisition / calculation circuit 133 is output to the outside via the data output circuit 134. Here, the latch address selector 132
Generates a data capture signal based on a display data latch clock signal (CL2; hereinafter, simply referred to as a clock signal (CL2)) sent from the clock control circuit 131. The latch circuit (2) 136 takes in the display data latched by the latch circuit (1) 135 based on the output timing control clock (CL1) sent from the clock control circuit 131, and
7 is output.

【００１７】デコーダ回路１３７は、階調電圧生成回路
１３９から供給される６４階調の階調電圧から、ラッチ
回路（２）１３６から送出された表示データに対応する
階調電圧を選択してアンプ回路１３８に出力する。アン
プ回路１３８は、デコーダ回路１３７から送出された階
調電圧を増幅（電流増幅）して各ドレイン信号線Ｄ（Ｙ
ｉ）に供給する。以上の動作により、液晶表示パネル１
００に画像が表示される。なお、デコーダ回路１３７お
よびアンプ回路１３８は、それぞれ正極用の回路と、負
極性の回路とで構成されるが、ここでは詳細な説明は省
略する。また、階調電圧生成回路１３９は、外部から供
給される正極性の階調基準電圧（Ｖ０〜Ｖ４）に基づき
正極性の６４階調の階調電圧と、外部から供給される負
極性の階調基準電圧（Ｖ５〜Ｖ９）に基づき負極性の６
４階調の階調電圧を生成する。The decoder circuit 137 selects a gray scale voltage corresponding to the display data sent from the latch circuit (2) 136 from the 64 gray scale voltages supplied from the gray scale voltage generation circuit 139, and amplifies it. Output to the circuit 138. The amplifier circuit 138 amplifies (currently amplifies) the gray scale voltage sent from the decoder circuit 137 to each drain signal line D (Y
i). With the above operation, the liquid crystal display panel 1
The image is displayed at 00. Note that the decoder circuit 137 and the amplifier circuit 138 each include a circuit for a positive electrode and a circuit for a negative electrode, but detailed description thereof is omitted here. Further, the grayscale voltage generation circuit 139 generates a positive grayscale voltage of 64 grayscale voltages based on a positive grayscale reference voltage (V0 to V4) supplied from the outside and a negative grayscale voltage supplied from the outside. 6 based on the tuning reference voltage (V5 to V9)
A gradation voltage of four gradations is generated.

【００１８】図３は、図２に示すデータ取込・演算回路
１３３、およびデータ出力回路１３４の回路構成を示す
回路図である。この図３において、点線より左側（矢印
ＡＡの方向）が、データ取込・演算回路１３３で、点線
より右側（矢印ＢＢの方向）が、データ出力回路１３４
を表す。同図に示すように、データ取込・演算回路１３
３は、演算回路（２１，２２，２３）と、ラッチ回路３
１とで構成され、また、データ出力回路１３４は、演算
回路（２４，２５，２６）と、ラッチ回路（３２，３
３）と、マルチプレクス回路（４１，４２）、遅延回路
５１とで構成される。なお、図３では、表示データ転送
用の内部信号線は、ドレインドライバ１３０の液晶駆動
電圧出力に使用している表示データ伝送用の内部バスラ
インで兼用した場合を図示している。FIG. 3 is a circuit diagram showing a circuit configuration of the data fetch / calculation circuit 133 and the data output circuit 134 shown in FIG. In FIG. 3, the left side of the dotted line (in the direction of arrow AA) is the data acquisition / operation circuit 133, and the right side of the dotted line (in the direction of arrow BB) is the data output circuit 134.
Represents As shown in FIG.
3 is an arithmetic circuit (21, 22, 23) and a latch circuit 3
The data output circuit 134 includes an arithmetic circuit (24, 25, 26) and a latch circuit (32, 3
3), a multiplex circuit (41, 42), and a delay circuit 51. Note that FIG. 3 illustrates a case where the internal signal line for display data transfer is also used as the internal bus line for display data transmission used for the liquid crystal drive voltage output of the drain driver 130.

【００１９】以下、各部の動作について説明する。図４
は、図３に示す回路図において、内部バスライン１本当
たりの回路構成を示す図であり、図５は、図４に示すク
ロック信号（ＣＬ２）と、表示データと、内部信号線上
の表示データのタイミングチャートを示す図である。な
お、この図４では、演算回路（２１，２２，２４，２
５）は省略している。図５に示すように、クロック信号
（ＣＬ２）の立ち上がり時点で、外部から入力された表
示データ（Ｄ１）はＤ型フリップ・フロップ回路（以
下、単に、ＦＦと称する。）１に取り込まれる。また、
クロック信号（ＣＬ２）の立ち下がり時点で、外部から
入力された表示データ（Ｄ２）はＦＦ３に取り込まれて
内部バスラインＢに出力され、同時に、ＦＦ１に取り込
まれた表示データ（Ｄ１）は、ＦＦ２に取り込まれて内
部バスラインＡに出力される。このように、本実施の形
態では、同一タイミングで内部バスラインに表示データ
が送出される。なお、内部バスラインが、２系統のバス
ラインで構成される理由は後述する。The operation of each section will be described below. FIG.
5 is a diagram showing a circuit configuration per one internal bus line in the circuit diagram shown in FIG. 3, and FIG. 5 is a diagram showing a clock signal (CL2), display data, and display data on an internal signal line shown in FIG. FIG. 3 is a diagram showing a timing chart of FIG. In FIG. 4, the arithmetic circuits (21, 22, 24, 2
5) is omitted. As shown in FIG. 5, at the time of rising of the clock signal (CL2), the display data (D1) input from the outside is taken into a D-type flip-flop circuit (hereinafter, simply referred to as FF) 1. Also,
At the falling of the clock signal (CL2), the display data (D2) input from the outside is taken into the FF3 and output to the internal bus line B, and at the same time, the display data (D1) taken into the FF1 is the FF2. And output to the internal bus line A. As described above, in the present embodiment, the display data is transmitted to the internal bus line at the same timing. The reason why the internal bus line is composed of two bus lines will be described later.

【００２０】内部バスライン（Ａ，Ｂ）に送出された表
示データは、ドレインドライバ１３０の長辺方向に伝
搬、即ち、半導体チップの長辺長にわたって伝搬される
ために、内部バスラインの配線抵抗および配線容量によ
り遅延が生じ、クロック信号（ＣＬ２）との位相ずれが
生じる。そのため、クロック信号（ＣＬ２）の立ち下が
り時点で、内部バスライン上の表示データ（Ｄ１）をＦ
Ｆ４に取り込み、同時に、内部バスライン上の表示デー
タ（Ｄ２）をＦＦ５に取り込み、前述した位相ズレを吸
収する。また、ＦＦ４とＦＦ５に取り込まれた表示デー
タは、マルチプレス回路（スイッチ回路）４１により、
交互に外部に出力される。これにより、外部に出力され
る表示データは、外部から入力された順番で、外部に出
力される。The display data transmitted to the internal bus lines (A, B) propagates in the long side direction of the drain driver 130, that is, over the long side length of the semiconductor chip. In addition, a delay occurs due to the wiring capacitance and a phase shift from the clock signal (CL2). Therefore, when the clock signal (CL2) falls, the display data (D1) on the internal bus line is
At F4, at the same time, the display data (D2) on the internal bus line is taken at FF5 to absorb the phase shift described above. The display data captured by the FFs 4 and 5 is output by the multi-press circuit (switch circuit) 41.
It is alternately output to the outside. Thus, the display data output to the outside is output to the outside in the order of input from the outside.

【００２１】なお、図３では、表示データ転送用の内部
信号線を、ドレインドライバ１３０の液晶駆動電圧出力
に使用している表示データ伝送用の内部バスラインで兼
用した場合について説明したが、例えば、図６に示すよ
うに、表示データ転送用の内部信号線を、ドレインドラ
イバ１３０の液晶駆動電圧出力に使用している表示デー
タ伝送用の内部バスラインと別に設けるようにしてもよ
い。但し、図６に示す例では、自ドレインドライバ１３
０の３６本の内部バスライン（例えば、６ビット×３
（Ｒ・Ｇ・Ｂ用のバスライン）×２＝３６本）と、それ
と同等の内部信号線が必要となるので、ドレインドライ
バ１３０を構成する半導体チップの面積が増大する分不
利となる。これに対して、本実施の形態では、表示デー
タ転送用の内部信号線を、ドレインドライバ１３０の液
晶駆動電圧出力に使用している表示データ伝送用の内部
バスラインで兼用するようにしたので、図６に示す例に
比して半導体チップの面積を小さくすることができる。In FIG. 3, the case where the internal signal line for transferring display data is shared with the internal bus line for transmitting display data used for outputting the liquid crystal driving voltage of the drain driver 130 has been described. As shown in FIG. 6, an internal signal line for display data transfer may be provided separately from an internal bus line for display data transmission used for the liquid crystal drive voltage output of the drain driver 130. However, in the example shown in FIG.
0 internal bus lines (for example, 6 bits × 3
(R, G, B bus lines) × 2 = 36 lines) and the equivalent internal signal lines are required, which is disadvantageous because the area of the semiconductor chip constituting the drain driver 130 increases. On the other hand, in the present embodiment, the internal signal line for display data transfer is also used as the internal bus line for display data transmission used for the liquid crystal drive voltage output of the drain driver 130. The area of the semiconductor chip can be reduced as compared with the example shown in FIG.

【００２２】次に、図３に戻って、演算回路（２１，２
２）の動作について説明する。図１のタイミングコント
ローラ１１０と先頭のドレインドライバ１３０および各
ドレインドライバ１３０間を接続している表示データ信
号伝送線路では表示データの変化による消費電力（伝送
線路での充放電等）が問題となる。例えば、３画素（×
６ビット＝１８本）の表示データのうちある９本がＨｉ
ｇｈレベルで、残りの９本がＬｏｗレベルで、その次の
３画素分の表示データがこの反転レベルとなる場合、１
８本の全表示データが変化することになり、この動作が
高速で、また、振幅が大きい程表示データ伝送線路での
充放電により消費電力が大きくなる。そこで、前記状態
による消費電力を抑制するために、タイミングコントロ
ーラ１１０では、データ反転信号（図２に示すＰＯＬ信
号）を一本設け、データ反転信号に基づいて１８本の表
示データを予め演算し、前記１８本の表示データの変化
は行わず、データ反転信号のみレベルを反転し、送出す
る。各ドレインドライバ１３０の演算回路２１は、これ
らの信号を演算することで３画素（×６ビット＝１８
本）の表示データのうち９本がＨｉｇｈレベルで、残り
の９本がＬｏｗレベルで、その次の３画素分の表示デー
タは、この反転レベルを生成し、データ反転信号がない
場合と同機能を実現し消費電力を抑制する回路である。
演算回路２１は、排他的論理和から構成され、表１に示
すように、データ反転信号（図２にＰＯＬ信号）が
「０」の時に、表示データを反転しないで出力し、デー
タ反転信号（図２のＰＯＬ信号）が「１」の時に、表示
データを反転させて出力する。Next, returning to FIG. 3, the operation circuits (21, 21)
The operation 2) will be described. In the display data signal transmission line connecting the timing controller 110 and the first drain driver 130 and each drain driver 130 in FIG. 1, power consumption (charge / discharge in the transmission line) due to a change in display data poses a problem. For example, three pixels (×
Nine of the display data of (6 bits = 18) are Hi
gh level, the remaining 9 lines are at the low level, and the display data for the next three pixels is at this inversion level.
All eight display data changes, and this operation is performed at a high speed. The larger the amplitude, the larger the power consumption due to charging and discharging in the display data transmission line. Therefore, in order to suppress power consumption due to the state, the timing controller 110 provides one data inversion signal (POL signal shown in FIG. 2), and calculates 18 display data in advance based on the data inversion signal. The 18 display data are not changed, and only the data inversion signal is inverted in level and transmitted. The calculation circuit 21 of each drain driver 130 calculates these signals to calculate three pixels (× 6 bits = 18 bits).
9) of the display data are at the high level, the remaining 9 are at the low level, and the display data of the next three pixels generates this inverted level, and has the same function as when there is no data inverted signal. And a circuit that suppresses power consumption.
The arithmetic circuit 21 is configured by an exclusive OR, and as shown in Table 1, when the data inversion signal (POL signal in FIG. 2) is “0”, the display circuit outputs the display data without inversion, and outputs the data inversion signal ( When the POL signal in FIG. 2 is “1”, the display data is inverted and output.

【００２３】[0023]

【表１】 次に、演算回路２２の動作について説明する。液晶表示
パネル１００は、交流化駆動方法により駆動される。こ
の交流化駆動方法の一つにコモン対称法があり、コモン
対称法（例えば、ドット反転法、ｎライン反転法）で
は、各画素電極に、正極性の階調電圧と負極性の階調電
圧を印加する必要がある。図７は、本実施の形態のドレ
インドライバ１３０の各色毎の隣接するドレイン信号線
（Ｙｉ，Ｙｉ＋１）当たりの回路構成をより詳細に示す
図である。この図７において、２３５Ａ、２３５Ｂは図
２に示すラッチ回路（１）１３５のそれぞれのラッチ回
路を、２３６Ａ、２３６Ｂは図２に示すラッチ回路
（２）１３６のそれぞれのラッチ回路を示す。また、２
３７Ａ、２３７Ｂは、図２に示すデコーダ回路１３７の
それぞれのデコーダ回路を示し、２３７Ａは正極性の階
調電圧を選択する高電圧デコーダ回路、２３７Ｂは負極
性の階調電圧を選択する低電圧デコーダ回路である。同
様に、２３８Ａ、２３８Ｂは、図２に示すアンプ回路１
３８のそれぞれのアンプ回路を示し、２３７Ａは正極性
の階調電圧を増幅する高電圧アンプ回路、２３７Ｂは負
極性の階調電圧を選択する低電圧アンプ回路である。[Table 1] Next, the operation of the arithmetic circuit 22 will be described. The liquid crystal display panel 100 is driven by an AC driving method. One of the AC driving methods is a common symmetry method. In the common symmetry method (for example, the dot inversion method or the n-line inversion method), a positive gradation voltage and a negative gradation voltage are applied to each pixel electrode. Must be applied. FIG. 7 is a diagram showing in more detail the circuit configuration of the drain driver 130 of the present embodiment per adjacent drain signal line (Yi, Yi + 1) for each color. 7, 235A and 235B denote the respective latch circuits of the latch circuit (1) 135 shown in FIG. 2, and 236A and 236B denote the respective latch circuits of the latch circuit (2) 136 shown in FIG. Also, 2
Reference numerals 37A and 237B denote the respective decoder circuits of the decoder circuit 137 shown in FIG. 2. Reference numeral 237A denotes a high-voltage decoder circuit for selecting a gray scale voltage of a positive polarity, and 237B denotes a low voltage decoder for selecting a gray scale voltage of a negative polarity. Circuit. Similarly, 238A and 238B are the amplifier circuits 1 shown in FIG.
Reference numeral 38 denotes each amplifier circuit, 237A is a high-voltage amplifier circuit for amplifying a positive-polarity grayscale voltage, and 237B is a low-voltage amplifier circuit for selecting a negative-polarity grayscale voltage.

【００２４】このように、本実施の形態では、各ドレイ
ン信号線毎に正極性の回路と負極性の回路とを設ける代
わりに、隣接する各色毎のドレイン信号線毎に一対の正
極性側回路と負極性側回路とを設け、スイッチ部２３９
で切り替えて隣接する各色毎のドレイン信号線のそれぞ
れに、正極性の階調電圧あるいは負極性の階調電圧を供
給するようにしている。例えば、ドレイン信号線（Ｙ
ｉ）に正極性の階調電圧、ドレイン信号線（Ｙｉ＋１）
に負極性の階調電圧を印加する場合には、スイッチ部２
３９で、ドレイン信号線（Ｙｉ）を正電圧アンプ回路２
３８Ａに、ドレイン信号線（Ｙｉ＋１）を低電圧アンプ
回路２３８Ｂに接続し、逆に、ドレイン信号線（Ｙｉ）
に負極性の階調電圧、ドレイン信号線（Ｙｉ＋１）に正
極性の階調電圧を印加する場合には、スイッチ部２３９
で、ドレイン信号線（Ｙｉ）を低電圧アンプ回路２３８
Ｂに、ドレイン信号線（Ｙｉ＋１）を正電圧アンプ回路
２３８Ａに接続する。As described above, in this embodiment, instead of providing a positive polarity circuit and a negative polarity circuit for each drain signal line, a pair of positive polarity side circuits is provided for each adjacent drain signal line for each color. And a negative polarity side circuit.
To supply a positive gradation voltage or a negative gradation voltage to each of the adjacent drain signal lines for each color. For example, the drain signal line (Y
i) has a positive gradation voltage and a drain signal line (Yi + 1)
When a negative gradation voltage is applied to the
At 39, the drain signal line (Yi) is connected to the positive voltage amplifier circuit 2
38A, the drain signal line (Yi + 1) is connected to the low voltage amplifier circuit 238B, and conversely, the drain signal line (Yi)
When applying a negative gradation voltage to the drain signal line and a positive gradation voltage to the drain signal line (Yi + 1), the switch unit 239
Then, the drain signal line (Yi) is connected to the low-voltage amplifier circuit 238.
B, the drain signal line (Yi + 1) is connected to the positive voltage amplifier circuit 238A.

【００２５】しかしながら、正極性側のラッチ回路２３
５は、図３に示す内部バスラインＤに接続され、負極性
側のラッチ回路２３５Ｂは、図３に示す内部バスライン
Ｅに接続されている。そのため、ドレイン信号線（Ｙ
ｉ）に正極性の階調電圧を供給するためには、内部バス
ラインＤに、ドレイン信号線（Ｙｉ）に正極性の階調電
圧を選択するための表示データ、逆に、ドレイン信号線
（Ｙｉ）に負極性の階調電圧を供給するためには、内部
バスラインＥに、ドレイン信号線（Ｙｉ）に負極性の階
調電圧を選択するための表示データを送出する必要があ
る。演算回路２２は、前述した表示データを、図３に示
す内部バスラインＤ、あるいは、内部バスラインＥに送
出するために設けられる。However, the latch circuit 23 on the positive polarity side
5 is connected to the internal bus line D shown in FIG. 3, and the negative-side latch circuit 235B is connected to the internal bus line E shown in FIG. Therefore, the drain signal line (Y
In order to supply a positive gradation voltage to i), display data for selecting a positive gradation voltage for the drain signal line (Yi), and conversely, a drain signal line ( In order to supply a negative gradation voltage to Yi), it is necessary to send display data for selecting a negative gradation voltage to the drain signal line (Yi) to the internal bus line E. The arithmetic circuit 22 is provided for sending the above-described display data to the internal bus line D or the internal bus line E shown in FIG.

【００２６】演算回路２２は、スイッチ回路（６１，６
２）で構成され、スイッチ回路６１は、交流化信号（図
２に示すＭ信号）の「１」あるいは「０」レベルに応じ
て、ＦＦ３から出力される表示データ、あるいはＦＦ２
から出力される表示データを選択して内部バスラインＤ
に送出する。同様に、スイッチ回路６２は、交流化信号
（図２に示すＭ信号）の「０」あるいは「１」レベルに
応じて、ＦＦ２から出力される表示データ、あるいはＦ
Ｆ３から出力される表示データを選択して内部バスライ
ンＥに送出する。ここで、スイッチ回路６２に供給され
る交流化信号Ｍは、スイッチ回路６１に供給される交流
化信号Ｍの反転信号であるので、内部バスラインＤに送
出される表示データが、ＦＦ３（またはＦＦ２）から出
力される表示データである場合には、内部バスラインＥ
に送出される表示データは、ＦＦ２（またはＦＦ３）か
ら出力される表示データとなる。この演算回路２２の演
算内容を、図８に示す。The arithmetic circuit 22 includes a switch circuit (61, 6).
2), and the switch circuit 61 outputs the display data output from the FF 3 or the FF 2 according to the “1” or “0” level of the AC signal (M signal shown in FIG. 2).
Select display data output from the internal bus line D
To send to. Similarly, the switch circuit 62 controls the display data output from the FF 2 or the F data according to the “0” or “1” level of the AC signal (M signal shown in FIG. 2).
The display data output from F3 is selected and transmitted to the internal bus line E. Since the AC signal M supplied to the switch circuit 62 is an inverted signal of the AC signal M supplied to the switch circuit 61, the display data transmitted to the internal bus line D is FF3 (or FF2). ), The internal bus line E
Is the display data output from FF2 (or FF3). FIG. 8 shows the operation contents of the operation circuit 22.

【００２７】演算回路２４は、演算回路２１と逆の演算
を施す回路である。この演算回路２４は、２系統の内部
バスライン（Ｄ，Ｅ）毎に設けられる排他的論理和回路
で構成され、データ反転信号に基づき、演算回路２１で
反転された表示データをさらに反転し、また、演算回路
２１で反転されなかった表示データはそのままの状態で
出力する回路である。演算回路２５は、交流化信号Ｍの
極性により、２系統の内部バスライン（Ｄ，Ｅ）上に送
出される表示データの順番が入れ替えられているので、
この順番を表示データの入力順に並べる変えるために、
マルチプレクス回路４１でＦＦ４とＦＦ５との選択順を
変更させるための回路である。この演算回路２５の演算
内容を、図９に示す。図９に示すように、この演算回路
２５は、交流化信号Ｍが「０」のときは、内部バスライ
ンＤ→内部バスラインＥ→内部バスラインＤの順に表示
データを出力させ、交流化信号Ｍが「１」のときは、内
部バスラインＥ→内部バスラインＤ→内部バスラインＥ
の順に表示データを出力させる。The arithmetic circuit 24 is a circuit for performing an arithmetic operation reverse to that of the arithmetic circuit 21. The arithmetic circuit 24 is constituted by an exclusive OR circuit provided for each of the two internal bus lines (D, E), and further inverts the display data inverted by the arithmetic circuit 21 based on the data inversion signal. The display data which is not inverted by the arithmetic circuit 21 is output as it is. The arithmetic circuit 25 changes the order of the display data transmitted on the two internal bus lines (D, E) according to the polarity of the AC signal M.
To change this order to the display data input order,
This is a circuit for changing the selection order of FF4 and FF5 in the multiplex circuit 41. FIG. 9 shows the operation contents of the operation circuit 25. As shown in FIG. 9, when the AC signal M is "0", the arithmetic circuit 25 causes the display data to be output in the order of the internal bus line D, the internal bus line E, and the internal bus line D. When M is “1”, the internal bus line E → the internal bus line D → the internal bus line E
Display data is output in the order of.

【００２８】演算回路２４で説明したように、転送する
表示データは、演算回路２１で演算された表示データを
逆演算する必要がある。そこで、本実施の形態の形態で
は、このデータ反転信号もＦＦ６〜ＦＦ８によりクロッ
ク信号（ＣＬ２）に同期して取り込み、また、前述した
ように、交流化信号Ｍにより、２系統の内部バスライン
（Ｄ，Ｅ）上に送出される表示データの順番が入れ替え
られているので、それに合わせて、演算回路２３のスイ
ッチ回路（６３，６４）により、ＦＦ７、ＦＦ８から出
力されるデータ反転信号を、内部信号線（Ｊ，Ｋ）に振
り分けて送出する。As described in the arithmetic circuit 24, the display data to be transferred needs to be inversely calculated from the display data calculated in the arithmetic circuit 21. Therefore, in the present embodiment, this data inversion signal is also taken in synchronism with the clock signal (CL2) by FF6 to FF8, and as described above, the two internal bus lines ( D, E), the order of the display data transmitted on the display circuit is changed, and accordingly, the switch circuits (63, 64) of the arithmetic circuit 23 change the data inversion signals output from the FFs 7 and FF8 into the internal data. The signals are distributed to the signal lines (J, K) and transmitted.

【００２９】この内部信号線（Ｊ，Ｋ）上のデータ反転
信号が、それぞれ、演算回路２４における、２系統の内
部バスライン（Ｄ，Ｅ）毎に設けられる排他的論理和回
路に入力される。また、クロック信号（ＣＬ２）の立ち
下がり時点で、内部信号線（Ｊ，Ｋ）上のデータ反転信
号は、ＦＦ９およびＦＦ１０に取り込まれ、演算回路２
６により、マルチプレクス回路４２でＦＦ９とＦＦ１０
との選択順を変更させ、入れ替えられている内部信号線
（Ｊ，Ｋ）上のデータ反転信号を、元の状態にして外部
に出力する。The data inversion signals on the internal signal lines (J, K) are input to exclusive OR circuits provided for the two internal bus lines (D, E) in the arithmetic circuit 24, respectively. . At the time of the falling edge of the clock signal (CL2), the data inversion signal on the internal signal line (J, K) is taken into FF9 and FF10, and
6, the multiplexing circuit 42 uses the FF9 and FF10
Is changed, and the inverted data signal on the replaced internal signal line (J, K) is returned to the original state and output to the outside.

【００３０】次に、遅延回路５１の動作について説明す
る。図１０に示すように、表示データを、クロック信号
の立ち上がり時点と立ち下がり時点で取り込む、デュア
ルエッジ取り込み方式の場合には、セットアップ期間、
およびホールド期間に余裕を持たせるために、表示デー
タの切り替わり時点の中間時点に、クロック信号（ＣＬ
２）の立ち上がり時点および立ち下がり時点が位置して
いる必要がある。しかしながら、図５に示すタイミング
チャートから分かるように、本実施の形態では、マルチ
プレクス回路４１から送出される表示データの切り替わ
り時点と、クロック信号（ＣＬ２）の立ち上がり時点お
よび立ち下がり時点とは一致している。これでは、次段
のドレインドライバ１３０では、表示データをＦＦ１〜
ＦＦ３で取り込むことができない。遅延回路５１は、外
部に出力されいるクロック信号（ＣＬ２）の位相を遅延
し、前述した問題点を解決するために設けられる。Next, the operation of the delay circuit 51 will be described. As shown in FIG. 10, in the case of a dual edge capture method in which display data is captured at the rising and falling points of a clock signal, a setup period,
And a clock signal (CL) at an intermediate point in time between the switching of the display data in order to have a margin in the hold period.
The rising point and the falling point in 2) need to be located. However, as can be seen from the timing chart shown in FIG. 5, in the present embodiment, the switching point of the display data sent from the multiplex circuit 41 coincides with the rising point and the falling point of the clock signal (CL2). ing. In this case, in the drain driver 130 at the next stage, the display data is changed to FF1 to
Cannot be captured by FF3. The delay circuit 51 is provided to delay the phase of the clock signal (CL2) output to the outside and to solve the above-described problem.

【００３１】図１１は、図３に示す遅延回路５１の一例
を示す回路図である。この図１１に示す回路は、縦続接
続されたｎ個のインバータ回路で構成される。ここで、
このインバータ回路の数（ｎ）は、図１２に示すよう
に、各ドレインドライバ１３０内で、外部から入力され
たクロック信号（ＣＬ２）が外部へ出力されるまでの伝
送経路中に、挿入される回路素子（例えば、インバータ
回路）５２により、論理レベルが反転する回数が奇数回
となるような値に設定することが好ましい。例えば、Ｃ
ＭＯＳインバータ回路では、各ＭＯＳトランジスタのし
きい値（Ｖth）が変化すると、出力パルス信号のデュー
ティ比（即ち、パルス信号の周期に対するＨｉｇｈレベ
ル期間の比）が変化する。そのため、ディジタル信号順
次転送方式を採用する液晶表示装置では、各ドレインド
ライバ１３０をクロック信号（ＣＬ２）が伝送していく
途中で、クロック信号（ＣＬ２）のデューティ比の変化
が累積されて、表示データとの位相差が大きくなる。FIG. 11 is a circuit diagram showing an example of the delay circuit 51 shown in FIG. The circuit shown in FIG. 11 is composed of n cascaded inverter circuits. here,
As shown in FIG. 12, the number (n) of the inverter circuits is inserted in the transmission path until the clock signal (CL2) input from the outside is output to the outside in each drain driver 130. It is preferable to set a value such that the number of times the logic level is inverted by the circuit element (eg, an inverter circuit) 52 is an odd number. For example, C
In the MOS inverter circuit, when the threshold value (Vth) of each MOS transistor changes, the duty ratio of the output pulse signal (that is, the ratio of the High level period to the period of the pulse signal) changes. Therefore, in the liquid crystal display device adopting the digital signal sequential transfer method, the change of the duty ratio of the clock signal (CL2) is accumulated while the clock signal (CL2) is being transmitted to each drain driver 130, and the display data is Becomes large.

【００３２】しかしながら、前述したように、各ドレイ
ンドライバ１３０で伝搬するクロック信号（ＣＬ２）の
論理レベルの反転回数が奇数回となるようにすることに
より、例えば、前段のドレインドライバ１３０でクロッ
ク信号（ＣＬ２）のデューティ比の大きくなるように変
化しても、次段のドレインドライバ１３０ではクロック
信号（ＣＬ２）のデューティ比が小さくなるように変化
する。これにより、全体で、クロック信号（ＣＬ２）の
デューティ比の変化を小さくすることが可能となる。However, as described above, by making the number of inversions of the logic level of the clock signal (CL2) propagated by each drain driver 130 an odd number, the clock signal ( Even if the duty ratio of CL2) changes so as to increase, the duty ratio of the clock signal (CL2) changes in the drain driver 130 in the next stage so as to decrease. This makes it possible to reduce the change in the duty ratio of the clock signal (CL2) as a whole.

【００３３】なお、デューティ比の変動を防止するため
に、表示データを反転して次段のドレインドライバにデ
ータ転送する方法は、シャープ技法、第７４号（１９９
９年８月）、第３２頁に記載されているが、本実施の形
態は、表示データをクロック信号（ＣＬ２）に同期させ
て次段に出力する点と、表示データを反転させずにクロ
ック信号（ＣＬ２）のみを反転させる点で、上記文献に
記載のものと異なっている。上記文献に記載のものは、
表示データをクロックに同期させて出力させる思想がな
いので、デューティ比変動を防止するために全表示デー
タを反転して出力させなければならない。したがって、
次段のドレインドライバは、反転された表示データを元
に戻すための制御回路が全表示データのビット数分必要
になり、ドレインドライバが大規模となる。A method of inverting the display data and transferring the data to the next-stage drain driver in order to prevent the fluctuation of the duty ratio is described in Sharp Technique, No. 74 (199).
This embodiment is described on page 32, in that the display data is output to the next stage in synchronization with the clock signal (CL2), and the clock is output without inverting the display data. This is different from that described in the above document in that only the signal (CL2) is inverted. What is described in the above document,
Since there is no idea to output the display data in synchronization with the clock, all the display data must be inverted and output in order to prevent a change in the duty ratio. Therefore,
In the drain driver of the next stage, a control circuit for returning the inverted display data to the original is required for the number of bits of all the display data, and the drain driver becomes large-scale.

【００３４】それに対して、本発明では、表示データを
クロック信号（ＣＬ２）に同期させて次段のドレインド
ライバに出力するので、表示データを反転して出力する
必要がなく、次段のドレインドライバは表示データを反
転する前に戻すための回路が不要となる。また、本発明
では、クロック信号（ＣＬ２）については、デューティ
比変動を防止するために、反転して出力することになる
が、次段のドレインドライバは、クロック信号（ＣＬ
２）についてのみ特別な制御回路を設けるだけで良いの
で回路が簡単になる。具体的には、本実施の形態では、
各ドレインドライバのスタートパルスをクロック信号
（ＣＬ２）で取り込むときのタイミングを正転クロック
と、反転クロックで同じにする回路を各ドレインドライ
バに設ける。On the other hand, in the present invention, the display data is output to the next-stage drain driver in synchronization with the clock signal (CL2), so that it is not necessary to invert and output the display data, and the next-stage drain driver is not required. Does not require a circuit for returning display data before inversion. In the present invention, the clock signal (CL2) is inverted and output in order to prevent a change in the duty ratio.
Since only a special control circuit needs to be provided only for 2), the circuit is simplified. Specifically, in the present embodiment,
Each drain driver is provided with a circuit in which the timing when the start pulse of each drain driver is captured by the clock signal (CL2) is the same between the normal clock and the inverted clock.

【００３５】図１３は、図３に示す遅延回路５１の他の
例を示す回路図であり、図１４は、図１３に示す遅延ラ
イン３１０の構成を示す回路図である。また、図１５
は、図１３に示す回路のタイミングチャートを示す図で
ある。この図１３に示す回路は、ディレイロックドルー
プ回路であり、アップ・ダウンカウンタ３１２は、入力
（ＩＮ）の立ち上がりエッジに対してＯＵＴ２（ＤＷ
Ｎ）がＨｉｇｈレベル、ＯＵＴ３（ＵＰ）がＬｏｗレベ
ルの状態にあるときは、さらに位相を遅らせるためにカ
ウンタ値を＋１する。デコーダ回路３１１は、アップ・
ダウンカウンタ３１２のカウント値をデコードして、当
該カウント値に対応する遅延ライン３１０のスイッチ素
子（ＨＩＺ）の一つをオンとし、信号線上の遅延素子Ｄ
ＥＬを増加させて、遅延ライン３１０の遅延時間を増加
させる。逆に、入力（ＩＮ）の立ち上がりエッジに対し
てＯＵＴ２（ＤＷＮ）がＬｏｗレベル、ＯＵＴ３（Ｕ
Ｐ）がＨｉｇｈレベルの状態にあるときは、アップ・ダ
ウンカウンタ３１２は、遅れすぎた位相を元に戻すため
にカウンタ値を−１する。デコーダ回路３１１は、アッ
プ・ダウンカウンタ３１２のカウント値をデコードし
て、当該カウント値に対応する遅延ライン３１０のスイ
ッチ素子（ＨＩＺ）の一つをオンとし、信号線上の遅延
素子ＤＥＬを減少させて、遅延ラインの遅延時間を減少
させる。また、入力（ＩＮ）の立ち上がりエッジに対し
てＯＵＴ２（ＤＷＮ）、ＯＵＴ３（ＵＰ）ともにＬｏｗ
レベルの状態にあるときは、位相が一致しているものと
して、アップ・ダウンカウンタ３１２はカウンタ値を保
持する。FIG. 13 is a circuit diagram showing another example of the delay circuit 51 shown in FIG. 3, and FIG. 14 is a circuit diagram showing a configuration of the delay line 310 shown in FIG. FIG.
FIG. 14 is a diagram showing a timing chart of the circuit shown in FIG. The circuit shown in FIG. 13 is a delay locked loop circuit, and the up / down counter 312 outputs OUT2 (DW) with respect to the rising edge of the input (IN).
When N) is at the high level and OUT3 (UP) is at the low level, the counter value is incremented by +1 to further delay the phase. The decoder circuit 311
The count value of the down counter 312 is decoded, one of the switch elements (HIZ) of the delay line 310 corresponding to the count value is turned on, and the delay element D on the signal line is turned on.
The delay time of the delay line 310 is increased by increasing the EL. Conversely, OUT2 (DWN) is at a low level with respect to the rising edge of the input (IN) and OUT3 (U
When P) is at the high level, the up / down counter 312 decrements the counter value by -1 in order to restore the phase that was too late. The decoder circuit 311 decodes the count value of the up / down counter 312, turns on one of the switch elements (HIZ) of the delay line 310 corresponding to the count value, and reduces the delay element DEL on the signal line. Reduce the delay time of the delay line. OUT2 (DWN) and OUT3 (UP) are both Low with respect to the rising edge of the input (IN).
When in the level state, the up / down counter 312 holds the counter value assuming that the phases match.

【００３６】図１６は、ドレインドライバ１３０とＦＰ
Ｃ基板１５０とのガラス基板との接続方法を説明するた
めの模式断面図である。図１６に示すように、ドレイン
ドライバ１３０には、ＦＰＣ基板１５０の配線層３２０
→ガラス基板ＳＵＢ１のメタライズ層３２１→ガラス基
板ＳＵＢ１の配線層３２２→ガラス基板ＳＵＢ１のメタ
ライズ層３２３→ドレインドライバ（半導体チップ）１
３０のバンプ電極３２４を経て、電源電圧が供給され
る。この場合に、本実施の形態では、図１７に示すよう
に、表示データ転送用回路（例えば、マルチプレクス回
路４１等）３３１に供給する電源と、クロック信号転送
用回路（例えば、遅延回路５１等）３３２に供給する電
源とを分離するようにしている。即ち、表示データ転送
用回路用３３１と、クロック信号転送用回路３３２と
に、それぞれ別のパッド電極３３３、および電源ライン
を介して電源を供給するようにしている。なお、図１７
は、本実施の形態のドレインドライバ１３０への電源電
圧供給系統を示す図であり、この図１７において、抵抗
Ｒは、ガラス基板のメタライズ層３２１→ガラス基板の
配線層３２２→ガラス基板のメタライズ層３２３→ドレ
インドライバ（半導体チップ）１３０のバンプ電極３２
４間の抵抗成分を示す。FIG. 16 shows the drain driver 130 and the FP
FIG. 5 is a schematic cross-sectional view for explaining a method of connecting a C substrate 150 to a glass substrate. As shown in FIG. 16, the drain driver 130 includes a wiring layer 320 of the FPC board 150.
→ metallized layer 321 of glass substrate SUB1 → wiring layer 322 of glass substrate SUB1 → metallized layer 323 of glass substrate SUB1 → drain driver (semiconductor chip) 1
A power supply voltage is supplied via the 30 bump electrodes 324. In this case, in the present embodiment, as shown in FIG. 17, a power supply to the display data transfer circuit (for example, the multiplex circuit 41 etc.) 331 and a clock signal transfer circuit (for example, the delay circuit 51 etc.) ) 332 is separated from the power supply. That is, power is supplied to the display data transfer circuit 331 and the clock signal transfer circuit 332 via separate pad electrodes 333 and power supply lines. Note that FIG.
FIG. 17 is a diagram showing a power supply voltage supply system to the drain driver 130 according to the present embodiment. In FIG. 17, a resistor R is a metallized layer 321 of a glass substrate → a wiring layer 322 of a glass substrate → a metallized layer of a glass substrate. 323 → bump electrode 32 of drain driver (semiconductor chip) 130
4 shows a resistance component between four.

【００３７】図１８は、表示データ転送用回路３３１に
供給する電源と、クロック信号転送用回路３３２に供給
する電源とを分離しない場合の電源電圧供給系統を示す
図であるが、この図１８に示す例では、表示データ転送
用回路３３１のマルチプレクス回路４１に流れる電流が
表示データのビット数だけ必要となるので、前記した抵
抗Ｒでの電圧低下が大きく、これにより、クロック信号
転送用回路３３２に供給される電源電圧が低下し、クロ
ック信号（ＣＬ２）の振幅が小さくなる。しかしなが
ら、本実施の形態では、表示データ転送用回路３３１に
供給する電源と、クロック信号転送用回路３３２に供給
する電源とを分離するようにしたので、前述したよう
な、クロック信号転送用回路３３２に供給される電源電
圧が低下し、クロック信号（ＣＬ２）の振幅が小さくな
ることがない。即ち、本実施の形態では、クロック信号
転送用回路３３２に対する表示データ転送用回路３３１
の影響を低減することが可能となる。FIG. 18 is a diagram showing a power supply voltage supply system when the power supply to the display data transfer circuit 331 and the power supply to the clock signal transfer circuit 332 are not separated. In the example shown, the current flowing through the multiplex circuit 41 of the display data transfer circuit 331 is required by the number of bits of the display data, so that the voltage drop at the resistor R is large. , And the amplitude of the clock signal (CL2) decreases. However, in the present embodiment, the power supplied to the display data transfer circuit 331 and the power supplied to the clock signal transfer circuit 332 are separated, so that the clock signal transfer circuit 332 described above is used. Does not decrease, and the amplitude of the clock signal (CL2) does not decrease. That is, in the present embodiment, the display data transfer circuit 331 with respect to the clock signal transfer circuit 332 is used.
Can be reduced.

【００３８】［実施の形態２］図１９は、本発明の実施
の形態２のデータ取込・演算回路１３３、およびデータ
出力回路１３４の回路構成を示す回路図である。この図
１９においても、点線より左側（矢印ＡＡの方向）が、
データ取込・演算回路１３３で、点線より右側（矢印Ｂ
Ｂの方向）が、データ出力回路１３４を表す。図１９に
示すように、本実施の形態では、スタンバイ回路（７
１，７２）を付加した点で、図２に示す前記実施の形態
のデータ取込・演算回路１３３、およびデータ出力回路
１３４と相違する。前述した演算回路（２１，２２，２
３）の演算は、外部から入力される表示データが、自ド
レインドライバ内で取り込む表示データである場合にの
み、必要となるものである。そこで、本実施の形態で
は、スタンバイ回路（７１，７２）により、外部から入
力される表示データが、自ドレインドライバ内で取り込
む表示データである場合に、演算回路（２１，２２，２
３）を有効とし、それ以外の場合には、演算回路（２
１，２２，２３）を無効とするものである。[Second Embodiment] FIG. 19 is a circuit diagram showing a circuit configuration of a data fetch / arithmetic circuit 133 and a data output circuit 134 according to a second embodiment of the present invention. Also in FIG. 19, the left side (the direction of arrow AA) from the dotted line is
In the data acquisition / operation circuit 133, the right side of the dotted line (arrow B)
B direction) indicates the data output circuit 134. As shown in FIG. 19, in the present embodiment, the standby circuit (7
1, 72) is different from the data fetch / calculation circuit 133 and the data output circuit 134 of the above embodiment shown in FIG. The arithmetic circuit (21, 22, 2
The calculation of 3) is necessary only when the display data input from the outside is the display data to be taken in the own drain driver. Therefore, in the present embodiment, when the display data input from the outside is the display data to be taken in the own drain driver by the standby circuit (71, 72), the arithmetic circuit (21, 22, 2)
3) is valid, otherwise, the arithmetic circuit (2
1, 2, 23) are invalidated.

【００３９】図２０は、図１９に示すスタンバイ回路７
１の回路構成を示すブロック図である。図２０に示すよ
うに、このスタンバイ回路７１では、カウンタ回路３５
０は、スタートパルス（表示データ取込開始信号）が入
力されると、クロック信号（ＣＬ２）をカウントする。
また、カウンタ回路３５０のカウンタ数が、所定のカウ
ント数以下の場合に、スイッチ回路３５１は、データ反
転信号を出力し、カウンタ回路３５０のカウンタ数が、
所定のカウント数を越えると、スイッチ回路３５１は、
一定のバイアス電圧（Ｈｉｇｈレベルの電圧、あるいは
Ｌｏｗレベルの電圧など）Ｖｂｂを出力する。これによ
り、演算回路２１は、表１に示す演算内容を実行するこ
とになる。FIG. 20 shows the standby circuit 7 shown in FIG.
FIG. 2 is a block diagram showing a circuit configuration of No. 1; As shown in FIG. 20, in the standby circuit 71, the counter circuit 35
When the start pulse (display data capture start signal) is input, 0 counts the clock signal (CL2).
When the counter number of the counter circuit 350 is equal to or smaller than the predetermined count number, the switch circuit 351 outputs a data inversion signal, and the counter number of the counter circuit 350 becomes
When the count exceeds a predetermined count, the switch circuit 351
A constant bias voltage (High-level voltage, Low-level voltage, or the like) Vbb is output. As a result, the arithmetic circuit 21 executes the arithmetic contents shown in Table 1.

【００４０】なお、スタンバイ回路７２も、スタンバイ
回路７１と同様の回路構成である。本実施の形態によれ
ば、外部から入力される表示データが、自ドレインドラ
イバ内で取り込む必要のない表示データ（換言すれば、
単に転送用の表示データ）である場合に、余分な演算を
行う必要がないので、消費電力を低減することができ
る。また、前記各実施の形態では、ドレインドライバ１
３０が、液晶表示パネルのガラス基板に直接実装されて
いる場合について説明したが、本発明は、これに限定さ
れるものではなく、ドレインドライバ１３０が、テープ
キャリアパッケージに搭載されるディジタル信号順次転
送方式の液晶表示装置にも適用可能であることはいうま
でない。以上、本発明者によってなされた発明を、前記
実施の形態に基づき具体的に説明したが、本発明は、前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。The standby circuit 72 has the same circuit configuration as the standby circuit 71. According to the present embodiment, the display data input from the outside is the display data that does not need to be captured in its own drain driver (in other words,
In the case of simply display data for transfer), there is no need to perform an extra operation, so that power consumption can be reduced. In each of the above embodiments, the drain driver 1
Although the case in which the drain driver 30 is directly mounted on the glass substrate of the liquid crystal display panel has been described, the present invention is not limited to this. It is needless to say that the present invention can be applied to a liquid crystal display device of a system. As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and can be variously modified without departing from the gist of the invention. Of course, it is.

【００４１】[0041]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明によれば、表示データおよびクロック信号
を各駆動回路間で順次転送する方式を採用する液晶表示
装置において、各駆動回路で正確に表示データを取り込
むことが可能となる。 （２）本発明によれば、液晶表示素子に表示される画像
に誤表示が起こるのを防止できるので、液晶表示素子に
表示される画像の表示品質を向上させることが可能とな
る。 （３）本発明によれば、各駆動回路内で、表示データお
よびクロック信号を転送する内部信号線を、駆動回路の
液晶駆動電圧出力に使用している表示データ伝送用の内
部バスラインで兼用するようにしたので、各駆動回路の
チップサイズを小さくすることが可能となる。 （４）本発明によれば、表示データ転送用回路の電源
と、クロック信号転送用回路の電源とを分離するように
したので、クロック信号転送用回路に対する表示データ
転送用回路の影響を低減することが可能となる。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows. (1) According to the present invention, in a liquid crystal display device adopting a method of sequentially transferring display data and a clock signal between respective drive circuits, it is possible for each of the drive circuits to accurately capture display data. (2) According to the present invention, it is possible to prevent an erroneous display from occurring in an image displayed on the liquid crystal display element, and thus it is possible to improve the display quality of an image displayed on the liquid crystal display element. (3) According to the present invention, in each drive circuit, an internal signal line for transferring display data and a clock signal is also used as an internal bus line for transmitting display data used for outputting a liquid crystal drive voltage of the drive circuit. Therefore, the chip size of each drive circuit can be reduced. (4) According to the present invention, the power supply of the display data transfer circuit and the power supply of the clock signal transfer circuit are separated, so that the influence of the display data transfer circuit on the clock signal transfer circuit is reduced. It becomes possible.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態１の液晶表示モジュールの
表示パネルの基本構成を示すブロック図である。FIG. 1 is a block diagram illustrating a basic configuration of a display panel of a liquid crystal display module according to Embodiment 1 of the present invention.

【図２】図１に示すドレインドライバの概略構成を示す
ブロック図である。FIG. 2 is a block diagram showing a schematic configuration of a drain driver shown in FIG.

【図３】本発明の実施の形態１の示すデータ取込・演算
回路、およびデータ出力回路の回路構成を示す回路図で
ある。FIG. 3 is a circuit diagram showing a circuit configuration of a data acquisition / operation circuit and a data output circuit according to the first embodiment of the present invention.

【図４】図３に示す回路図において、内部バスライン１
本当たりの回路構成を示す図である。FIG. 4 is a circuit diagram shown in FIG.
It is a figure showing the circuit configuration per book.

【図５】図４に示すクロック信号（ＣＬ２）と、表示デ
ータと、内部信号線上の表示データのタイミングチャー
トを示す図である。5 is a diagram showing a timing chart of a clock signal (CL2), display data, and display data on an internal signal line shown in FIG. 4;

【図６】表示データ転送用の内部信号線を、内部バスラ
インと別に設けた場合の構成を示す図である。FIG. 6 is a diagram showing a configuration in which an internal signal line for transferring display data is provided separately from an internal bus line.

【図７】本発明の実施の形態１のドレインドライバの各
色毎の隣接するドレイン信号線（Ｙ）当たりの回路構成
をより詳細に示す図である。FIG. 7 is a diagram showing in more detail a circuit configuration of an adjacent drain signal line (Y) for each color of the drain driver according to the first embodiment of the present invention.

【図８】図３に示す演算回路２２の演算内容を示す図で
ある。FIG. 8 is a diagram showing the contents of calculation by a calculation circuit 22 shown in FIG. 3;

【図９】図３に示す演算回路２５の演算内容を示す図で
ある。FIG. 9 is a diagram showing the operation contents of the operation circuit 25 shown in FIG. 3;

【図１０】表示データの取り込み時点を説明するための
図である。FIG. 10 is a diagram for explaining a point in time when display data is captured.

【図１１】図３に示す遅延回路５１の一例を示す回路図
である。FIG. 11 is a circuit diagram showing an example of a delay circuit 51 shown in FIG.

【図１２】図１１に示すインバータ回路の数の設定方法
を説明するための図である。12 is a diagram for explaining a method of setting the number of inverter circuits shown in FIG.

【図１３】図３に示す遅延回路５１の他の例を示す回路
図である。FIG. 13 is a circuit diagram showing another example of the delay circuit 51 shown in FIG. 3;

【図１４】図１３に示す遅延ライン３１０の構成を示す
回路図である。FIG. 14 is a circuit diagram showing a configuration of delay line 310 shown in FIG.

【図１５】図１３に示す回路のタイミングチャートを示
す図である。15 is a diagram showing a timing chart of the circuit shown in FIG. 13;

【図１６】ドレインドライバとＦＰＣ基板とのガラス基
板との接続方法を説明するための模式断面図である。FIG. 16 is a schematic cross-sectional view for explaining a method of connecting a drain driver and a glass substrate to an FPC substrate.

【図１７】本発明の実施の形態１のドレインドライバへ
の電源電圧供給系統を示す図である。FIG. 17 is a diagram illustrating a power supply voltage supply system to the drain driver according to the first embodiment of the present invention.

【図１８】表示データ転送用回路に供給する電源と、ク
ロック信号転送用回路に供給する電源とを分離しない場
合の電源電圧供給系統を示す図である。FIG. 18 is a diagram showing a power supply voltage supply system in a case where power supplied to a display data transfer circuit and power supplied to a clock signal transfer circuit are not separated.

【図１９】本発明の実施の形態２のデータ取込・演算回
路、およびデータ出力回路の回路構成を示す回路図であ
る。FIG. 19 is a circuit diagram showing a circuit configuration of a data acquisition / operation circuit and a data output circuit according to the second embodiment of the present invention.

【図２０】図１９に示すスタンバイ回路７１の回路構成
を示すブロック図である。20 is a block diagram showing a circuit configuration of a standby circuit 71 shown in FIG.

【符号の説明】[Explanation of symbols]

１〜１０…Ｄ型フリップ・フロップ回路、２１〜２６…
演算回路、３１〜３２，２３５Ａ，２３５Ｂ，２３６
Ａ，２３６Ｂ…ラッチ回路、４１，４２…マルチプレク
ス回路、５１…遅延回路、５２…回路素子、６１，６
２，６３，６４，３５１…スイッチ回路、７１，７２…
スタンバイ回路、１００…液晶表示パネル、１１０…タ
イミングコントローラ、１２０…電源回路、１３０…ド
レインドライバ、１３１…クロック制御回路、１３２…
ラッチアドレスセレクタ、１３３…データ取込・演算回
路、１３４…データ出力回路、１３５…ラッチ回路
（１）、１３６…ラッチ回路（２）、１３７，３１１，
２３７Ａ，２３７Ｂ…デコーダ回路、１３８，２３８
Ａ，２３８Ｂ…アンプ回路、１３９…階調電圧生成回
路、１４０…ゲートドライバ、１５０…フレキシブルプ
リント配線基板（ＦＰＣ基板）、２３９…スイッチ部、
３１０…遅延ライン、３１２，３５０…カウンタ、３２
０，３２２…配線層、３２１，３２３…メタライズ層、
３２４…バンプ電極、３３１…表示データ転送用回路、
３３１…クロック信号（ＣＬ２）転送用回路、３３３…
パッド電極、ＳＵＢ１…ガラス基板、Ｒ…抵抗、ＤＥＬ
…遅延素子、ＨＩＺ…スイッチ素子、ＰＩＸ…画素電
極、ＴＦＴ…薄膜トランジスタ、Ｇ…走査信号線（また
はゲート信号線）、Ｄ，Ｙ…映像信号線（またはドレイ
ン信号線）、ＣＳＴ…保持容量、ＣＬ…容量線。1-10 ... D-type flip-flop circuit, 21-26 ...
Arithmetic circuits, 31 to 32, 235A, 235B, 236
A, 236B: Latch circuit, 41, 42: Multiplex circuit, 51: Delay circuit, 52: Circuit element, 61, 6
2, 63, 64, 351 switch circuit, 71, 72 ...
Standby circuit, 100: liquid crystal display panel, 110: timing controller, 120: power supply circuit, 130: drain driver, 131: clock control circuit, 132:
Latch address selector, 133: data fetch / arithmetic circuit, 134: data output circuit, 135: latch circuit (1), 136: latch circuit (2), 137, 311,
237A, 237B... Decoder circuits, 138, 238
A, 238B: amplifier circuit, 139: gradation voltage generation circuit, 140: gate driver, 150: flexible printed wiring board (FPC board), 239: switch section,
310 ... delay line, 312, 350 ... counter, 32
0,322 ... wiring layer, 321,323 ... metallization layer,
324: bump electrode, 331: display data transfer circuit,
331 ... Clock signal (CL2) transfer circuit, 333 ...
Pad electrode, SUB1: glass substrate, R: resistor, DEL
... delay element, HIZ ... switch element, PIX ... pixel electrode, TFT ... thin film transistor, G ... scanning signal line (or gate signal line), D, Y ... video signal line (or drain signal line), CST ... storage capacitor, CL ... capacitance line.

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────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成１２年６月２日（２０００．６．２）[Submission date] June 2, 2000 (2006.2)

【手続補正１】[Procedure amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】０００３[Correction target item name] 0003

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【０００３】[0003]

【発明が解決しようとする課題】前述したようなディジ
タル信号順次転送方式を採用する液晶表示装置では、タ
イミングコントローラ（または表示制御装置）から送出
された表示データとクロック信号とは、各駆動回路内の
信号線、および各駆動回路間の伝送線路（ガラス基板上
の伝送線路またはテープキャリアパッケージ上の伝送線
路）を伝搬することになる。そのため、各駆動回路内の
信号線の抵抗および容量、各駆動回路間の伝送線路の抵
抗および容量、さらには、各駆動回路と各駆動回路間の
伝送線路との接続部の接続抵抗などにより、表示データ
およびクロック信号は遅延される。この場合に、この遅
延時間は、表示データの各ビット、および、クロック信
号毎に相違する。そして、クロック信号と各ビット毎の
表示データとの間で、位相のずれが大きくなると、クロ
ック信号で表示データを取り込む際のセットアップ期
間、あるいは、ホールド期間が減少し、最悪の場合、各
駆動回路で表示データを取り込むことができなくなる恐
れがある。 [SUMMARY OF THE INVENTION In a liquid crystal display device employing the digital signal sequential transfer system as described above, a timing controller (or the display control unit) The display data and the clock signal sent from the respective driving circuits , And transmission lines between the drive circuits (transmission lines on a glass substrate or transmission lines on a tape carrier package). Therefore, the resistance and capacitance of the signal line in each drive circuit, the resistance and capacitance of the transmission line between each drive circuit, and the connection resistance of the connection between each drive circuit and the transmission line between each drive circuit, etc. The display data and the clock signal are delayed. In this case, the delay time differs for each bit of the display data and each clock signal. When the phase shift between the clock signal and the display data for each bit becomes large, the setup period or the hold period when capturing the display data with the clock signal decreases, and in the worst case, each drive circuit May not be able to capture display data.

【手続補正２】[Procedure amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００１２[Correction target item name] 0012

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００１２】各画素は、画素電極ＰＩＸと薄膜トランジ
スタＴＦＴから成り、複数の走査信号線（またはゲート
信号線）Ｇと複数の映像信号線（またはドレイン信号
線）Ｄとの交差する部分に対応して設けられる。なお、
本実施の形態では、画素電極ＰＩＸの電位を保持するた
めに、保持容量ＣＳＴを各画像毎に設けている。ＣＬ
は、保持容量ＣＳＴに基準電圧Ｖｃｏｍを供給するため
の容量線である。なお、容量線ＣＬは、前のラインの走
査信号線Ｇで代用することもできる。各画素の薄膜トラ
ンジスタＴＦＴは、ソースが画素電極ＰＩＸに接続さ
れ、ドレインが映像信号線Ｄに接続され、ゲートが走査
信号線Ｇに接続され、画素電極ＰＩＸに表示電圧（階調
電圧）を供給するためのスイッチとして機能する。な
お、ソース、ドレインの呼び方は、バイアスの関係で逆
となることもあるが、ここでは、映像信号線Ｄに接続さ
れる方をドレインと称する。Each pixel is composed of a pixel electrode PIX and a thin film transistor TFT, and corresponds to an intersection of a plurality of scanning signal lines (or gate signal lines) G and a plurality of video signal lines (or drain signal lines) D. Provided. In addition,
In the present embodiment, a storage capacitor CST is provided for each image in order to hold the potential of the pixel electrode PIX. CL
Is a capacitance line for supplying the reference voltage Vcom to the storage capacitor CST. Note that the scanning line G of the preceding line can be substituted for the capacitance line CL. The thin film transistor TFT of each pixel has a source connected to the pixel electrode PIX, a drain connected to the video signal line D, a gate connected to the scanning signal line G, and supplying a display voltage (gradation voltage) to the pixel electrode PIX. Function as a switch for Although the names of the source and the drain may be reversed depending on the relationship of the bias, here, the one connected to the video signal line D is referred to as the drain.

【手続補正３】[Procedure amendment 3]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００３３[Correction target item name] 0033

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００３３】なお、デューティ比の変動を防止するため
に、表示データを反転して次段のドレインドライバにデ
ータ転送する方法は、シャープ技報、第７４号（１９９
９年８月）、第３２頁に記載されているが、本実施の形
態は、表示データをクロック信号（ＣＬ２）に同期させ
て次段に出力する点と、表示データを反転させずにクロ
ック信号（ＣＬ２）のみを反転させる点で、上記文献に
記載のものと異なっている。上記文献に記載のものは、
表示データをクロックに同期させて出力させる思想がな
いので、デューティ比変動を防止するために全表示デー
タを反転して出力させなければならない。したがって、
次段のドレインドライバは、反転された表示データを元
に戻すための制御回路が全表示データのビット数分必要
になり、ドレインドライバが大規模となる。A method of inverting display data and transferring the data to the next-stage drain driver in order to prevent fluctuation of the duty ratio is disclosed in Sharp Technical Report , No. 74 (199).
This embodiment is described on page 32, in that the display data is output to the next stage in synchronization with the clock signal (CL2), and the clock is output without inverting the display data. This is different from that described in the above document in that only the signal (CL2) is inverted. What is described in the above document,
Since there is no idea to output the display data in synchronization with the clock, all the display data must be inverted and output in order to prevent a change in the duty ratio. Therefore,
In the drain driver of the next stage, a control circuit for returning the inverted display data to the original is required for the number of bits of all the display data, and the drain driver becomes large-scale.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋山 賢一 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 斎藤 一成 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 小倉 明 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 縣 健太郎 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 Ｆターム(参考） 2H093 NA16 NA43 NA53 NA64 NC16 NC21 NC22 NC26 NC27 NC34 NC35 ND34 ND39 ND40 ND42 NE03 5C006 AA16 AC11 AC21 AF71 BB16 BC12 BF04 FA16 5C080 AA10 BB05 DD09 EE29 FF11 GG12 JJ02 JJ03 JJ04  ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Kenichi Akiyama 3300 Hayano, Mobara-shi, Chiba Prefecture Within Hitachi, Ltd. Display Group (72) Inventor Kazunari Saito 3300, Hayano, Mobara-shi, Chiba Prefecture Within Hitachi, Ltd. Display Group (72) Inventor Akira Ogura 3681 Hayano, Mobara City, Chiba Prefecture Inside Hitachi Device Engineering Co., Ltd. (72) Kentaro Agata 3681 Hayano Mobara City, Chiba Prefecture F-Term within Hitachi Device Engineering Corporation 2H093 NA16 NA43 NA43 NA53 NA64 NC16 NC21 NC22 NC26 NC27 NC34 NC35 ND34 ND39 ND40 ND42 NE03 5C006 AA16 AC11 AC21 AF71 BB16 BC12 BF04 FA16 5C080 AA10 BB05 DD09 EE29 FF11 GG12 JJ02 JJ04 JJ04

Claims (16)

【特許請求の範囲】[Claims] 【請求項１】 複数の画素を有する液晶表示素子と、 前記画素を駆動する駆動回路とを備える液晶表示装置で
あって、 前記駆動回路は、内部信号線と、 外部から入力されるクロック信号の第１のレベルから第
２のレベル、または第２のレベルから第１のレベルへの
切り替わり時のタイミングの少なくとも１つに同期し
て、外部から入力される表示データを取り込み、前記内
部信号線に出力するデータ取り込み手段と、 前記クロック信号の第１のレベルから第２のレベル、あ
るいは第２のレベルから第１のレベルへの切り替わり時
のタイミングの少なくとも１つに同期して、前記内部信
号線上の表示データを取り込み、外部に出力するデータ
出力手段とを有することを特徴とする液晶表示装置。1. A liquid crystal display device comprising: a liquid crystal display element having a plurality of pixels; and a drive circuit for driving the pixels, wherein the drive circuit has an internal signal line and a clock signal input from the outside. In synchronization with at least one of the timings when switching from the first level to the second level or from the second level to the first level, display data input from the outside is taken in, and the internal signal line is input to the internal signal line. Data output means for outputting, and at least one of timings when the clock signal is switched from the first level to the second level or from the second level to the first level, on the internal signal line. And a data output means for taking in the display data and outputting the data to the outside. 【請求項２】 前記内部信号線は、前記駆動回路の液晶
駆動電圧出力に使用している表示データ転送用の内部バ
スラインを兼用していることを特徴とする請求項１に記
載の液晶表示装置。2. The liquid crystal display according to claim 1, wherein the internal signal line also serves as an internal bus line for transferring display data used for outputting a liquid crystal driving voltage of the driving circuit. apparatus. 【請求項３】 前記データ取り込み手段は、前記クロッ
ク信号の第１のレベルから第２のレベル、または第２の
レベルから第１のレベルへの切り替わり時のタイミング
の少なくとも１つに同期して取り込んだ表示データに対
して、外部から入力される制御信号に基づき演算を施し
て前記内部信号線に出力し、 前記データ出力手段は、前記クロック信号の第１のレベ
ルから第２のレベル、あるいは第２のレベルから第１の
レベルへの切り替わり時のタイミングの少なくとも１つ
に同期して、取り込んだ前記内部信号線上の表示データ
に対して前記制御信号で再演算を施して、表示データを
外部から入力された状態にして出力することを特徴とす
る請求項１に記載の液晶表示装置。3. The data capturing means captures the clock signal in synchronization with at least one of timings when the clock signal switches from a first level to a second level or from a second level to the first level. The display data is subjected to an operation based on a control signal input from the outside, and is output to the internal signal line. The data output means is configured to output a first level to a second level or a second level of the clock signal. In synchronization with at least one of the timings of switching from the second level to the first level, the display data on the internal signal line is recalculated with the control signal in synchronization with at least one of the timings. 2. The liquid crystal display device according to claim 1, wherein the output is performed in an input state. 【請求項４】 前記データ取り込み手段は、前記外部か
ら入力される表示データが自分の駆動回路内で使用する
ときは、前記表示データに対して、外部から入力される
制御信号に基づき演算を施して前記内部信号線に出力
し、前記外部から入力される表示データを次段の駆動回
路に出力する場合は、前記クロック信号の第１のレベル
から第２のレベル、または第２のレベルから第１のレベ
ルへの切り替わり時のタイミングの少なくとも１つに同
期して取り込んだ表示データに対して前記演算を行わな
いで前記内部信号線に出力し、 前記データ出力手段は、前記内部信号線上の表示データ
を演算を行わずにそのまま出力することを特徴とする請
求項１に記載の液晶表示装置。4. When the display data input from the outside is used in its own driving circuit, the data capturing means performs an operation on the display data based on a control signal input from the outside. In the case where the clock signal is output to the internal signal line and the display data input from the outside is output to the next driving circuit, the clock signal is output from the first level to the second level or from the second level to the second level. And outputting the display data to the internal signal line without performing the operation on the display data captured in synchronization with at least one of the timings at the time of switching to the level of “1”. 2. The liquid crystal display device according to claim 1, wherein the data is output as it is without performing an operation. 【請求項５】 前記駆動回路は、前記外部から入力され
るクロック信号を、外部に出力するクロック出力手段を
有し、 前記クロック出力手段は、前記データ出力手段に入力さ
れた後のクロック信号を所定時間遅延して外部に出力す
る遅延手段を有することを特徴とする請求項１に記載の
液晶表示装置。5. The driving circuit has clock output means for outputting the clock signal input from the outside to the outside, wherein the clock output means outputs the clock signal after being input to the data output means. 2. The liquid crystal display device according to claim 1, further comprising a delay unit that outputs the data to the outside after a predetermined time delay. 【請求項６】 前記遅延手段は、ディレイロックドルー
プ回路を有することを特徴とする請求項５に記載の液晶
表示装置。6. The liquid crystal display device according to claim 5, wherein said delay means has a delay locked loop circuit. 【請求項７】 前記データ出力手段に供給する電源と、
前記クロック出力手段に供給する電源とを分離したこと
を特徴とする請求項５に記載の液晶表示装置。7. A power supply for supplying to the data output means,
6. The liquid crystal display device according to claim 5, wherein a power supply to the clock output unit is separated. 【請求項８】 前記駆動回路は、前記外部から入力され
るクロック信号を、縦続接続されたインバータ回路を通
して次段の駆動回路に出力し、 前記インバータ回路の数は、クロック信号入力端子から
クロック信号出力端子までの伝送経路中で、回路素子に
よるクロック信号の論理反転回数が奇数回数になるよう
設定されていることを特徴とする請求項１に記載の液晶
表示装置。8. The drive circuit outputs the clock signal input from the outside to a next-stage drive circuit through a cascade-connected inverter circuit, and the number of the inverter circuits is determined by a clock signal input terminal. 2. The liquid crystal display device according to claim 1, wherein the number of logical inversions of the clock signal by the circuit element is set to an odd number in the transmission path to the output terminal. 【請求項９】 複数の画素を有する液晶表示素子と、 前記画素を駆動する駆動回路とを備える液晶表示装置で
あって、 前記駆動回路は、２系統の内部信号線と、 外部から入力されるクロック信号の第１のレベルから第
２のレベル、および第２のレベルから第１のレベルへの
切り替わり時のタイミングに同期して、外部から入力さ
れる表示データを取り込み、交互に一方の内部信号線あ
るいは他方の内部信号線に出力するデータ取り込み手段
と、 前記クロック信号の第１のレベルから第２のレベル、あ
るいは第２のレベルから第１のレベルへの切り替わり時
のタイミングに同期して、前記２系統の内部信号線上の
表示データを取り込み、当該取り込んだ２系統の表示デ
ータを交互に出力することにより、１系統の表示データ
として出力するデータ出力手段とを有することを特徴と
する液晶表示装置。9. A liquid crystal display device comprising: a liquid crystal display element having a plurality of pixels; and a drive circuit for driving the pixels, wherein the drive circuit is provided with two internal signal lines and an external input. In synchronization with the timing at which the clock signal switches from the first level to the second level and from the second level to the first level, display data input from the outside is taken in, and one of the internal signals is alternately input. A data fetching means for outputting to the line or the other internal signal line, and a timing at which the clock signal is switched from a first level to a second level or from a second level to a first level, The display data on the two internal signal lines is fetched, and the fetched two lines of display data are output alternately, thereby outputting one line of display data. A liquid crystal display device; and a data output unit. 【請求項１０】 前記内部信号線は、前記駆動回路の液
晶駆動電圧出力に使用している表示データ転送用の内部
バスラインを兼用していることを特徴とする請求項９に
記載の液晶表示装置。10. The liquid crystal display according to claim 9, wherein the internal signal line also serves as an internal bus line for transferring display data used for outputting a liquid crystal driving voltage of the driving circuit. apparatus. 【請求項１１】 前記データ取り込み手段は、前記クロ
ック信号の第１のレベルから第２のレベル、および第２
のレベルから第１のレベルへの切り替わり時のタイミン
グに同期して取り込んだ表示データに対して、外部から
入力される制御信号に基づき演算を施して前記内部信号
線に出力し、 前記データ出力手段は、前記クロック信号の第１のレベ
ルから第２のレベル、あるいは第２のレベルから第１の
レベルへの切り替わり時のタイミングに同期して、取り
込んだ前記内部信号線上の表示データに対して前記制御
信号で再演算を施して、表示データを外部から入力され
た状態にして出力することを特徴とする請求項９に記載
の液晶表示装置。11. The data acquisition means according to claim 1, wherein said clock signal has a first level to a second level,
The display data captured in synchronization with the timing of switching from the first level to the first level is subjected to an operation based on a control signal input from the outside, and is output to the internal signal line; Synchronizes with the timing at which the clock signal switches from the first level to the second level, or from the second level to the first level, with respect to the acquired display data on the internal signal line. 10. The liquid crystal display device according to claim 9, wherein a recalculation is performed by a control signal to output the display data in a state of being input from the outside. 【請求項１２】 前記データ取り込み手段は、前記外部
から入力される表示データが自分の駆動回路内で使用す
るときは、前記表示データに対して、外部から入力され
る制御信号に基づき演算を施して前記内部信号線に出力
し、前記外部から入力される表示データを次段の駆動回
路に出力する場合は、前記クロック信号の第１のレベル
から第２のレベル、および第２のレベルから第１のレベ
ルへの切り替わり時のタイミングに同期して取り込んだ
表示データに対して前記演算を行わないで前記内部信号
線に出力し、 前記データ出力手段は、前記内部信号線上の表示データ
を演算を行わずにそのまま出力することを特徴とする請
求項９に記載の液晶表示装置。12. When the display data input from the outside is used in its own driving circuit, the data capturing means performs an operation on the display data based on a control signal input from the outside. When the display signal is output to the internal signal line and the display data input from the outside is output to the next driving circuit, the clock signal is output from the first level to the second level and from the second level to the second level. 1 is output to the internal signal line without performing the operation on the display data captured in synchronization with the timing at the time of switching to the 1 level, and the data output unit performs an operation on the display data on the internal signal line. The liquid crystal display device according to claim 9, wherein the output is performed without being performed. 【請求項１３】 前記駆動回路は、前記外部から入力さ
れるクロック信号を、外部に出力するクロック出力手段
を有し、 前記クロック出力手段は、前記データ出力手段に入力さ
れた後のクロック信号を所定時間遅延して外部に出力す
る遅延手段を有することを特徴とする請求項９に記載の
液晶表示装置。13. The driving circuit has clock output means for outputting the clock signal input from the outside to the outside, wherein the clock output means outputs the clock signal after being input to the data output means. 10. The liquid crystal display device according to claim 9, further comprising a delay unit that outputs the signal to the outside after a predetermined time delay. 【請求項１４】 前記遅延手段は、ディレイロックドル
ープ回路を有することを特徴とする請求項１３に記載の
液晶表示装置。14. The liquid crystal display device according to claim 13, wherein said delay means has a delay locked loop circuit. 【請求項１５】 前記データ出力手段に供給する電源
と、前記クロック出力手段に供給する電源とを分離した
ことを特徴とする請求項１３に記載の液晶表示装置。15. The liquid crystal display device according to claim 13, wherein a power supply supplied to said data output means and a power supply supplied to said clock output means are separated. 【請求項１６】 前記駆動回路は、前記外部から入力さ
れるクロック信号を、縦続接続されたインバータ回路を
通して次段の駆動回路に出力し、 前記インバータ回路の数は、クロック信号入力端子から
クロック信号出力端子までの伝送経路中で、回路素子に
よるクロック信号の論理反転回数が奇数回数になるよう
設定されていることを特徴とする請求項９に記載の液晶
表示装置。16. The drive circuit outputs the clock signal input from the outside to a next-stage drive circuit through a cascade-connected inverter circuit. The number of the inverter circuits is determined by a clock signal input terminal. 10. The liquid crystal display device according to claim 9, wherein the number of logical inversions of the clock signal by the circuit element is set to an odd number in the transmission path to the output terminal.