JP3957884B2 - Matrix drive type image display device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、液晶画像表示装置等のマトリクス駆動型画像表示装置に関し、特に表示駆動コントローラから情報信号線ドライバヘの画像データ転送技術を改善したものに関する。
【0002】
【従来の技術】
図2は従来の液晶画像表示装置のシステムブロック図である。同図において、1は走査信号電極と情報信号電極がマトリクス状に配置された液晶表示パネル、2は情報信号電極に情報信号を印加するように配置された情報信号線ドライバであるセグメントドライバ、3は走査信号線ドライバであるコモンドライバ、4はセグメントバス基板、5はコモンバス基板、6は情報信号線ドライバ2に画像データおよびそのサンプリングクロックを転送する液晶駆動コントローラ、7は画像データバス、8は画像データサンプリングクロック信号(SCLK)線、9は画像データ入力制御信号(SDI)線、10はラッチ信号(LATCH)線、11はコモン制御信号群、12はグラフィックコントローラ、13は画像データバス、14は画像データサンプリングクロック信号(FCLK)線、15は画像データ転送イネーブル信号(ENABLE)線、16は水平同期信号(Hsync)線、17は垂直同期信号(Vsync)線である。
【0003】
図3に示すように、液晶パネル1に対して並列に配列された各セグメントドライバ2(2−1、2−2、…、2−(n−1)、2−n)には画像データ、サンプリングクロックSCLK、ラッチ信号LATCHが共通に入力されており、また画像データ入力制御信号(SDI)線9およびSDO*(SDO1、…、SDOn−1)によって各隣接セグメントドライバ2はカスケード接続されている。SDO*は各セグメントドライバ2より、後述するタイミングで出力される信号をも意味する。
【0004】
グラフィックコントローラ12は、ホストコンピュータからの画像データおよび制御信号を受け取り、図4および図5に示す所定の転送フォーマットにより、液晶駆動コントローラ6ヘ、画像データバス13の各バス1D0〜ID35のデータ、サンプリングクロックFCLK、1水平走査期間(1H)を設定する水平同期信号Hsyncおよび1フレーム期間を設定する垂直同期信号Vsyncを転送する。
【0005】
ここでは、画像データバス13のバス幅を36ビット幅としている。これは、液晶パネルの表示性能がR,G,B各色6階調表現として、262,144色表示である場合、R,G,Bの3色に各6ビットずつの画像データが、画像データ転送周波数低減のために2系統(2ポート)で送られるため、3×6×2=36ビットとなるからである。図6は各画像データバスID0〜ID35と画像データの対応の一例を示す図である。
【0006】
図4に示す通り、グラフィックコントローラ12からの各画像データバスID0〜ID35の画像データは、イネーブル信号ENABLEのHigh(ハイ)期間に有効なデータValidが転送され、サンプリングクロックFCLKの立上りエッジによって、液晶駆動コントローラ6にサンプリングされる。サンプリングされた画像データは、水平同期信号HsyncのHighのタイミングで1水平走査期間分(液晶パネルの1走査線分)の画像データとして、液晶駆動コントローラ6にラッチされる。垂直同期信号Vsyncおよび水平同期信号HsyncのHigh期間とその前後は、イネーブル信号ENABLEはLow(ロー)とされ、この期間の画像データは無効とされる(通常、この期間の画像データはLowとされる)。
【0007】
液晶駆動コントローラ6から液晶表示パネル1ヘの制御信号や画像データの転送は次のようにして行われる。すなわち、液晶駆動コントローラ6は、グラフィックコントローラ12からの垂直同期信号Vsyncおよび水平同期信号Hsyncから、コモンドライバ3の走査タイミング制御信号を生成し、コモン制御信号線群11を介して、コモンバス基板5に送出する。一方、前述のようにして液晶駆動コントローラ6にサンプリングおよびラッチされた画像データは、各18ビット幅の第1のポートのセグメントドライバ用データと、第2のポートのセグメントドライバ用データとが、36ビット幅の画像データバス7を介して、セグメントバス基板4に送出される。
【0008】
図7はセグメントドライバ2ヘの画像データの従来の転送方式を示す。同図に示す通り、画像データは18ビット幅×2ポート(IDB0〜IDB35)で全ドライバ分がシリアルに転送されており、その画像データの最初のデータIDB0、IDB1、…、IDB34、IDB35が送られると同時に、画像データ入力制御信号SDIがHighになる。すると図3の第1のセグメントドライバ2−1は、サンプリングクロックSCLKの立上りエッジによって、画像データをサンプリングし始めると同時に、サンプリングクロックSCLKのサイクル数のカウントを開始する。そして、セグメントドライバの出力本数×階調数分の画像データのサンプリングを行った時点、例えばここでは240出力のセグメントドライバであるとすると、サンプリングクロックSCLKを40カウント(240本×6階調データ÷36ビットバス=40)した時点で、第1のセグメントドライバ2−1は画像データのサンプリングを完了すると共に、第2のセグメントドライバ2−2ヘの画像データ入力制御信号SDO1をHighとする。第2のセグメントドライバ2−2はSDO1がHighとなってから、第1のセグメントドライバ2−1と同様にして、画像データIDB1440、IDB1441、…、IDB1474、IDB1475からのサンプリングを行う。以降、同様にして、第3、第4、…のセグメントドライバ2−3、2−4、…も画像データのサンプリングを行う。
【0009】
上記の如くサンプリングされた画像データは、1水平走査期間1H毎に送出されるラッチ信号LATCHにより、液晶パネル1を駆動するための画像データとしてラッチされる。
【0010】
図9は、ある1つの画像データバスIDB*における画像データのサンプリングおよびラッチを行う回路構成の一例を示す。28は画像データ入力制御信号SDIとサンプリングクロックSCLKを受けて、次段のフリップフロップ回路のサンプリングタイミング信号を生成するコントロール回路、29(29−1〜29−N)は画像データのサンプリングを行うフリップフロップ回路(Nはある1つの画像データバスIDB*が1水平走査期間1Hにサンプリングする画像データのビット数)、30は各フリップフロップ回路29からのデータをラッチ信号LATCHのタイミングでラッチするNビットラッチ回路である。コントロール回路28およびフリップフロップ回路29によって、サンプリングクロックSCLKの立上りエッジのタイミングでサンプリングされた画像データは、ラッチ信号LATCHのタイミングで1水平走査期間分の画像データとして、ラッチ回路30にラッチされる。
【0011】
以上述べたように、液晶駆動コントローラ6からセグメントドライバ2への画像データ転送において、従来は画像データのサンプリングを常にサンプリングクロックSCLKの立上りエッジまたは立下りエッジのみで行っているため(ここでは立上りエッジのタイミングのみの場合について説明している)、データ転送周波数に対して、画像データのサンプリングクロックは2倍の周波数を必要としている。
【0012】
【発明が解決しようとする課題】
ところで、液晶パネルの多表示色化や高精細化が進むにつれて、液晶駆動コントローラからセグメントドライバへの画像データの転送量は増加の一途をたどっている。より多くの画像データの転送に対応していくためには、簡便には、データ転送のバス幅を広げたり、データ転送周波数を上げること等が考えられる。また、特開平6−95618号公報に開示されているように、画像データを立上りエッジおよび立下りの両エッジのタイミングで送出することも考えられる。
【0013】
しかしながら、バス幅を広げれば、プリント基板上の配線引回しの問題や、接続ケーブル本数、コネクタの増加等の問題が生じてくる。一方、クロック周波数やデータ転送周波数を上げることは、不要輻射ノイズ、システムの消費電力の増加、そして図2のセグメントバス基板4が非常に細長い基板であるという形状からくる伝送線路インピーダンス特性上の問題があり、信号の伝播遅延等を考えると、周波数を上げていくことにも限界が生じてくる。また、画像データを両エッジのタイミングで送出する場合は、片方のエッジのタイミングで送出されている従来のデータ転送フォーマットの変更を要し、グラフィックチップの標準品を使用できなくなるなどの問題を生じる。
【0014】
本発明の目的は、このような従来技術の問題点に鑑み、マトリクス駆動型画像表示装置において、上述のような問題を生じることなく、より多くの画像データの転送に対応できるようにすることにある。
【0015】
【課題を解決するための手段】
この目的を達成するため本発明のマトリクス駆動型画像表示装置では、走査信号電極と情報信号電極が互いにマトリクス状に配置された表示パネルと、
前記情報信号電極に情報信号を印加するように配置された複数の情報信号線ドライバと、
前記複数の情報信号線ドライバに画像データを転送する表示駆動コントローラと、を備え、
前記複数の情報信号線ドライバの各々は、
前記サンプリングクロックを入力し、該サンプリングクロックを1/2倍の周波数に分周する分周回路と、
前記分周回路からの1/2倍の周波数に分周されたサンプリングクロックを入力する第1の端子と、複数のフリップフロップ回路と、前記第1の端子から入力されるサンプリングクロックを受けて該複数のフリップフロップ回路のサンプリングタイミング信号を生成する第1のコントロール回路と、を有し、前記第1の端子に入力されたサンプリングクロックの立上り時に前記画像データのサンプリングを行う第1のサンプリング手段と、
前記分周回路からの1/2倍の周波数に分周されたサンプリングクロックを入力する第2の端子と、複数のフリップフロップ回路と、前記第2の端子から入力されるサンプリングクロックを受けて該複数のフリップフロップ回路のサンプリングタイミング信号を生成する第2のコントロール回路と、前記第2の端子と前記第2のコントロール回路との間に設けられたインバータと、を有し、該第2の端子に入力されたサンプリングクロックの立下り時に前記画像データのサンプリングを行う第2のサンプリング手段と、を有することを特徴とする。
【0016】
これによれば、従来はデータサンプリングクロックの立上りまたは立下りのどちらかのエッジのタイミングのみで行っていた画像データのサンプリングを、分周回路によりサンプリングクロックの周波数を1/2倍にし、第1および第2のサンプリング手段により、両エッジのタイミングで行うようにしたため、分周回路以外の回路の動作周波数が従来の1/2となり、情報信号線ドライバの消費電力および不要輻射ノイズが低減される。また、従来の片方のエッジのタイミングで送出するデータ転送フォーマットがそのまま用いられる。
【0017】
【実施例】
図1は、本発明の一実施例に係る液晶画像表示装置のある1つの画像データバス(IDB*)における画像データのサンプリングとラッチを行う回路構成の一例を示す。なお、液晶画像表示装置のシステムブロック図は従来の図2と同様である。また、データ転送のフォーマットも、図4〜7に示される従来のものと同じである。
【0018】
図1において、18はサンプリングクロックSCLKを受けて、それを1/2倍に分周し、分周されたクロックSCLK2を次段のコントロール回路に送出する分周回路、19−1および19−2は各々制御信号SDIとサンプリングクロックSCLK2を受けて、次段のフリップフロップ回路のサンプリングタイミング信号を生成するコントロール回路、20(20−1〜20−N)は画像データのサンプリングを行うフリップフロップ回路(Nはある1つの画像データバスIDB*から1水平走査期間1Hにサンプリングする画像データのビット数)、21は各フリップフロップ回路20からのデータをラッチ信号LATCHのタイミングでラッチするNビットラッチ回路である。
【0019】
コントロール回路19−1およびフリップフロップ回路20−1〜20−(N/2)は、図8に示すように、サンプリングクロックSCLK2の立上りエッジのタイミングで、合計N/2ビットの画像データのサンプリングを行う。また、コントロール回路19−2およびフリップフロップ回路20−(N/2+1)〜29−Nは、図8に示すように、サンプリングクロックSCLK2の立下りエッジのタイミングで、合計N/2ビットの画像データのサンプリングを行う。このようにしてサンプリングされた画像データは、ラッチ信号LATCHのタイミングで1水平走査期間分の画像データとして、ラッチ回路21にラッチされる。
【0020】
なお、コントロール回路19−1および19−2へのサンプリングクロックSCLK2の入力の前段にバッファ22およびインバータ23をそれぞれ挿入しているため、各コントロール回路19−1および19−2は同一の回路構成を採ることができる。
【0021】
本実施例によれば、分周回路18以外の部分がサンプリングクロックSCLKの1/2の周波数であるクロック信号SCLK2で動作するため、回路動作に必要な消費電力を低減し、また、不要輻射ノイズも低減することができる。
【0022】
【発明の効果】
以上述べたように、本発明によれば、サンプリングクロックの周波数を1/2倍にする分周回路と、分周されたサンプリングクロックの立上り時に画像データのサンプリングを行う第1のサンプリング手段および立下り時に画像データのサンプリングを行う第2のサンプリング手段とを設け、従来はデータサンプリングクロックの立上りまたは立下りのどちらかのエッジのタイミングのみで行っていた画像データのサンプリングを、両エッジのタイミングで行うようにしたため、分周回路以外の回路の動作周波数が従来の1/2となり、情報信号線ドライバの消費電力および不要輻射ノイズを低減することができる。また、従来の片方のエッジのタイミングで送出するデータ転送フォーマットをそのまま用いることができる。
【図面の簡単な説明】
【図1】 本発明の一実施例に係る液晶画像表示装置のある1つの画像データバスにおける画像データのサンプリングとラッチを行う回路構成の一例を示すブロック図である。
【図2】 図1の回路構成が適用される、従来例と共通の液晶画像表示装置のシステムブロック図である。
【図3】 図2の液晶画像表示装置のセグメントドライバの接続ブロック図である。
【図4】 図2の液晶画像表示装置のグラフィックコントローラから液晶駆動コントローラへの信号転送フォーマット図である。
【図5】 図2の液晶画像表示装置のグラフィックコントローラから液晶駆動コントローラへの縮小した信号転送フォーマット図である。
【図6】 画像データバスと画像データの対応例を示す図である。
【図7】 図2の液晶画像表示装置の液晶駆動コントローラからセグメントドライバへの拡大した信号転送フォーマット図である。
【図8】 図1の回路構成における画像データサンプリングタイミング図である。
【図9】 従来のセグメントドライバの画像サンプリング回路構成のブロック図である。
【符号の説明】
1:液晶表示パネル、2:セグメントドライバ、3:コモンドライバ、4:セグメントバス基板、5:コモンバス基板、6:液晶駆動コントローラ、7:画像データバス、8:画像データサンプリングクロック信号(SCLK)線、9:画像データ入力制御信号(SDI)線、10:ラッチ信号(LATCH)線、11:コモン制御信号線群、12:グラフイックコントローラ、13:画像データバス、14:画像データサンプリングクロック信号(FCLK)線、15:画像データ転送イネーブル(ENABLE)線、16:水平同期信号(Hsync)線、17:垂直同期信号(Vsync)線、18:分周回路、19:コントロール回路、20:フリップフロップ回路、21:ラッチ回路、22:バッファ、23:インバータ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a matrix drive type image display device such as a liquid crystal image display device, and more particularly to an improved image data transfer technique from a display drive controller to an information signal line driver.
[0002]
[Prior art]
FIG. 2 is a system block diagram of a conventional liquid crystal image display device. In the figure,
[0003]
As shown in FIG. 3, each segment driver 2 (2-1, 2-2,..., 2- (n-1), 2-n) arranged in parallel to the
[0004]
The
[0005]
Here, the bus width of the
[0006]
As shown in FIG. 4, the image data of each of the image data buses ID0 to ID35 from the
[0007]
Transfer of control signals and image data from the liquid
[0008]
FIG. 7 shows a conventional transfer method of image data to the
[0009]
The image data sampled as described above is latched as image data for driving the
[0010]
FIG. 9 shows an example of a circuit configuration for performing sampling and latching of image data in a certain image data bus IDB *. 28 is a control circuit that receives the image data input control signal SDI and the sampling clock SCLK and generates a sampling timing signal of the flip-flop circuit at the next stage, and 29 (29-1 to 29-N) are flip-flops that sample the image data. (N is the number of bits of image data sampled by one image data bus IDB * in one
[0011]
As described above, in the image data transfer from the liquid
[0012]
[Problems to be solved by the invention]
By the way, as the number of display colors and the definition of liquid crystal panels are increased, the transfer amount of image data from the liquid crystal drive controller to the segment driver is steadily increasing. In order to cope with the transfer of more image data, it is possible to simply increase the data transfer bus width or increase the data transfer frequency. Further, as disclosed in Japanese Patent Laid-Open No. 6-95618, it is conceivable to send image data at the timing of both rising and falling edges.
[0013]
However, if the bus width is increased, problems such as wiring routing on the printed circuit board, the number of connection cables, and an increase in connectors occur. On the other hand, increasing the clock frequency and the data transfer frequency causes problems in transmission line impedance characteristics due to unnecessary radiation noise, an increase in system power consumption, and the shape of the
[0014]
An object of the present invention is to make it possible to cope with the transfer of more image data without causing the above-described problems in a matrix drive type image display device in view of the problems of the conventional technology. is there.
[0015]
[Means for Solving the Problems]
In order to achieve this object, in the matrix drive type image display device of the present invention, a display panel in which scanning signal electrodes and information signal electrodes are arranged in a matrix, and
A plurality of information signal line drivers arranged to apply information signals to the information signal electrodes;
A display drive controller for transferring image data to the plurality of information signal line drivers,
Each of the plurality of information signal line drivers is
A frequency dividing circuit receiving said sampling clock, divides the sampling clock to 1/2 times the frequency,
A first terminal for inputting a sampling clock frequency-divided by a factor of 1/2 from the frequency divider circuit, a plurality of flip-flop circuits, and a sampling clock input from the first terminal; having a first control circuit for generating a sampling timing signal of a plurality of flip-flop circuit, and a first sampling means for sampling the image data at the rise of the first sampling clock input to the terminal ,
A second terminal for inputting a sampling clock frequency-divided by a half of the frequency from the frequency divider circuit, a plurality of flip-flop circuits, and a sampling clock input from the second terminal; A second control circuit for generating sampling timing signals of a plurality of flip-flop circuits; and an inverter provided between the second terminal and the second control circuit, the second terminal and having a second sampling means for sampling the image data at the falling edge of the input sampling clock.
[0016]
According to this, the sampling of the image data, which has conventionally been performed only at the timing of either the rising edge or falling edge of the data sampling clock, is halved by the frequency dividing circuit, and the first Since the second sampling means performs the timing at both edges, the operating frequency of the circuits other than the frequency dividing circuit is ½ that of the conventional circuit, reducing the power consumption and unnecessary radiation noise of the information signal line driver. . Further, the conventional data transfer format transmitted at the timing of one edge is used as it is.
[0017]
【Example】
FIG. 1 shows an example of a circuit configuration for sampling and latching image data in one image data bus (IDB *) of a liquid crystal image display device according to an embodiment of the present invention. The system block diagram of the liquid crystal image display device is the same as the conventional FIG. The data transfer format is also the same as the conventional one shown in FIGS.
[0018]
In FIG. 1,
[0019]
As shown in FIG. 8, the control circuit 19-1 and the flip-flop circuits 20-1 to 20- (N / 2) sample image data of a total of N / 2 bits at the timing of the rising edge of the sampling clock SCLK2. Do. Further, as shown in FIG. 8, the control circuit 19-2 and the flip-flop circuits 20- (N / 2 + 1) to 29-N have a total of N / 2 bits of image data at the timing of the falling edge of the sampling clock SCLK2. Sampling. The image data sampled in this way is latched by the
[0020]
Since the
[0021]
According to the present embodiment, since the part other than the
[0022]
【The invention's effect】
As described above, according to the present invention, the frequency dividing circuit for halving the frequency of the sampling clock, the first sampling means for sampling the image data at the rise of the divided sampling clock, and the rising edge Second sampling means for sampling image data at the time of going down, and sampling of image data that has been performed only at the timing of either the rising edge or falling edge of the data sampling clock at the timing of both edges. As a result, the operating frequency of the circuits other than the frequency divider circuit is ½ that of the conventional circuit, and the power consumption and unnecessary radiation noise of the information signal line driver can be reduced. Further, the conventional data transfer format transmitted at the timing of one edge can be used as it is.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an example of a circuit configuration for sampling and latching image data in one image data bus of a liquid crystal image display device according to an embodiment of the present invention.
FIG. 2 is a system block diagram of a liquid crystal image display device common to a conventional example to which the circuit configuration of FIG. 1 is applied.
3 is a connection block diagram of a segment driver of the liquid crystal image display device of FIG. 2. FIG.
4 is a signal transfer format diagram from the graphic controller to the liquid crystal drive controller of the liquid crystal image display device of FIG. 2; FIG.
5 is a reduced signal transfer format diagram from the graphic controller of the liquid crystal image display device of FIG. 2 to the liquid crystal drive controller. FIG.
FIG. 6 is a diagram illustrating a correspondence example between an image data bus and image data.
7 is an enlarged signal transfer format diagram from the liquid crystal drive controller to the segment driver of the liquid crystal image display device of FIG. 2; FIG.
8 is a timing chart of image data sampling in the circuit configuration of FIG.
FIG. 9 is a block diagram of an image sampling circuit configuration of a conventional segment driver.
[Explanation of symbols]
1: liquid crystal display panel, 2: segment driver, 3: common driver, 4: segment bus board, 5: common bus board, 6: liquid crystal drive controller, 7: image data bus, 8: image data sampling clock signal (SCLK) line , 9: Image data input control signal (SDI) line, 10: Latch signal (LATCH) line, 11: Common control signal line group, 12: Graphic controller, 13: Image data bus, 14: Image data sampling clock signal (FCLK) ) Line, 15: image data transfer enable (ENABLE) line, 16: horizontal synchronization signal (Hsync) line, 17: vertical synchronization signal (Vsync) line, 18: frequency divider circuit, 19: control circuit, 20: flip-flop circuit , 21: latch circuit, 22: buffer, 23: inverter.
Claims (1)
前記情報信号電極に情報信号を印加するように配置された複数の情報信号線ドライバと、
前記複数の情報信号線ドライバに画像データを転送する表示駆動コントローラと、を備え、
前記複数の情報信号線ドライバの各々は、
前記サンプリングクロックを入力し、該サンプリングクロックを1/2倍の周波数に分周する分周回路と、
前記分周回路からの1/2倍の周波数に分周されたサンプリングクロックを入力する第1の端子と、複数のフリップフロップ回路と、前記第1の端子から入力されるサンプリングクロックを受けて該複数のフリップフロップ回路のサンプリングタイミング信号を生成する第1のコントロール回路と、を有し、前記第1の端子に入力されたサンプリングクロックの立上り時に前記画像データのサンプリングを行う第1のサンプリング手段と、
前記分周回路からの1/2倍の周波数に分周されたサンプリングクロックを入力する第2の端子と、複数のフリップフロップ回路と、前記第2の端子から入力されるサンプリングクロックを受けて該複数のフリップフロップ回路のサンプリングタイミング信号を生成する第2のコントロール回路と、前記第2の端子と前記第2のコントロール回路との間に設けられたインバータと、を有し、該第2の端子に入力されたサンプリングクロックの立下り時に前記画像データのサンプリングを行う第2のサンプリング手段と、を有することを特徴とするマトリクス駆動型画像表示装置。 A display panel in which scanning signal electrodes and information signal electrodes are arranged in a matrix, and
A plurality of information signal line drivers arranged to apply information signals to the information signal electrodes;
A display drive controller for transferring image data to the plurality of information signal line drivers,
Each of the plurality of information signal line drivers is
A frequency dividing circuit receiving said sampling clock, divides the sampling clock to 1/2 times the frequency,
A first terminal for inputting a sampling clock frequency-divided by a factor of 1/2 from the frequency divider circuit, a plurality of flip-flop circuits, and a sampling clock input from the first terminal; having a first control circuit for generating a sampling timing signal of a plurality of flip-flop circuit, and a first sampling means for sampling the image data at the rise of the first sampling clock input to the terminal ,
A second terminal for inputting a sampling clock frequency-divided by a half of the frequency from the frequency divider circuit, a plurality of flip-flop circuits, and a sampling clock input from the second terminal; A second control circuit for generating sampling timing signals of a plurality of flip-flop circuits; and an inverter provided between the second terminal and the second control circuit, the second terminal matrix drive type image display apparatus characterized by having, a second sampling means for sampling the image data at the falling edge of the input sampling clock.
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