JP2006163426A - Liquid crystal display device - Google Patents
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Abstract
Description
本発明は、液晶表示装置に係わり、特に、駆動回路(ドレインドライバ)間でディジタル信号を転送する方式の液晶表示装置の駆動回路に適用して有効な技術に関する。 The present invention relates to a liquid crystal display device, and more particularly, to a technique effective when applied to a drive circuit of a liquid crystal display device that transfers digital signals between drive circuits (drain drivers).
STN(Super Twisted Nematic)方式、あるいはTFT(Thin Film Transister)の液晶表示モジュールは、ノート型パソコン等の表示装置として広く使用されている。
これらの液晶表示装置は、液晶表示パネルと、液晶表示パネルを駆動する駆動回路を備えている。
そして、このような液晶表示装置において、例えば、下記、特許文献1に記載されているように、カスケード接続された駆動回路の先頭の駆動回路にのみ、ディジタル信号(例えば、表示データ、あるいはクロック信号)を入力し、他の駆動回路には、駆動回路内を通して、ディジタル信号を順次転送する方式(以下、ディジタル信号順次転送方式と称する。)のものが知られている。
下記特許文献1に記載されている液晶表示装置では、駆動回路を構成する半導体集積回路装置(IC)は、液晶表示パネルのガラス基板に直接実装されているが、例えば、下記、特許文献2に記載されているように、この駆動回路を構成する半導体集積回路装置(IC)をテープキャリアパッケージに搭載し、前述したディジタル信号順次転送方式を採用した液晶表示装置も知られている。
また、ディジタル信号順次転送方式の駆動回路において、信号のデューティ比変動をキャンセルするために、信号の極性を反転して次段の駆動回路に転送する公知文献には、下記、非特許文献1があるが、いずれの公知技術も、クロック信号の立ち上がりタイミングと、立ち下がりタイミングを揃えるクロック補償回路に関する記載は全くない。
LCD module STN (S uper T wisted N ematic ) method or TFT (T hin F ilm T ransister ), is widely used as a display device such as a notebook personal computer.
These liquid crystal display devices include a liquid crystal display panel and a drive circuit that drives the liquid crystal display panel.
In such a liquid crystal display device, as described in, for example,
In the liquid crystal display device described in
Further, in a digital signal sequential transfer type drive circuit, the following Non-Patent
なお、本願発明に関連する先行技術文献としては以下のものがある。
図32(a)に示すように、表示データを、表示データ取込用のクロック信号の立ち上がり時点と立ち下がり時点で取り込む、デュアルエッジ取り込み方式の場合には、セットアップ期間、およびホールド期間に余裕を持たせるために、表示データの切り替わり時点の中間時点に、クロック信号の立ち上がり時点および立ち下がり時点が位置している必要がある。
しかしながら、前述したようなディジタル信号順次転送方式を採用する液晶表示装置では、タイミングコントローラ(または表示制御装置)から送出された表示データとクロック信号とは、各駆動回路内の信号線、および各駆動回路間の伝送線路(ガラス基板上の伝送線路またはテープキャリアパッケージ上の伝送線路)を伝搬することになる。
即ち、タイミングコントローラから送出された表示データとクロック信号とは、各ドレインドライバ間で受け渡されていくことになる。
As shown in FIG. 32A, in the case of the dual edge capture method in which the display data is captured at the rise time and the fall time of the display data capture clock signal, there is a margin in the setup period and the hold period. In order to have this, it is necessary that the rising time point and the falling time point of the clock signal are located at the intermediate time point when the display data is switched.
However, in the liquid crystal display device adopting the digital signal sequential transfer system as described above, the display data and the clock signal sent from the timing controller (or the display control device) are the signal lines in each drive circuit and each drive. It propagates along the transmission line between the circuits (transmission line on the glass substrate or transmission line on the tape carrier package).
That is, the display data and the clock signal sent from the timing controller are passed between the drain drivers.
そのため、各ドレインドライバ内部の特性、例えば、CMOSインバータ回路における各MOSトランジスタのしきい値(Vth)の変動等や、伝送線路上の何らかの要因により、クロック信号のデューティー比(即ち、パルス信号の周期に対するHighレベル期間の比)が変動し、かつ、複数回の受け渡しにより、デューティー比の変動が累積されている恐れがある。
そして、クロック信号のデューティー比の変動が大きくなり、表示データとの位相差が大きくなると、図32(b)に示すように、クロック信号で表示データを取り込む際のセットアップ期間、あるいはホールド期間が減少し、最悪の場合、各駆動回路で表示データを取り込むことができなくなる恐れがあり、液晶表示パネルに誤表示が生じ、表示品質を著しく損なうことになる。
前述したような問題点は、クロック信号の両エッジで、表示データを取り込む方式の場合においてより顕著となるが、クロック信号の片方のエッジで、表示データを取り込む方式でも例外ではない。
For this reason, the duty ratio of the clock signal (that is, the period of the pulse signal) depends on the internal characteristics of each drain driver, for example, the fluctuation of the threshold value (Vth) of each MOS transistor in the CMOS inverter circuit, or some factor on the transmission line. The ratio of the high level period to the fluctuation of the duty ratio may vary, and the fluctuation of the duty ratio may be accumulated due to a plurality of transfers.
When the variation in the duty ratio of the clock signal increases and the phase difference from the display data increases, the setup period or hold period when the display data is captured by the clock signal decreases as shown in FIG. In the worst case, however, display data may not be captured by each drive circuit, and an erroneous display occurs on the liquid crystal display panel, resulting in a significant deterioration in display quality.
The problem described above becomes more conspicuous in the case of the method of capturing the display data at both edges of the clock signal, but the method of capturing the display data at one edge of the clock signal is no exception.
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、液晶駆動回路に入力されるクロック信号のデューティー比の変動を補償することが可能となる技術を提供することにある。
また、本発明の他の目的は、液晶表示装置において、映像信号の取り込みが正常に行えるようにして、液晶表示素子の表示品質を向上させることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
The present invention has been made to solve the above-described problems of the prior art, and an object of the present invention is to compensate for variations in the duty ratio of a clock signal input to a liquid crystal driving circuit in a liquid crystal display device. It is to provide a technology that makes it possible.
Another object of the present invention is to provide a technique capable of improving the display quality of a liquid crystal display element by enabling normal capture of a video signal in a liquid crystal display device.
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、液晶表示素子と、液晶駆動回路とを備える液晶表示装置であって、前記液晶駆動回路は、内部クロック信号の第1レベルから第2レベルへの切り替わり、あるいは、第2レベルから第1レベルへの切り替わりのタイミングで、前記液晶駆動回路に入力された映像信号をバスに取り込み、前記バスに取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記内部クロック信号は、クロック補償回路により、前記液晶駆動回路に入力される外部クロック信号の第1レベル期間と第2レベル期間とをそれぞれ所定の値に揃えたクロック信号であることを特徴とする。
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
That is, the present invention is a liquid crystal display device including a liquid crystal display element and a liquid crystal driving circuit, wherein the liquid crystal driving circuit switches the internal clock signal from the first level to the second level, or the second level. The video signal input to the liquid crystal driving circuit is taken into the bus at the timing of switching from the first level to the first level, the voltage for driving the liquid crystal display element is selected from the video signal taken into the bus, and the internal clock The signal is a clock signal in which the first level period and the second level period of the external clock signal input to the liquid crystal driving circuit are each set to a predetermined value by the clock compensation circuit.
また、本発明は、液晶表示素子と、液晶駆動回路とを備える液晶表示装置であって、前記液晶駆動回路は、内部クロック信号の切り替わりのタイミングで、前記液晶駆動回路に入力された映像信号をバスに取り込み、前記バスに取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記内部クロック信号は、前記液晶駆動回路に入力される外部クロック信号に基づき、フェーズロックドループ回路、あるいは、ディレイロックドループ回路を用いて生成されたクロック信号であることを特徴とする。 The present invention is also a liquid crystal display device comprising a liquid crystal display element and a liquid crystal drive circuit, wherein the liquid crystal drive circuit receives a video signal input to the liquid crystal drive circuit at the timing of switching of an internal clock signal. A voltage for driving the liquid crystal display element is selected from the video signal captured by the bus, and the internal clock signal is based on an external clock signal input to the liquid crystal driving circuit, a phase-locked loop circuit, Alternatively, the clock signal is generated using a delay locked loop circuit.
また、本発明は、液晶表示素子と、液晶駆動回路とを備える液晶表示装置であって、前記液晶駆動回路は、内部クロック信号の第1レベルから第2レベルへの切り替わりと、第2レベルから第1レベルへの切り替わりのタイミングで、前記液晶駆動回路に入力された映像信号を内部回路に取り込み、前記内部回路に取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記内部クロック信号は、クロック補償回路により、前記液晶駆動回路に入力される外部クロック信号の第1レベル期間と第2レベル期間とをそれぞれ所定の値に揃えたクロック信号であることを特徴とする。 The present invention is also a liquid crystal display device including a liquid crystal display element and a liquid crystal drive circuit, wherein the liquid crystal drive circuit is configured to switch the internal clock signal from the first level to the second level, and from the second level. At the timing of switching to the first level, the video signal input to the liquid crystal driving circuit is taken into an internal circuit, a voltage for driving the liquid crystal display element is selected from the video signal taken into the internal circuit, and the internal signal is selected. The clock signal is a clock signal in which the first level period and the second level period of the external clock signal input to the liquid crystal driving circuit are set to a predetermined value by the clock compensation circuit.
また、本発明は、液晶表示素子と、液晶駆動回路とを備える液晶表示装置であって、前記液晶駆動回路は、内部クロック信号の第1レベルから第2レベルへの切り替わりと、第2レベルから第1レベルへの切り替わりのタイミングで、前記液晶駆動回路に入力された映像信号を2系統のバスに取り込み、前記2系統のバスに取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記内部クロック信号は、クロック補償回路により、前記液晶駆動回路に入力される外部クロック信号の第1レベル期間と第2レベル期間とをそれぞれ所定の値に揃えたクロック信号であることを特徴とする。 The present invention is also a liquid crystal display device including a liquid crystal display element and a liquid crystal drive circuit, wherein the liquid crystal drive circuit is configured to switch the internal clock signal from the first level to the second level, and from the second level. At the timing of switching to the first level, the video signal input to the liquid crystal driving circuit is taken into two buses, and the voltage for driving the liquid crystal display element is selected from the video signals taken into the two buses The internal clock signal is a clock signal in which the first level period and the second level period of the external clock signal input to the liquid crystal driving circuit are set to predetermined values by a clock compensation circuit. And
また、本発明は、液晶表示素子と、液晶駆動回路とを備える液晶表示装置であって、前記液晶駆動回路は、内部クロック信号の第1レベルから第2レベルへの切り替わりと、第2レベルから第1レベルへの切り替わりのタイミングで、前記液晶駆動回路に入力された映像信号を2系統のバスに取り込み、前記2系統のバスに取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記内部クロック信号は、前記液晶駆動回路に入力される外部クロック信号に基づき、フェーズロックドループ回路、あるいは、ディレイロックドループ回路を用いて生成されたクロック信号であることを特徴とする。 The present invention is also a liquid crystal display device including a liquid crystal display element and a liquid crystal drive circuit, wherein the liquid crystal drive circuit is configured to switch the internal clock signal from the first level to the second level, and from the second level. At the timing of switching to the first level, the video signal input to the liquid crystal driving circuit is taken into two buses, and the voltage for driving the liquid crystal display element is selected from the video signals taken into the two buses The internal clock signal is a clock signal generated using a phase-locked loop circuit or a delay-locked loop circuit based on an external clock signal input to the liquid crystal driving circuit.
また、本発明は、液晶表示素子と、第1の液晶駆動回路と第2の液晶駆動回路とを備える液晶表示装置であって、前記第1および第2液晶駆動回路は、内部クロック信号の第1レベル、あるいは第2レベルへの切り替わりのタイミングで、前記液晶駆動回路に入力された映像信号をバスに取り込み、前記バスに取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記第1の液晶駆動回路は、前記入力された映像信号と、前記内部クロック信号とを、前記第2の液晶駆動回路に出力する出力回路を有し、前記内部クロック信号は、クロック補償回路により、前記液晶駆動回路に入力される外部クロック信号の第1レベル期間と第2レベル期間とをそれぞれ所定の値に揃えたクロック信号であることを特徴とする。 According to another aspect of the present invention, there is provided a liquid crystal display device including a liquid crystal display element, a first liquid crystal driving circuit, and a second liquid crystal driving circuit, wherein the first and second liquid crystal driving circuits have a first internal clock signal. At the timing of switching to the first level or the second level, the video signal inputted to the liquid crystal driving circuit is taken into the bus, and the voltage for driving the liquid crystal display element is selected from the video signal taken into the bus, The first liquid crystal driving circuit includes an output circuit that outputs the input video signal and the internal clock signal to the second liquid crystal driving circuit, and the internal clock signal is generated by a clock compensation circuit. The first and second level periods of the external clock signal input to the liquid crystal driving circuit are clock signals each having a predetermined value.
また、本発明は、液晶表示素子と、第1の液晶駆動回路と第2の液晶駆動回路とを備える液晶表示装置であって、前記第1および第2液晶駆動回路は、前記液晶駆動回路に入力される外部クロック信号の第1レベル、あるいは第2レベルへの切り替わりのタイミングで、前記液晶駆動回路に入力された映像信号をバスに取り込み、前記バスに取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記第1の液晶駆動回路は、前記入力された映像信号と、内部クロック信号とを、前記第2の液晶駆動回路に出力する出力回路を有し、前記内部クロック信号は、クロック補償回路により、前記液晶駆動回路に入力される外部クロック信号の第1レベル期間と第2レベル期間とをそれぞれ所定の値に揃えたクロック信号であることを特徴とする。
本発明の好ましい実施の形態では、前記クロック補償回路が、フェーズロックドループ回路、あるいは、ディレイロックドループ回路を有することを特徴とする。
The present invention is also a liquid crystal display device including a liquid crystal display element, a first liquid crystal drive circuit, and a second liquid crystal drive circuit, wherein the first and second liquid crystal drive circuits are included in the liquid crystal drive circuit. The video signal input to the liquid crystal driving circuit is taken into the bus at the timing of switching to the first level or the second level of the input external clock signal, and the liquid crystal display element is obtained from the video signal taken into the bus. The first liquid crystal driving circuit has an output circuit for outputting the input video signal and an internal clock signal to the second liquid crystal driving circuit, and the internal clock The signal is a clock signal in which the first level period and the second level period of the external clock signal input to the liquid crystal driving circuit are set to predetermined values by the clock compensation circuit. And it features.
In a preferred embodiment of the present invention, the clock compensation circuit includes a phase locked loop circuit or a delay locked loop circuit.
また、本発明は、液晶表示素子と、第1の液晶駆動回路と第2の液晶駆動回路とを備える液晶表示装置であって、前記第1の液晶駆動回路および第2の液晶駆動回路は、内部クロック信号の第1レベルから第2レベルへの切り替わりと、第2レベルから第1レベルへの切り替わりのタイミングで、前記各液晶駆動回路に入力された映像信号を、2系統のバスに取り込み、前記2系統のバスに取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記第1の液晶駆動回路および第2の液晶駆動回路は、前記各液晶駆動回路に外部から入力されるクロック信号を、縦続接続されたインバータ回路を通して次段の液晶駆動回路に出力し、前記インバータの数は、クロック信号入力端子からクロック信号出力端子までの伝送経路中で、回路素子によるクロック信号の論理反転回数が奇数回になるように設定されていることを特徴とする。
本発明の好ましい実施の形態では、前記第1の液晶駆動回路のクロック信号の出力回路と、映像信号の出力回路とが、異なる系統の電源から電力が供給されることを特徴とする。
The present invention is also a liquid crystal display device comprising a liquid crystal display element, a first liquid crystal drive circuit, and a second liquid crystal drive circuit, wherein the first liquid crystal drive circuit and the second liquid crystal drive circuit are: At the timing of switching the internal clock signal from the first level to the second level and switching from the second level to the first level, the video signals input to the respective liquid crystal drive circuits are taken into two buses, A voltage for driving the liquid crystal display element is selected from the video signals taken into the two buses, and the first liquid crystal driving circuit and the second liquid crystal driving circuit are inputted to the liquid crystal driving circuits from the outside. Output to the next stage liquid crystal drive circuit through cascaded inverter circuits, and the number of inverters is in the transmission path from the clock signal input terminal to the clock signal output terminal. Wherein the logic inversion number of the clock signal by the circuit elements is set to be an odd number of times.
In a preferred embodiment of the present invention, the clock signal output circuit and the video signal output circuit of the first liquid crystal driving circuit are supplied with power from different power sources.
また、本発明は、液晶表示素子と、第1の液晶駆動回路と第2の液晶駆動回路とを備える液晶表示装置であって、前記第1の液晶駆動回路および第2の液晶駆動回路は、内部クロック信号の第1レベルから第2レベルへの切り替わり、あるいは第2レベルから第1レベルへの切り替わりの少なくとも一方のタイミングで、前記各液晶駆動回路に入力された映像信号をバスに取り込み、前記バスに取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記第1の液晶駆動回路および第2の液晶駆動回路は、前記各液晶駆動回路に入力される第1のクロック信号を取り込む第1のクロック信号系統と、前記第1のクロック信号を反転した第2のクロック信号を取り込む第2のクロック信号系統とを有し、前記第1の液晶駆動回路は、前記第1のクロック信号を反転したクロック信号を、前記第2の液晶駆動回路の第2のクロック信号系統に供給することを特徴とする。
本発明の好ましい実施の形態では、前記第1の液晶駆動回路が、前記第2のクロック信号を反転したクロック信号を、前記第1のクロック信号系統に供給することを特徴とする。
The present invention is also a liquid crystal display device comprising a liquid crystal display element, a first liquid crystal drive circuit, and a second liquid crystal drive circuit, wherein the first liquid crystal drive circuit and the second liquid crystal drive circuit are: The video signal input to each of the liquid crystal driving circuits is taken into the bus at at least one timing of switching from the first level to the second level of the internal clock signal or from the second level to the first level, A voltage for driving the liquid crystal display element is selected from the video signal taken into the bus, and the first liquid crystal driving circuit and the second liquid crystal driving circuit receive a first clock signal input to each of the liquid crystal driving circuits. A first clock signal system that captures the first clock signal, and a second clock signal system that captures the second clock signal obtained by inverting the first clock signal, and the first liquid crystal driving circuit. , A clock signal obtained by inverting said first clock signal, and supplying the second clock signal line of the second liquid crystal driving circuit.
In a preferred embodiment of the present invention, the first liquid crystal driving circuit supplies a clock signal obtained by inverting the second clock signal to the first clock signal system.
前記手段によれば、各液晶駆動回路において、クロック補償回路により、前記液晶駆動回路に入力される外部クロック信号の第1レベル期間と第2レベル期間とをそれぞれ所定の値に揃えた内部クロック信号を生成するようにしたので、外部から入力されるクロック信号のデューティー比の変動を補償することが可能となる。
これにより、各液晶駆動回路で正確に表示データを取り込むことが可能となるので、液晶表示素子の表示品質を向上させることが可能となる。
ここで、前述のクロック補償回路は、フェーズロックドループ回路、あるいは、ディレイロックドループ回路を用いて構成される。
さらに、内部クロック信号を次段の液晶駆動回路に出力するようにしたので、外部から入力されるクロック信号を直接次段の液晶駆動回路に出力する場合に比して、よりクロック信号のデューティー比の変動を抑制することが可能となる。
According to the means, in each liquid crystal driving circuit, the internal clock signal in which the first level period and the second level period of the external clock signal input to the liquid crystal driving circuit are set to predetermined values by the clock compensation circuit, respectively. Thus, it is possible to compensate for the variation in the duty ratio of the clock signal input from the outside.
As a result, display data can be accurately taken in by each liquid crystal driving circuit, so that the display quality of the liquid crystal display element can be improved.
Here, the clock compensation circuit described above is configured using a phase locked loop circuit or a delay locked loop circuit.
Furthermore, since the internal clock signal is output to the next stage liquid crystal drive circuit, the duty ratio of the clock signal is higher than when the externally input clock signal is output directly to the next stage liquid crystal drive circuit. It is possible to suppress fluctuations in
前記手段によれば、各液晶駆動回路において、第1のクロック信号と、当該第1のクロック信号を反転した第2のクロック信号とを取り込み、前記第1のクロック信号を次段の液晶駆動回路の第2のクロック信号系統に、前記第2のクロック信号を次段の液晶駆動回路の第1のクロック信号系統に供給するようにしたので、外部から入力されるクロック信号のデューティー比の変動を補償することが可能となる。
これにより、各液晶駆動回路で正確に表示データを取り込むことが可能となるので、液晶表示素子の表示品質を向上させることが可能となる。
また、表示データ転送用回路の電源と、クロック信号転送用回路の電源とを分離するようにしたので、クロック信号転送用回路に対する表示データ転送用回路の影響を低減することが可能となる。
According to the above means, each liquid crystal driving circuit takes in the first clock signal and the second clock signal obtained by inverting the first clock signal, and the first clock signal is used as the next stage liquid crystal driving circuit. Since the second clock signal is supplied to the first clock signal system of the next stage liquid crystal driving circuit, the duty ratio of the clock signal input from the outside is changed. It becomes possible to compensate.
As a result, display data can be accurately taken in by each liquid crystal driving circuit, so that the display quality of the liquid crystal display element can be improved.
Further, since the power supply for the display data transfer circuit and the power supply for the clock signal transfer circuit are separated, the influence of the display data transfer circuit on the clock signal transfer circuit can be reduced.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
(1)本発明の液晶表示装置によれば、表示データの転送に液晶ドライバIC内のデータバスを利用して行うので、各液晶ドライバICに表示データを並列に送るためのプリント基板の配線が不要となり、液晶表示装置の周辺回路領域を小さくすることが可能となる。
(2)本発明の液晶表示装置によれば、液晶駆動回路に入力されるクロック信号のデューティー比の変動を補償することが可能となる。
(3)本発明の液晶表示装置によれば、液晶表示素子に表示される画像に誤表示が起こるのを防止できるので、液晶表示素子に表示される画像の表示品質を向上させることが可能となる。
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
(1) According to the liquid crystal display device of the present invention, the display data is transferred using the data bus in the liquid crystal driver IC. Therefore, the wiring of the printed circuit board for sending the display data to each liquid crystal driver IC in parallel is provided. It becomes unnecessary and the peripheral circuit area of the liquid crystal display device can be reduced.
(2) According to the liquid crystal display device of the present invention, it is possible to compensate for variations in the duty ratio of the clock signal input to the liquid crystal driving circuit.
(3) According to the liquid crystal display device of the present invention, it is possible to prevent erroneous display from occurring in the image displayed on the liquid crystal display element, so that the display quality of the image displayed on the liquid crystal display element can be improved. Become.
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
[実施例1]
図1は、本発明の実施例1の液晶表示モジュールの表示パネルの基本構成を示すブロック図である。
同図に示すように、本実施例の液晶表示モジュールは、液晶表示パネル100と、タイミングコントローラ110と、電源回路120と、ドレインドライバ130と、ゲートドライバ140と、フレキシブルプリント配線基板(以下、FPC基板と称する。)150から構成される。
液晶表示パネル100は、画素電極PIX、薄膜トランジスタTFT等が形成されるTFT基板、対向電極、カラーフィルタ等が形成されるフィルタ基板とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
In all the drawings for explaining the embodiments, parts having the same functions are given the same reference numerals, and repeated explanation thereof is omitted.
[Example 1]
FIG. 1 is a block diagram showing a basic configuration of a display panel of a liquid crystal display module according to
As shown in the figure, the liquid crystal display module of this embodiment includes a liquid
The liquid
各画素は、画素電極PIXと薄膜トランジスタTFTから成り、複数の走査信号線(またはゲート信号線)Gと映像信号線(またはドレイン信号線)Dとの交差する部分に対応して設けられる。なお、本実施例では、画素電極PIXの電位を保持するために、保持容量CSTを各画像毎に設けている。
CLは、保持容量CSTに基準電圧Vcomを供給するための容量線である。なお、容量線CLは、前のラインの走査信号線Gで代用することもできる。
各画素の薄膜トランジスタTFTは、ソースが画素電極PIXに接続され、ドレインが映像信号線Dに接続され、ゲートが走査信号線Gに接続され、画素電極PIXに表示電圧(階調電圧)を供給するためのスイッチとして機能する。
なお、ソース、ドレインの呼び方は、バイアスの関係で逆になることもあるが、ここでは、映像信号線Dに接続される方をドレインと称する。
Each pixel includes a pixel electrode PIX and a thin film transistor TFT, and is provided corresponding to a portion where a plurality of scanning signal lines (or gate signal lines) G and video signal lines (or drain signal lines) D intersect. In this embodiment, a storage capacitor CST is provided for each image in order to hold the potential of the pixel electrode PIX.
CL is a capacitor line for supplying the reference voltage Vcom to the storage capacitor CST. Note that the capacitor line CL can be substituted by the scanning signal line G of the previous line.
The thin film transistor TFT of each pixel has a source connected to the pixel electrode PIX, a drain connected to the video signal line D, a gate connected to the scanning signal line G, and supplies a display voltage (grayscale voltage) to the pixel electrode PIX. To function as a switch.
Note that although the names of the source and the drain may be reversed due to the bias, the one connected to the video signal line D is referred to as the drain here.
タイミングコントローラ110と、ドレインドライバ130と、ゲートドライバ140とは、液晶表示パネル100のTFT基板を構成する透明性の絶縁基板(ガラス基板)上に、それぞれ実装される。
そして、前述したように、タイミングコントローラ110から送出されたディジタル信号(表示データ、クロック信号等)、および電源回路から供給される階調基準電圧は、先頭のドレインドライバ130に入力され、各ドレインドライバ130内の内部信号線、および各ドレインドライバ130間の伝送線路(ガラス基板上の伝送線路)を伝搬して、各ドレインドライバ130に入力される。
ここで、各ドレインドライバ130の電源電圧は、電源回路120からFPC基板150を介して、各ドレインドライバ130に供給される。
The
As described above, the digital signal (display data, clock signal, etc.) sent from the
Here, the power supply voltage of each
同様に、タイミングコントローラ110から送出されたディジタル信号(クロック信号等)は、先頭のゲートドライバ140に入力され、各ゲートドライバ140内の内部信号線、および各ゲートドライバ140間の伝送線路(ガラス基板上の伝送線路)を伝搬して、各ゲートドライバ140に入力される。
但し、ゲートドライバ側では、電源回路120から供給されるゲートドライバ140の電源電圧も、先頭のゲートドライバ140に供給され、各ゲートドライバ140内の内部電源線、および各ゲートドライバ140間の伝送線路(ガラス基板上の伝送線路)を介して、各ゲートドライバ140に供給される。
Similarly, a digital signal (clock signal or the like) sent from the
However, on the gate driver side, the power supply voltage of the
タイミングコントローラ110は、1個の半導体集積回路(LSI)から構成され、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ(R・G・B)を基に、ドレインドライバ130、およびゲートドライバ140を制御・駆動する。
ゲートドライバは、タイミングコントローラ110から送出されるフレーム開始指示信号(FLM)およびシフトクロック(CL3)に基づき、1水平走査時間毎に、順次液晶表示パネル100の各ゲート信号線GにHighレベルの選択走査電圧を供給する。
これにより、液晶表示パネル100の各ゲート信号線Gに接続された複数の薄膜トランジスタ(TFT)が、1水平走査時間の間導通する。
The
Based on the frame start instruction signal (FLM) and the shift clock (CL3) sent from the
As a result, a plurality of thin film transistors (TFTs) connected to the gate signal lines G of the liquid
図2は、図1に示すドレインドライバ130の概略構成を示すブロック図である。なお、この図2において、添字のiはドレインドライバ130の外部から入力される信号を意味し、添字のoはドレインドライバ130内を伝搬してドレインドライバ130から外部へ出力される信号を意味している。
例えば、CL2iは外部から入力される表示データラッチ用クロック信号で、CL2iはドレインドライバ130内を伝搬して外部(次段のドレインドライバ130)へ出力される表示データラッチ用クロック信号である。
同図に示すクロック補償回路200は、外部から入力される表示データラッチ用クロック信号(CL2)に基づき、デューティー比が50%の内部クロック信号(即ち、Highレベル期間と、Lowレベル期間とが等しいクロック信号)(CLL2)を生成する。
同図に示すラッチ回路(1)135は、ラッチアドレスセレクタ132から送出されるデータ取り込み信号に基づき、データ取込・演算回路133から送出される表示データを順次ラッチする。なお、データ取込・演算回路133から送出される表示データは、データ出力回路134を経て外部に出力される。
ここで、ラッチアドレスセレクタ132は、クロック制御回路131から送出される内部クロック信号(CLL2)に基づき、データ取り込み信号を生成する。
ラッチ回路(2)136は、クロック制御回路131から送出される出力タイミング制御用クロック(CL1)に基づき、ラッチ回路(1)135にラッチされた表示データを取り込み、デコーダ回路137に出力する。
FIG. 2 is a block diagram showing a schematic configuration of the
For example, CL2i is a display data latch clock signal input from the outside, and CL2i is a display data latch clock signal that propagates through the
In the
The latch circuit (1) 135 shown in FIG. 11 sequentially latches display data sent from the data fetch /
Here, the
Based on the output timing control clock (CL 1) sent from the
デコーダ回路137は、階調電圧生成回路139から供給される64階調の階調電圧から、ラッチ回路(2)136から送出された表示データに対応する階調電圧を選択してアンプ回路138に出力する。
アンプ回路138は、デコーダ回路137から送出された階調電圧を増幅(電流増幅)して各ドレイン信号線D(Yi)に供給する。
以上の動作により、液晶表示パネル100に画像が表示される。
なお、デコーダ回路137およびアンプ回路138は、それぞれ正極用の回路と、負極性の回路とで構成されるが、ここでは詳細な説明は省略する。
また、階調電圧生成回路139は、外部から供給される正極性の階調基準電圧(V0〜V4)に基づき正極性の64階調の階調電圧と、外部から供給される負極性の階調基準電圧(V5〜V9)に基づき負極性の64階調の階調電圧を生成する。
The
The
With the above operation, an image is displayed on the liquid
Note that each of the
Further, the gradation
図3は、図2に示すクロック補償回路200の一例を示すブロック図である。
この図3に示すクロック補償回路200は、フェーズロックドループ回路(以下、単に、PLL回路と称する。)を用いた回路である。
このPLL回路を用いたクロック補償回路は、回路の占有面積が少なく、ドレインドライバを小型化するのに有利であり、液晶表示パネルの周辺領域を小さくできる。
図3に示す回路は、位相比較器210と、チャージポンプ回路211と、フィルタ回路212と、電圧制御発信回路(以下、単に、VCO回路)213と、m分周器214とで構成される。
このPLL回路では、入力クロック信号(fi)と、m分周器214から出力される出力クロック信号(fo)との位相を、位相比較器210で比較する。
位相比較器210は、位相比較した結果、入力クロック信号(fi)の位相が出力クロック信号(fo)よりも進んでいる場合には、位相遅れパルス(INC)を出力し、また、入力クロック信号(fi)の位相が出力クロック信号(fo)よりも遅れている場合には、位相進みパルス(DEC)を出力する。
FIG. 3 is a block diagram showing an example of the
The
The clock compensation circuit using this PLL circuit has a small area occupied by the circuit, is advantageous for downsizing the drain driver, and can reduce the peripheral area of the liquid crystal display panel.
The circuit shown in FIG. 3 includes a
In this PLL circuit, the
When the phase of the input clock signal (fi) is more advanced than the output clock signal (fo) as a result of the phase comparison, the
チャージポンプ回路211は、前述の位相遅れパルス(INC)、あるいは、位相進みパルス(DEC)をそれぞれ電流パルスに変換し、フィルタ回路212は、前述の位相遅れパルス(INC)に基づく電流パルスにより、内部コンデンサの電位を上昇させ、また、前述の位相進みパルス(DEC)に基づく電流パルスにより、内部コンデンサの電位を下降させる。
リングオシレータあるいはエミッタ結合形比安定マルチバイブレータ回路等で構成されるVCO回路213は、この内部コンデンサの電位に基づき、クロック信号(fm)の発振周波数を可変する。
これにより、入力クロック信号(fi)と出力クロック信号(fo)との発振周波数と位相とが一致する。
The
A
As a result, the oscillation frequency and phase of the input clock signal (fi) and the output clock signal (fo) match.
以下、図4を用いて、図3に示すPLL回路により、デューティー比が50%でない入力クロック信号(fi)から、デューティー比が50%の出力クロック信号(fo)が得られる理由を説明する。
なお、この図4は、VCO回路213が、入力クロック信号(fi)の2倍の周波数のクロック信号(fm)を出力し、m分周器214が2分周器で構成される場合のタイミングチャートを示している。
図4に示すように、デューティー比が50%でない入力クロック信号(fi)と、出力クロック信号(fo)とが同期した場合には、VCO回路213から入力クロック信号(fi)の2倍の周波数のクロック信号(fm)が出力される。
このクロック信号(fm)は、2分周器で分周されて出力クロック信号(fo)となるが、出力クロック信号(fo)は、クロック信号(fm)の立ち上がり(または立ち下がり)時点で、HighレベルからLowレベル、およびLowレベルからHighレベルへ変化するクロック信号となるので、この出力クロック信号(fo)は、デューティー比が50%のクロック信号となる。
なお、VCO回路213からは、必ずしもデューティー比が50%のクロック信号(fm)が得られないので、図3に示すPLL回路のm分周器214は、最終的にデューティー比が50%の出力クロック信号(fo)を得るために設けられる。
Hereinafter, the reason why an output clock signal (fo) having a duty ratio of 50% can be obtained from an input clock signal (fi) having a duty ratio not 50% by the PLL circuit shown in FIG. 3 will be described with reference to FIG.
FIG. 4 shows the timing when the
As shown in FIG. 4, when the input clock signal (fi) whose duty ratio is not 50% and the output clock signal (fo) are synchronized, the
This clock signal (fm) is frequency-divided by a divide-by-2 to become an output clock signal (fo). The output clock signal (fo) is at the rising (or falling) time of the clock signal (fm). Since the clock signal changes from the High level to the Low level and from the Low level to the High level, the output clock signal (fo) is a clock signal having a duty ratio of 50%.
Since the
図5は、図2に示すクロック補償回路200の他の例を示すブロック図である。
この図5に示すクロック補償回路200は、ディレイロックドループ回路(以下、単に、DLL回路と称する。)を用いた回路である。
DLL回路を用いたクロック補償回路は、遅延ラインを有する点で、PLL回路を用いるものより回路の占有面積が大きくなるが、高速の信号が不要なので動作安定であり、液晶表示パネルの画素数が増えても信号周波数が高くならないので、安定した動作が可能となる。
図5に示す回路は、DLL回路220と、2分周器(221,222)と、排他的論理和回路(EOR)とで構成される。
図6は、図5に示すDLL回路220の回路構成を示す回路図であり、図7は、図6に示す遅延ライン310の構成を示す回路図である。また、図8は、図6に示す回路のタイミングチャートを示す図である。
この図6に示すDLL回路220において、アップ・ダウンカウンタ312は、入力(IN)の立ち上がりエッジに対してOUT2(DWN)がHighレベル、OUT3(UP)がLowレベルの状態にあるときは、さらに位相を遅らせるためにカウンタ値を+1する。
デコーダ回路311は、アップ・ダウンカウンタ312のカウント値をデコードして、当該カウント値に対応する遅延ライン310のスイッチ素子(HIZ)の一つをオンとし、信号線上の遅延素子DELを増加させて、遅延ライン310の遅延時間を増加させる。
FIG. 5 is a block diagram showing another example of the
The
The clock compensation circuit using the DLL circuit has a delay line, and therefore the area occupied by the circuit is larger than that using the PLL circuit. However, since the high-speed signal is unnecessary, the operation is stable and the number of pixels of the liquid crystal display panel is small. Since the signal frequency does not increase even if it increases, stable operation becomes possible.
The circuit shown in FIG. 5 includes a
6 is a circuit diagram showing a circuit configuration of the
In the
The
逆に、入力(IN)の立ち上がりエッジに対してOUT2(DWN)がLowレベル、OUT3(UP)がHighレベルの状態にあるときは、アップ・ダウンカウンタ312は、遅れすぎた位相を元に戻すためにカウンタ値を−1する。
デコーダ回路311は、アップ・ダウンカウンタ312のカウント値をデコードして、当該カウント値に対応する遅延ライン310のスイッチ素子(HIZ)の一つをオンとし、信号線上の遅延素子DELを減少させて、遅延ラインの遅延時間を減少させる。
また、入力(IN)の立ち上がりエッジに対してOUT2(DWN)、OUT3(UP)ともにLowレベルの状態にあるときは、位相が一致しているものとして、アップ・ダウンカウンタ312はカウンタ値を保持する。
これにより、OUT2から入力クロック信号(fi)に対して、位相が180°遅延したクロック信号(ft)が得られる。
Conversely, when OUT2 (DWN) is at the low level and OUT3 (UP) is at the high level with respect to the rising edge of the input (IN), the up / down
The
In addition, when both OUT2 (DWN) and OUT3 (UP) are in the Low level with respect to the rising edge of the input (IN), the up / down
As a result, a clock signal (ft) having a phase delayed by 180 ° with respect to the input clock signal (fi) is obtained from OUT2.
以下、図9を用いて、図5に示す回路により、デューティー比が50%でない入力クロック信号(fi)から、デューティー比が50%の出力クロック信号(fo)が得られる理由を説明する。
図9に示すように、DLL回路220からは、デューティー比が50%でない入力クロック信号(fi)に対して、位相が180°遅延したクロック信号(ft)が得られる。
この入力クロック信号(fi)は2分周器221に、位相が180°遅延したクロック信号(ft)は2分周器222に入力されて、2分周されたクロック信号となる。
この場合に、前述したように、2分周器で分周されたクロック信号は、2分周前(例えば、入力クロック信号(fi))の立ち上がり(または立ち下がり)時点で、HighレベルからLowレベル、およびLowレベルからHighレベルへ変化するクロック信号となるので、この2分周器で分周されたクロック信号は、デューティー比が50%のクロック信号となる。
この2分周器(221,222)で2分周されたクロック信号を、排他的論理和回路(EOR)に入力することにより、入力クロック信号(fi)に同期し、デューティー比が50%の出力クロック信号(fo)が得られる。
The reason why an output clock signal (fo) with a duty ratio of 50% can be obtained from an input clock signal (fi) with a duty ratio of 50% by using the circuit shown in FIG. 5 will be described below with reference to FIG.
As shown in FIG. 9, the
The input clock signal (fi) is input to the frequency divider 221 and the clock signal (ft) delayed in phase by 180 ° is input to the
In this case, as described above, the clock signal frequency-divided by the divide-by-two is changed from the high level to the low level at the time of rising (or falling) of the frequency divided by 2 (for example, the input clock signal (fi)). Since the clock signal changes from the low level to the high level, the clock signal divided by the two-frequency divider becomes a clock signal having a duty ratio of 50%.
By inputting the clock signal divided by 2 by the divide-by-2 (221, 222) to the exclusive OR circuit (EOR), the duty ratio is 50% in synchronization with the input clock signal (fi). An output clock signal (fo) is obtained.
なお、図3に示すクロック補償回路200は、回路規模を小さくできるというメリットを有するが、反面、高速動作が必要となるデメリットがある。
これに対して、図5に示すクロック補償回路200は、高速動作を必要としないというメリットを有するが、反面、回路規模が大きくなるというデメリットがある。
したがって、実際の製品に本発明のクロック補償回路200を組み込む場合には、前述したメリット・デメリットを考慮する必要がある。
Note that the
On the other hand, the
Therefore, when incorporating the
図10は、図2に示すデータ取込・演算回路133、およびデータ出力回路134の回路構成を示す回路図である。
この図10において、点線より左側(矢印AAの方向)が、データ取込・演算回路133で、点線より右側(矢印BBの方向)が、データ出力回路134を表す。
同図に示すように、データ取込・演算回路133は、演算回路(21,22,23)と、ラッチ回路31とで構成され、また、データ出力回路134は、演算回路(24,25,26)と、ラッチ回路(32,33)と、マルチプレクス回路(41,42)、遅延回路51とで構成される。
なお、図10では、表示データ転送用の内部信号線は、ドレインドライバ130の液晶駆動電圧出力に使用している内部バスラインで兼用した場合を図示している。
FIG. 10 is a circuit diagram showing a circuit configuration of data fetch /
In FIG. 10, the data acquisition /
As shown in the figure, the data fetch /
Note that FIG. 10 illustrates a case where the internal signal line for display data transfer is also used as the internal bus line used for the liquid crystal drive voltage output of the
以下、各部の動作について説明する。
図11は、図10に示す回路図において、内部バスライン1本当たりの回路構成を示す図であり、図12は、図11に示すクロック信号(CLL2)と、表示データと、内部信号線上の表示データのタイミングチャートを示す図である。
なお、この図11では、演算回路(21,22,24,25)は省略している。
図12に示すように、クロック信号(CLL2)の立ち上がり時点で、外部から入力された表示データ(D1)はD型フリップ・フロップ回路(以下、単に、FFと称する。)1に取り込まれる。
また、クロック信号(CLL2)の立ち下がり時点で、外部から入力された表示データ(D2)はFF3に取り込まれて内部バスラインBに出力され、同時に、FF1に取り込まれた表示データ(D1)は、FF2に取り込まれて内部バスラインAに出力される。
このように、本実施例では、同一タイミングで内部バスラインに表示データが送出される。なお、内部バスラインが、2系統のバスラインで構成される理由は後述する。
Hereinafter, the operation of each unit will be described.
FIG. 11 is a diagram showing a circuit configuration per internal bus line in the circuit diagram shown in FIG. 10, and FIG. 12 shows the clock signal (CLL2), display data, and internal signal lines shown in FIG. It is a figure which shows the timing chart of display data.
In FIG. 11, the arithmetic circuits (21, 22, 24, 25) are omitted.
As shown in FIG. 12, display data (D1) input from the outside is taken into a D-type flip-flop circuit (hereinafter simply referred to as FF) 1 at the rising edge of the clock signal (CLL2).
At the falling edge of the clock signal (CLL2), the externally input display data (D2) is taken into the FF3 and output to the internal bus line B. At the same time, the display data (D1) taken into the FF1 is , FF2 and output to the internal bus line A.
Thus, in this embodiment, display data is sent to the internal bus line at the same timing. The reason why the internal bus line is composed of two bus lines will be described later.
内部バスライン(A,B)に送出された表示データは、ドレインドライバ130の長辺方向に伝搬、即ち、半導体チップの長辺長にわたって伝搬されるために、内部バスラインの配線抵抗および配線容量により遅延が生じ、クロック信号(CLL2)との位相ずれが生じる。
そのため、クロック信号(CLL2)の立ち下がり時点で、内部バスライン上の表示データ(D1)をFF4に取り込み、同時に、内部バスライン上の表示データ(D2)をFF5に取り込み、前述した位相ズレを吸収する。
また、FF4とFF5に取り込まれた表示データは、マルチプレス回路(スイッチ回路)41により、交互に外部に出力される。これにより、外部に出力される表示データは、外部から入力された順番で、外部に出力される。
The display data sent to the internal bus lines (A, B) propagates in the long side direction of the
Therefore, when the clock signal (CLL2) falls, the display data (D1) on the internal bus line is taken into FF4, and at the same time, the display data (D2) on the internal bus line is taken into FF5, and the phase shift described above is performed. Absorb.
Further, the display data fetched by the FF 4 and the
次段のドレインドライバに転送する信号を極性反転して出力する、前述の非特許文献1(シャープ技報,第74号(1999年8月),第31〜34頁)の技術では、正論理のドレインドライバと、負論理のドレインドライバを交互に縦続接続する必要があるため、ドレインドライバが2種類必要になり、ドレインドライバのコストが高くなる、液晶表示装置の組み立てが複雑になり歩留まりが向上しない等のデメリットがある。
しかし、本発明によれば、クロック信号(CL2)のデューティを補正する回路を設けたことにより、転送データを反転する必要がなく、ドレインドライバも1種類で済むので、ドレインドライバのコストも高くならず、液晶表示装置の組み立ても容易となり、歩留まりが大幅に向上する効果がある。
In the technique of Non-Patent Document 1 (Sharp Technical Report, No. 74 (August 1999), pages 31 to 34) that outputs the signal to be transferred to the drain driver of the next stage with the polarity inverted, the positive logic Since it is necessary to connect the drain driver and the negative logic drain driver in cascade, two types of drain drivers are required, which increases the cost of the drain driver, complicates the assembly of the liquid crystal display device, and improves the yield. There is a demerit such as not.
However, according to the present invention, since the circuit for correcting the duty of the clock signal (CL2) is provided, there is no need to invert the transfer data and only one type of drain driver is required, so that the cost of the drain driver is increased. In addition, the liquid crystal display device can be easily assembled, and the yield can be significantly improved.
なお、図10では、表示データ転送用の内部信号線を、ドレインドライバ130の液晶駆動電圧出力に使用している内部バスラインで兼用した場合について説明したが、例えば、図13に示すように、表示データ転送用の内部信号線を、ドレインドライバ130の液晶駆動電圧出力に使用している内部バスラインと別に設けるようにしてもよい。
但し、図13に示す例では、自ドレインドライバ130の36本の内部バスライン(例えば、6ビット×3(R・G・B用のバスライン)×2=36本)と、それと同等の内部信号線が必要となるので、ドレインドライバ130を構成する半導体チップの面積が増大する分不利となる。
これに対して、本実施例では、表示データ転送用の内部信号線を、ドレインドライバ130の液晶駆動電圧出力に使用している内部バスラインで兼用するようにしたので、図13に示す例に比して半導体チップの面積を小さくすることができる。
In FIG. 10, the case where the internal signal line for display data transfer is also used as the internal bus line used for the liquid crystal drive voltage output of the
However, in the example shown in FIG. 13, 36 internal bus lines (for example, 6 bits × 3 (R, G, B bus lines) × 2 = 36) of the self-
On the other hand, in this embodiment, the internal signal line for display data transfer is shared with the internal bus line used for the liquid crystal drive voltage output of the
次に、図10に戻って、演算回路(21,22)の動作について説明する。
図1のタイミングコントローラ110と先頭のドレインドライバ130および各ドレインドライバ130間を接続している表示データ伝送線路では表示データの変化による消費電力(伝送線路での充放電等)が問題となる。
例えば、3画素(×6ビット=18本)の表示データのうちある9本がHighレベルで、残りの9本がLowレベルで、その次の3画素分の表示データがこの反転レベルとなる場合、18本の全表示データが変化することになり、この動作が高速で、また、振幅が大きい程表示データ伝送線路での充放電により消費電力が大きくなる。
そこで、前記状態による消費電力を抑制するために、タイミングコントローラ110では、データ反転信号(図2に示すPOL信号)を一本設け、データ反転信号に基づいて18本の表示データを予め演算し、前記18本の表示データの変化は行わず、データ反転信号のみレベルを反転し、送出する。
Next, returning to FIG. 10, the operation of the arithmetic circuits (21, 22) will be described.
In the display data transmission line connecting the
For example, when 9 of the display data of 3 pixels (× 6 bits = 18) are at a high level, the remaining 9 are at a low level, and the display data for the next 3 pixels is at this inversion level. All 18 display data changes, and this operation is faster, and the larger the amplitude, the higher the power consumption due to charging / discharging in the display data transmission line.
Therefore, in order to suppress the power consumption due to the above state, the
各ドレインドライバ130の演算回路21は、これらの信号を演算することで3画素(×6ビット=18本)の表示データのうち9本がHighレベルで、残りの9本がLowレベルで、その次の3画素分の表示データは、この反転レベルを生成し、データ反転信号がない場合と同機能を実現し消費電力を抑制する回路である。
演算回路21は、排他的論理和から構成され、表1に示すように、データ反転信号(図2にPOL信号)が「0」の時に、表示データを反転しないで出力し、データ反転信号(図2のPOL信号)が「1」の時に、表示データを反転させて出力する。
The
The
次に、演算回路22の動作について説明する。
液晶表示パネル100は、交流化駆動方法により駆動される。
この交流化駆動方法の一つにコモン対称法があり、コモン対称法(例えば、ドット反転法、nライン反転法)では、各画素電極に、正極性の階調電圧と負極性の階調電圧を印加する必要がある。
図14は、本実施例のドレインドライバ130の各色毎の隣接するドレイン信号線(Yi,Yi+1)当たりの回路構成をより詳細に示す図である。
この図14において、235A、235Bは図2に示すラッチ回路(1)135のそれぞれのラッチ回路を、236A、236Bは図2に示すラッチ回路(2)136のそれぞれのラッチ回路を示す。
また、237A、237Bは、図2に示すデコーダ回路137のそれぞれのデコーダ回路を示し、237Aは正極性の階調電圧を選択する高電圧デコーダ回路、237Bは負極性の階調電圧を選択する低電圧デコーダ回路である。
同様に、238A、238Bは、図2に示すアンプ回路138のそれぞれのアンプ回路を示し、237Aは正極性の階調電圧を増幅する高電圧アンプ回路、237Bは負極性の階調電圧を選択する低電圧アンプ回路である。
Next, the operation of the
The liquid
One of the AC drive methods is a common symmetry method. In the common symmetry method (for example, dot inversion method or n-line inversion method), a positive gradation voltage and a negative gradation voltage are applied to each pixel electrode. Must be applied.
FIG. 14 is a diagram showing in more detail the circuit configuration per adjacent drain signal line (Yi, Yi + 1) for each color of the
14, 235A and 235B indicate latch circuits of the latch circuit (1) 135 shown in FIG. 2, and 236A and 236B indicate latch circuits of the latch circuit (2) 136 shown in FIG.
Similarly,
このように、本実施例では、各ドレイン信号線毎に正極性の回路と負極性の回路とを設ける代わりに、隣接する各色毎のドレイン信号線毎に一対の正極性側回路と負極性側回路とを設け、スイッチ部239で切り替えて隣接する各色毎のドレイン信号線のそれぞれに、正極性の階調電圧あるいは負極性の階調電圧を供給するようにしている。
例えば、ドレイン信号線(Yi)に正極性の階調電圧、ドレイン信号線(Yi+1)に負極性の階調電圧を印加する場合には、スイッチ部239で、ドレイン信号線(Yi)を正電圧アンプ回路238Aに、ドレイン信号線(Yi+1)を低電圧アンプ回路238Bに接続し、逆に、ドレイン信号線(Yi)に負極性の階調電圧、ドレイン信号線(Yi+1)に正極性の階調電圧を印加する場合には、スイッチ部239で、ドレイン信号線(Yi)を低電圧アンプ回路238Bに、ドレイン信号線(Yi+1)を正電圧アンプ回路238Aに接続する。
Thus, in this embodiment, instead of providing a positive polarity circuit and a negative polarity circuit for each drain signal line, a pair of positive polarity side circuits and a negative polarity side are provided for each drain signal line for each adjacent color. And a positive gradation voltage or a negative gradation voltage is supplied to each drain signal line for each adjacent color by switching by a
For example, when a positive gradation voltage is applied to the drain signal line (Yi) and a negative gradation voltage is applied to the drain signal line (Yi + 1), the drain signal line (Yi) is set to a positive voltage by the
しかしながら、正極性側のラッチ回路235は、図10に示す内部バスラインDに接続され、負極性側のラッチ回路235Bは、図10に示す内部バスラインEに接続されている。
そのため、ドレイン信号線(Yi)に正極性の階調電圧を供給するためには、内部バスラインDに、ドレイン信号線(Yi)に正極性の階調電圧を選択するための表示データ、逆に、ドレイン信号線(Yi)に負極性の階調電圧を供給するためには、内部バスラインEに、ドレイン信号線(Yi)に負極性の階調電圧を選択するための表示データを送出する必要がある。
演算回路22は、前述した表示データを、図10に示す内部バスラインD、あるいは、内部バスラインEに送出するために設けられる。
However, the positive polarity side latch circuit 235 is connected to the internal bus line D shown in FIG. 10, and the negative polarity
Therefore, in order to supply the positive gradation voltage to the drain signal line (Yi), the display data for selecting the positive gradation voltage for the drain signal line (Yi) to the internal bus line D, In addition, in order to supply the negative gradation voltage to the drain signal line (Yi), display data for selecting the negative gradation voltage to the drain signal line (Yi) is sent to the internal bus line E. There is a need to.
The
演算回路22は、スイッチ回路(61,62)で構成され、スイッチ回路61は、交流化信号(図2に示すM信号)の「1」あるいは「0」レベルに応じて、FF3から出力される表示データ、あるいはFF2から出力される表示データを選択して内部バスラインDに送出する。
同様に、スイッチ回路62は、交流化信号(図2に示すM信号)の「0」あるいは「1」レベルに応じて、FF2から出力される表示データ、あるいはFF3から出力される表示データを選択して内部バスラインEに送出する。
ここで、スイッチ回路62に供給される交流化信号Mは、スイッチ回路61に供給される交流化信号Mの反転信号であるので、内部バスラインDに送出される表示データが、FF3(またはFF2)から出力される表示データである場合には、内部バスラインEに送出される表示データは、FF2(またはFF3)から出力される表示データとなる。
この演算回路22の演算内容を、図15に示す。
The
Similarly, the
Here, since the AC signal M supplied to the
The calculation contents of the
演算回路24は、演算回路21と逆の演算を施す回路である。
この演算回路24は、2系統の内部バスライン(D,E)毎に設けられる排他的論理和回路で構成され、データ反転信号に基づき、演算回路21で反転された表示データをさらに反転し、また、演算回路21で反転されなかった表示データはそのままの状態で出力する回路である。
演算回路25は、交流化信号Mの極性により、2系統の内部バスライン(D,E)上に送出される表示データの順番が入れ替えられているので、この順番を表示データの入力順に並べる変えるために、マルチプレクス回路41でFF4とFF5との選択順を変更させるための回路である。
この演算回路25の演算内容を、図16に示す。
図16に示すように、この演算回路25は、交流化信号Mが「0」のときは、内部バスラインD→内部バスラインE→内部バスラインDの順に表示データを出力させ、交流化信号Mが「1」のときは、内部バスラインE→内部バスラインD→内部バスラインEの順に表示データを出力させる。
The
This
The
The calculation contents of the
As shown in FIG. 16, when the AC signal M is “0”, the
演算回路24で説明したように、転送する表示データは、演算回路21で演算された表示データを逆演算する必要がある。
そこで、本実施例の形態では、このデータ反転信号もFF6〜FF8によりクロック信号(CLL2)に同期して取り込み、また、前述したように、交流化信号Mにより、2系統の内部バスライン(D,E)上に送出される表示データの順番が入れ替えられているので、それに合わせて、演算回路23のスイッチ回路(63,64)により、FF7、FF8から出力されるデータ反転信号を、内部信号線(J,K)に振り分けて送出する。
As described in the
Therefore, in this embodiment, the data inversion signal is also taken in in synchronization with the clock signal (CLL2) by FF6 to FF8, and as described above, the two internal bus lines (D , E) Since the order of the display data to be sent out has been changed, the data inversion signals output from FF7 and FF8 are converted to internal signals by the switch circuits (63, 64) of the
この内部信号線(J,K)上のデータ反転信号が、それぞれ、演算回路24における、2系統の内部バスライン(D,E)毎に設けられる排他的論理和回路に入力される。
また、クロック信号(CLL2)の立ち下がり時点で、内部信号線(J,K)上のデータ反転信号は、FF9およびFF10に取り込まれ、演算回路26により、マルチプレクス回路42でFF9とFF10との選択順を変更させ、入れ替えられている内部信号線(J,K)上のデータ反転信号を、元の状態にして外部に出力する。
The data inversion signals on the internal signal lines (J, K) are respectively input to exclusive OR circuits provided for the two internal bus lines (D, E) in the
At the falling edge of the clock signal (CLL2), the data inversion signal on the internal signal lines (J, K) is taken into the FF9 and FF10, and the
次に、遅延回路51の動作について説明する。
図17に示すように、表示データを、クロック信号の立ち上がり時点と立ち下がり時点で取り込む、デュアルエッジ取り込み方式の場合には、セットアップ期間、およびホールド期間に余裕を持たせるために、表示データの切り替わり時点の中間時点に、クロック信号(CLL2)の立ち上がり時点および立ち下がり時点が位置している必要がある。
しかしながら、図12に示すタイミングチャートから分かるように、本実施例では、マルチプレクス回路41から送出される表示データの切り替わり時点と、クロック信号(CLL2)の立ち上がり時点および立ち下がり時点とは一致している。
これでは、次段のドレインドライバ130では、表示データをFF1〜FF3で取り込むことができない。
遅延回路51は、外部に出力されるクロック信号(CLL2)の位相を遅延し、前述した問題点を解決するために設けられる。
Next, the operation of the
As shown in FIG. 17, in the case of the dual edge capture method in which the display data is captured at the rising edge and the falling edge of the clock signal, the display data is switched in order to allow a setup period and a hold period. It is necessary that the rising time point and the falling time point of the clock signal (CLL2) are located at an intermediate time point.
However, as can be seen from the timing chart shown in FIG. 12, in this embodiment, the switching time of the display data sent from the
In this case, the next-
The
図18は、図17に示す遅延回路51の一例を示す回路図である。
この図18に示す回路は、縦続接続されたn個のインバータ回路で構成され、このインバータ回路の数(n)は、このインバータ回路によるクロック信号(CLL2)の遅延量が、図17に示すように、表示データの切り替わり時点の中間時点に、クロック信号(CLL2)の立ち上がり時点および立ち下がり時点が位置するような遅延量(90°)となるように設定される。
図19は、図17に示す遅延回路51の他の例を示す回路図である。
この図19に示す回路は、前記図6ないし図8で説明したディレイロックドループ回路であり、この場合は、OUT1から90°遅延したクロック信号(ft)を得るようにしている。
FIG. 18 is a circuit diagram showing an example of the
The circuit shown in FIG. 18 is composed of n inverter circuits connected in cascade. The number of inverter circuits (n) is such that the delay amount of the clock signal (CLL2) by the inverter circuits is as shown in FIG. In addition, the delay amount (90 °) is set such that the rising point and the falling point of the clock signal (CLL2) are positioned at the intermediate point of the display data switching point.
FIG. 19 is a circuit diagram showing another example of the
The circuit shown in FIG. 19 is the delay locked loop circuit described with reference to FIGS. 6 to 8. In this case, a clock signal (ft) delayed by 90 ° from OUT1 is obtained.
図20は、ドレインドライバ130とFPC基板150とのガラス基板との接続方法を説明するための模式断面図である。
図20に示すように、ドレインドライバ130には、FPC基板150の配線層320→ガラス基板SUB1のメタライズ層321→ガラス基板SUB1の配線層322→ガラス基板SUB1のメタライズ層323→ドレインドライバ(半導体チップ)130のバンプ電極324を経て、電源電圧が供給される。
この場合に、本実施例では、図21に示すように、表示データ転送用回路(例えば、マルチプレクス回路41等)331に供給する電源と、クロック信号転送用回路(例えば、遅延回路51等)332に供給する電源とを分離するようにしている。
即ち、表示データ転送用回路用331と、クロック信号転送用回路332とに、それぞれ別のパッド電極333、および電源ラインを介して電源を供給するようにしている。
なお、図21は、本実施例のドレインドライバ130への電源電圧供給系統を示す図であり、この図22において、抵抗Rは、ガラス基板のメタライズ層321→ガラス基板の配線層322→ガラス基板のメタライズ層323→ドレインドライバ(半導体チップ)130のバンプ電極324間の抵抗成分を示す。
FIG. 20 is a schematic cross-sectional view for explaining a method of connecting the
As shown in FIG. 20, the
In this case, in this embodiment, as shown in FIG. 21, the power supplied to the display data transfer circuit (for example, the multiplex circuit 41) 331 and the clock signal transfer circuit (for example, the delay circuit 51) are provided. The power supplied to 332 is separated.
That is, power is supplied to the display
FIG. 21 is a diagram showing a power supply voltage supply system to the
図22は、表示データ転送用回路331に供給する電源と、クロック信号転送用回路332に供給する電源とを分離しない場合の電源電圧供給系統を示す図であるが、この図22に示す例では、表示データ転送用回路331のマルチプレクス回路41に流れる電流が表示データのビット数だけ必要となるので、前記した抵抗Rでの電圧低下が大きく、これにより、クロック信号転送用回路332に供給される電源電圧が低下し、クロック信号(CLL2)の振幅が小さくなる。
しかしながら、本実施例では、表示データ転送用回路331に供給する電源と、クロック信号転送用回路332に供給する電源とを分離するようにしたので、前述したような、クロック信号転送用回路332に供給される電源電圧が低下し、クロック信号(CLL2)の振幅が小さくなることがない。
即ち、本実施例では、クロック信号転送用回路332に対する表示データ転送用回路331の影響を低減することが可能となる。
FIG. 22 is a diagram showing a power supply voltage supply system when the power supplied to the display
However, in this embodiment, since the power supplied to the display
That is, in this embodiment, the influence of the display
[実施例2]
図23は、本発明の実施例2のドレインドライバの概略構成を示すブロック図である。
本実施例は、クロック補償回路200を、データ出力回路134内に設けた点で、前記実施例1と相違する。
本実施例では、データ出力回路内に設けられたクロック補償回路200で生成されたクロックを、前述の遅延回路51に遅延して次段のドレインドライバ130に出力する。
なお、本実施例のドレインドライバ130内の各部の動作は、前述の説明において、内部クロック信号(CLL2)をクロック信号(CL2)と読み替えばよいので、詳細な説明は省略する。
さらに、クロック補償回路200の挿入位置は、前記実施例1のように、ドレインドライバ130のクロック信号の入力側、あるいは本実施例のように、ドレインドライバ130のクロック信号の出力側に限定されるものではなく、ドレインドライバ130内で、外部から入力されたクロック信号(CLL2)が外部へ出力されるまでの伝送経路中に、前述したクロック補償回路200を挿入すれば、前述したような作用・効果を得ることが可能であることはいうまでもない。
[Example 2]
FIG. 23 is a block diagram illustrating a schematic configuration of the drain driver according to the second embodiment of the present invention.
The present embodiment is different from the first embodiment in that the
In this embodiment, the clock generated by the
The operation of each part in the
Further, the insertion position of the
[実施例3]
図24は、本発明の実施例3のドレインドライバの概略構成を示すブロック図である。
本実施例では、前記各実施例のクロック補償回路200を設ける代わりに、図25に示すように、各ドレインドライバ130内で、外部から入力されたクロック信号(CL2)が外部へ出力されるまでの伝送経路中に、挿入される回路素子(例えば、インバータ回路)52により、論理レベルが反転する回数が奇数回となるような値に設定したものである。
前述したように、CMOSインバータ回路では、各MOSトランジスタのしきい値(Vth)が変化すると、出力パルス信号のデューティー比(即ち、パルス信号の周期に対するHighレベル期間の比)が変化する。
そのため、ディジタル信号順次転送方式を採用する液晶表示装置では、各ドレインドライバ130をクロック信号(CL2)が伝送していく途中で、クロック信号(CL2)のデューティー比の変化が累積されて、表示データとの位相差が大きくなる。
[Example 3]
FIG. 24 is a block diagram illustrating a schematic configuration of the drain driver according to the third embodiment of the present invention.
In this embodiment, instead of providing the
As described above, in the CMOS inverter circuit, when the threshold value (Vth) of each MOS transistor changes, the duty ratio of the output pulse signal (that is, the ratio of the high level period to the period of the pulse signal) changes.
Therefore, in the liquid crystal display device that employs the digital signal sequential transfer method, the change in the duty ratio of the clock signal (CL2) is accumulated while the clock signal (CL2) is being transmitted to each
しかしながら、前述したように、各ドレインドライバ130で伝搬するクロック信号(CL2)の論理レベルの反転回数が奇数回となるようにすることにより、例えば、前段のドレインドライバ130でクロック信号(CL2)のデューティー比が大きくなるように変化しても、次段のドレインドライバ130ではクロック信号(CL2)のデューティー比が小さくなるように変化する。
これにより、全体で、クロック信号(CL2)のデューティー比の変化を小さくすることが可能となる。
なお、本実施例のドレインドライバ130内の各部の動作は、前述の説明において、内部クロック信号(CLL2)をクロック信号(CL2)と読み替えばよいので、詳細な説明は省略する。
However, as described above, the number of inversions of the logic level of the clock signal (CL2) propagated by each
As a result, the change in the duty ratio of the clock signal (CL2) can be reduced as a whole.
The operation of each part in the
前述したように、デューティー比の変動を防止するために、表示データを反転して次段のドレインドライバにデータ転送する方法が、前述の非特許文献1(シャープ技報,第74号(1999年8月),第31〜34頁)に記載されているが、本実施例は、表示データをクロック信号(CL2)に同期させて次段に出力する点と、表示データを反転させずにクロック信号(CL2)のみを反転させる点で、上記文献に記載のものと異なっている。
前述の非特許文献1に記載のものは、表示データをクロックに同期させて出力させる思想がないので、デューティー比変動を防止するために全表示データを反転して出力させなければならない。
したがって、次段のドレインドライバは、反転された表示データを元に液晶駆動電圧を生成する必要があるので、負論理のドレインドライバでなければならず、ドレインドライバの種類が増え、コストが高くなる、液晶表示装置の製造が複雑になり、歩留まりが低下する等のデメリットがある。
As described above, in order to prevent variation in the duty ratio, a method of inverting display data and transferring data to the drain driver at the next stage is disclosed in Non-Patent Document 1 (Sharp Technical Report, No. 74 (1999). (August), pages 31 to 34), the present embodiment has a point that the display data is output to the next stage in synchronization with the clock signal (CL2) and the clock without inverting the display data. It differs from that described in the above document in that only the signal (CL2) is inverted.
The device described in
Therefore, since the drain driver of the next stage needs to generate the liquid crystal driving voltage based on the inverted display data, it must be a negative logic drain driver, and the number of types of drain drivers increases and the cost increases. There are disadvantages such as complicated manufacture of the liquid crystal display device and reduced yield.
それに対して、本発明では、表示データをクロック信号(CL2)に同期させて次段のドレインドライバに出力するので、表示データを反転して出力する必要がなく、次段のドレインドライバは同じ論理のドレインドライバも用いることでき、コストが高くなることがなく、液晶表示装置の製造が容易になり、歩留まりが向上する効果がある。
また、本発明では、クロック信号(CL2)については、デューティー比変動を防止するために、反転して出力することになるが、次段のドレインドライバは、クロック信号(CL2)についてのみ特別な制御回路を設けるだけで良いので回路が簡単で、かつ、一種類の論理のドレインドライバで液晶表示装置を構成することができる。
具体的には、本実施例では、各ドレインドライバのスタートパルスをクロック信号(CL2)で取り込むときのタイミングを正転クロックと、反転クロックで同じにする回路を各ドレインドライバに設ける。
On the other hand, in the present invention, since display data is output to the next drain driver in synchronization with the clock signal (CL2), it is not necessary to invert the display data and output it, and the next drain driver has the same logic. The drain driver can also be used, so that the cost is not increased, the liquid crystal display device can be easily manufactured, and the yield can be improved.
In the present invention, the clock signal (CL2) is inverted and output in order to prevent the duty ratio fluctuation. However, the drain driver at the next stage has a special control only for the clock signal (CL2). Since it is only necessary to provide a circuit, the circuit is simple, and a liquid crystal display device can be configured with one type of logic drain driver.
Specifically, in this embodiment, each drain driver is provided with a circuit that makes the timing when the start pulse of each drain driver is taken in by the clock signal (CL2) the same for the normal clock and the inverted clock.
あるいは、図26に示すように、次段のドレインドライバ130に転送する表示データを所定時間(例えば、90°)遅延する。
この図26において、正転クロック信号は、前段のドレインドライバ130に入力されるクロック信号(CL2)を表し、反転クロック信号は、後段のドレインドライバ130に入力されるクロック信号(CL2)を表わす。
この図26に示す例では、前段のドレインドライバ130では、表示データ(1)は、正転クロック信号の立ち上がりでドレインドライバ130に取り込まれ、さらに、表示データは、例えば、遅延回路により90°遅延されて次段のドレインドライバ130に転送されるので、次段のドレインドライバ130でも、表示データ(1)は、反転クロック信号の立ち上がりでドレインドライバ130に取り込まれる。
なお、表示データを反転して次段のドレインドライバに転送する方法でも、各ドレインドライバに、極性反転した表示データを元の極性の表示データに戻す回路、および表示データの極性を制御する回路を設けることにより、ドレインドライバを共用化することは可能である。
しかしながら、前述したようなことは、前述の非特許文献1(シャープ技報,第74号(1999年8月),第31〜34頁)では全く検討されておらず、また、表示データの各ビット毎に極性反転を制御する回路が必要となり、回路が大規模になるデメリットがある。
Alternatively, as shown in FIG. 26, the display data transferred to the
In FIG. 26, the forward clock signal represents the clock signal (CL2) input to the preceding
In the example shown in FIG. 26, in the
Even when the display data is inverted and transferred to the next-stage drain driver, each drain driver is provided with a circuit for returning the display data whose polarity has been inverted to the display data with the original polarity, and a circuit for controlling the polarity of the display data. By providing it, it is possible to share the drain driver.
However, the above-described non-patent document 1 (Sharp Technical Report, No. 74 (August 1999), pages 31 to 34) is not studied at all, and each of display data A circuit for controlling the polarity inversion for each bit is required, and there is a disadvantage that the circuit becomes large-scale.
[実施例4]
図27は、前記実施例のクロック信号(CL2)の伝送経路を簡略化して示す図である。
前述したように、前述の非特許文献1の開示する技術では、各ドレインドライバは表示データを反転して次段のドレインドライバに転送している。
また、クロック信号も1系統しか設けられていない。
前述の非特許文献1の技術では、ドレインドライバに入力されるクロック信号(CL2)がHレベルであれば、次段のドレインドライバに入力されるクロック信号(CL2)はLレベル、さらに次段のドレインドライバに入力されるクロック信号(CL2)はHレベルとなる。そのため、2種類のドレインドライバを用意する必要がある。
即ち、表示データおよびクロック信号(CL2)の正転信号が入力されることを前提とした論理構成のドレインドライバ(例えば、図27の130a,130c)と、反転信号が入力されることを前提とした論理構成のドレインドライバ(例えば、図27の130c)を用意する必要がある。
このように、前述の非特許文献1に記載されたドレインドライバでは、液晶駆動回路の回路構成が複雑になるという欠点がある。
[Example 4]
FIG. 27 is a diagram showing a simplified transmission path of the clock signal (CL2) of the embodiment.
As described above, in the technique disclosed in
Also, only one system of clock signals is provided.
In the technique of
That is, it is premised that a drain driver (for example, 130a and 130c in FIG. 27) having a logic configuration on the assumption that display data and a normal signal of the clock signal (CL2) are input and an inverted signal are input. It is necessary to prepare a drain driver (for example, 130c in FIG. 27) having the above logical configuration.
Thus, the drain driver described in
図28は、本発明の実施例4のクロック信号(CL2)の伝送経路を簡略化して示す図である。
本実施例では、各ドレインドライバ(130a,130b,130c)に、クロック信号(CL2)の正転クロック(CL2(T))と、クロック信号(CL2)の反転クロック(CL2(B))とが入力される。
ここで、前記実施例と同様、正転クロック(CL2(T))と、反転クロック(CL2(B))とは、各ドレインドライバ内の伝送経路中で、その論理レベルの反転回数が奇数回となるように設定されている。
なお、図28でも、正転クロック(CL2(T))、および反転クロック(CL2(B))の論理レベルの奇数回の反転回数を、直列接続された3個のインバータで表現している。
FIG. 28 is a diagram illustrating a simplified transmission path of the clock signal (CL2) according to the fourth embodiment of the present invention.
In this embodiment, each drain driver (130a, 130b, 130c) has a forward clock (CL2 (T)) of the clock signal (CL2) and an inverted clock (CL2 (B)) of the clock signal (CL2). Entered.
Here, as in the previous embodiment, the normal rotation clock (CL2 (T)) and the inversion clock (CL2 (B)) have an odd number of logic level inversions in the transmission path in each drain driver. It is set to become.
In FIG. 28 as well, the odd number of inversion times of the logic level of the normal rotation clock (CL2 (T)) and the inversion clock (CL2 (B)) is expressed by three inverters connected in series.
本実施例でも、前段のドレインドライバ(例えば、130a)で正転クロック(CL2(T))および反転クロック(CL2(B))のデューティー比が大きくなるように変化したとしても、次段のドレインドライバ(例えば、130b)では、正転クロック(CL2(T))および反転クロック(CL2(B))とも、デューティー比が小さくなるように変化する。
これにより、全体で、クロック信号(CL2)の正転クロック(CL2(T))および反転クロック(CL2(B))のデューティー比の変化を小さくすることが可能となる。
さらに、本実施例では、正転クロック(CL2(T))および反転クロック(CL2(B))が伝送される、各ドレインドライバ間の伝送線路(ガラス基板上の伝送線路)を切り替え、前段のドレインドライバ(例えば、130a)から出力される正転クロック(CL2(T))を、次段のドレインドライバ(例えば、130b)の反転クロック(CL2(B))として入力し、前段のドレインドライバ(例えば、130a)から出力される反転クロック(CL2(B)))を、次段のドレインドライバ(例えば、130b)の正転クロック(CL2(T)として入力するようにしている。
Even in the present embodiment, even if the duty ratio of the forward clock (CL2 (T)) and the inverted clock (CL2 (B)) is increased in the previous drain driver (for example, 130a), the next drain In the driver (for example, 130b), both the forward rotation clock (CL2 (T)) and the reverse clock (CL2 (B)) change so that the duty ratio becomes small.
As a result, it becomes possible to reduce the change in the duty ratio of the forward clock (CL2 (T)) and the inverted clock (CL2 (B)) of the clock signal (CL2) as a whole.
Further, in this embodiment, the transmission line (transmission line on the glass substrate) between the drain drivers through which the forward clock (CL2 (T)) and the inverted clock (CL2 (B)) are transmitted is switched, The normal rotation clock (CL2 (T)) output from the drain driver (for example, 130a) is input as the inverted clock (CL2 (B)) of the next stage drain driver (for example, 130b), and the previous stage drain driver ( For example, the inversion clock (CL2 (B))) output from 130a) is input as the normal rotation clock (CL2 (T)) of the drain driver (for example, 130b) of the next stage.
このような構成を採用することにより、各ドレインドライバ(130a,130b,130c)の正転クロック(CL2(T))入力端子に入力されるクロック信号のレベルは、ともに同一となるので、前述したような、クロック信号(CL2)についてのみ特別な制御回路等を設ける必要もなく、かつ、2種類のドレインドライバを用意する必要もない。
なお、本実施例において、図29に示すように、各ドレインドライバ(130a,130b,130c)の内部で、正転クロック(CL2(T))および反転クロック(CL2(B))が伝送される内部信号線を切り替え、前段のドレインドライバ(例えば、130a)から出力される正転クロック(CL2(T))を、次段のドレインドライバ(例えば、130b)の反転クロック(CL2(B))として入力し、前段のドレインドライバ(例えば、130a)から出力される反転クロック(CL2(B))を、次段のドレインドライバ(例えば、130b)の正転クロック(CL2(T))として入力するようにしてもよい。
By adopting such a configuration, the level of the clock signal input to the normal clock (CL2 (T)) input terminal of each drain driver (130a, 130b, 130c) is the same. There is no need to provide a special control circuit or the like only for the clock signal (CL2), and it is not necessary to prepare two types of drain drivers.
In this embodiment, as shown in FIG. 29, the forward clock (CL2 (T)) and the inverted clock (CL2 (B)) are transmitted inside each drain driver (130a, 130b, 130c). The internal signal line is switched, and the normal rotation clock (CL2 (T)) output from the previous stage drain driver (eg, 130a) is used as the inverted clock (CL2 (B)) of the next stage drain driver (eg, 130b). The inverted clock (CL2 (B)) output from the previous stage drain driver (for example, 130a) is input as the forward rotation clock (CL2 (T)) of the next stage drain driver (for example, 130b). It may be.
[実施例5]
図30は、本発明の実施例5のデータ取込・演算回路133、およびデータ出力回路134の回路構成を示す回路図である。
この図30においても、点線より左側(矢印AAの方向)が、データ取込・演算回路133で、点線より右側(矢印BBの方向)が、データ出力回路134を表す。
図30に示すように、本実施例では、スタンバイ回路(71,72)を付加した点で、図10に示す前記実施例1のデータ取込・演算回路133、およびデータ出力回路134と相違する。
前述した演算回路(21,22,23)の演算は、外部から入力される表示データが、自ドレインドライバ内で取り込む表示データである場合にのみ、必要となるものである。
そこで、本実施例では、スタンバイ回路(71,72)により、外部から入力される表示データが、自ドレインドライバ内で取り込む表示データである場合に、演算回路(21,22,23)を有効とし、それ以外の場合には、演算回路(21,22,23)を無効とするものである。
[Example 5]
FIG. 30 is a circuit diagram showing the circuit configuration of the data fetch /
Also in FIG. 30, the data fetch /
As shown in FIG. 30, the present embodiment is different from the data fetch /
The calculation of the arithmetic circuit (21, 22, 23) described above is necessary only when the display data input from the outside is the display data fetched in the own drain driver.
Therefore, in this embodiment, when the display data input from the outside by the standby circuit (71, 72) is the display data fetched in its own drain driver, the arithmetic circuit (21, 22, 23) is validated. In other cases, the arithmetic circuit (21, 22, 23) is invalidated.
図31は、図30に示すスタンバイ回路71の回路構成を示すブロック図である。
図31に示すように、このスタンバイ回路71では、カウンタ回路350は、スタートパルス(表示データ取込開始信号)が入力されると、クロック信号(CLL2)をカウントする。
また、カウンタ回路350のカウンタ数が、所定のカウント数以下の場合に、スイッチ回路351は、データ反転信号を出力し、カウンタ回路350のカウンタ数が、所定のカウント数を越えると、スイッチ回路351は、一定のバイアス電圧(Highレベルの電圧、あるいはLowレベルの電圧など)Vbbを出力する。
これにより、演算回路21は、表1に示す演算内容を実行することになる。
FIG. 31 is a block diagram showing a circuit configuration of
As shown in FIG. 31, in the
When the counter number of the
As a result, the
なお、スタンバイ回路72も、スタンバイ回路71と同様の回路構成である。
本実施例によれば、外部から入力される表示データが、自ドレインドライバ内で取り込む必要のない表示データ(換言すれば、単に転送用の表示データ)である場合に、余分な演算を行う必要がないので、消費電力を低減することができる。
また、前記各実施例では、ドレインドライバ130が、液晶表示パネルのガラス基板に直接実装されている場合について説明したが、本発明は、これに限定されるものではなく、ドレインドライバ130が、テープキャリアパッケージに搭載されるディジタル信号順次転送方式の液晶表示装置にも適用可能であることはいうまでない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
Note that the
According to the present embodiment, when display data input from the outside is display data that does not need to be captured in the own drain driver (in other words, display data for transfer only), it is necessary to perform an extra calculation. Therefore, power consumption can be reduced.
In each of the above embodiments, the
As mentioned above, the invention made by the present inventor has been specifically described based on the above embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Of course.
1〜10 D型フリップ・フロップ回路
21〜26 演算回路
31〜32,235A,235B,236A,236B ラッチ回路
41,42 マルチプレクス回路
51 遅延回路
52 回路素子
61,62,63,64,351 スイッチ回路
71,72 スタンバイ回路
100 液晶表示パネル
110 タイミングコントローラ
120 電源回路
130,130a,130b,130c ドレインドライバ
131 クロック制御回路
132 ラッチアドレスセレクタ
133 データ取込・演算回路
134 データ出力回路
135 ラッチ回路(1)
136 ラッチ回路(2)
137,311,237A,237B デコーダ回路
138,238A,238B アンプ回路
139 階調電圧生成回路
140 ゲートドライバ
150 フレキシブルプリント配線基板(FPC基板)
200 クロック補償回路
210 位相比較器
211 チャージポンプ回路
212 フィルタ回路
213 VCO回路
214 m分周器
220 DLL回路
221,222 2分周器
239 スイッチ部
310 遅延ライン
312,350 カウンタ
320,322 配線層
321,323 メタライズ層
324 バンプ電極
331 表示データ転送用回路
332 クロック信号(CL2)転送用回路
333 パッド電極
SUB1 ガラス基板
R 抵抗
DEL 遅延素子
HIZ スイッチ素子
PIX 画素電極
TFT 薄膜トランジスタ
G…走査信号線(またはゲート信号線)
D,Y 映像信号線(またはドレイン信号線)
CST 保持容量
CL 容量線
EOR 排他的論理和回路。
DESCRIPTION OF SYMBOLS 1-10 D type flip-flop circuit 21-26 arithmetic circuit 31-32, 235A, 235B, 236A,
136 Latch circuit (2)
137, 311, 237A,
200
D, Y Video signal line (or drain signal line)
CST holding capacitor CL capacitor line EOR Exclusive OR circuit.
Claims (6)
前記液晶駆動回路は、クロック信号の第1のレベルから第2のレベルヘの切り替わりのタイミングで前記液晶駆動回路に入力される第1のデータを取り込み、前記クロック信号の第2のレベルから第1のレベルヘの切り替わりのタイミングで前記液晶駆動回路に入力される第2のデータを取り込み、
交流化信号に基づき、前記第1のデータを第1の内部バスライン、あるいは、第2の内部バスラインの一方に送出し、前記第2のデータを前記第1の内部バスライン、あるいは、前記第2の内部バスラインの他方に送出し、
前記第1の内部バスラインには、正極性の階調電圧を供給する正極性側回路が接続されており、
前記第2のバスラインには、負極性の階調電圧を供給する負極性側回路が接続されていることを特徴とする液晶表示装置。 A liquid crystal display device comprising: a liquid crystal display element; and a liquid crystal driving circuit that supplies a gradation voltage to the liquid crystal display element,
The liquid crystal driving circuit takes in the first data input to the liquid crystal driving circuit at the timing of switching from the first level of the clock signal to the second level, and the first level from the second level of the clock signal. The second data input to the liquid crystal driving circuit at the timing of switching to the level is fetched,
Based on the alternating signal, the first data is sent to one of the first internal bus line or the second internal bus line, and the second data is sent to the first internal bus line or the Send to the other of the second internal bus lines,
A positive polarity side circuit for supplying a positive gradation voltage is connected to the first internal bus line,
A liquid crystal display device, wherein a negative polarity side circuit for supplying a negative gradation voltage is connected to the second bus line.
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010286676A (en) * | 2009-06-11 | 2010-12-24 | Renesas Electronics Corp | Display and display panel driver |
-
2005
- 2005-12-21 JP JP2005367414A patent/JP2006163426A/en active Pending
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