JP2001265288A5 - - Google Patents

Description

【発明の名称】液晶表示装置および半導体チップPatent application title: Liquid crystal display device and semiconductor chip

Claims (25)

複数の画素を有する液晶表示素子と、
前記画素を駆動する駆動回路とを備える液晶表示装置であって、
前記駆動回路は、内部信号線と、
外部から入力されるクロック信号の第１のレベルから第２のレベル、または第２のレベルから第１のレベルへの切り替わり時のタイミングの少なくとも１つに同期して、外部から入力される表示データを取り込み、前記内部信号線に出力するデータ取り込み手段と、
前記クロック信号の第１のレベルから第２のレベル、あるいは第２のレベルから第１のレベルへの切り替わり時のタイミングの少なくとも１つに同期して、前記内部信号線上の表示データを取り込み、外部に出力するデータ出力手段とを有することを特徴とする液晶表示装置。A liquid crystal display element having a plurality of pixels,
And a driving circuit for driving the pixels.
The drive circuit includes an internal signal line,
Display data input from the outside in synchronization with at least one of the first level to the second level of the clock signal input from the outside or at the time of switching from the second level to the first level Data capturing means for capturing data and outputting it to the internal signal line
The display data on the internal signal line is fetched in synchronization with at least one of the first level to the second level of the clock signal or at the timing of switching from the second level to the first level, And a data output unit for outputting the data. 前記内部信号線は、前記駆動回路の液晶駆動電圧出力に使用している表示データ転送用の内部バスラインを兼用していることを特徴とする請求項１に記載の液晶表示装置。2. The liquid crystal display device according to claim 1, wherein the internal signal line doubles as an internal bus line for display data transfer used for liquid crystal drive voltage output of the drive circuit. 前記データ取り込み手段は、前記クロック信号の第１のレベルから第２のレベル、または第２のレベルから第１のレベルへの切り替わり時のタイミングの少なくとも１つに同期して取り込んだ表示データに対して、外部から入力される制御信号に基づき演算を施して前記内部信号線に出力し、
前記データ出力手段は、前記クロック信号の第１のレベルから第２のレベル、あるいは第２のレベルから第１のレベルへの切り替わり時のタイミングの少なくとも１つに同期して、取り込んだ前記内部信号線上の表示データに対して前記制御信号で再演算を施して、表示データを外部から入力された状態にして出力することを特徴とする請求項１に記載の液晶表示装置。The data fetching means is for the display data fetched in synchronization with at least one of the first level to the second level of the clock signal or the timing of switching from the second level to the first level. Operation is performed based on a control signal input from the outside, and is output to the internal signal line,
The data output means may receive the internal signal in synchronization with at least one of timings at which the clock signal is switched from the first level to the second level or from the second level to the first level. 2. The liquid crystal display device according to claim 1, wherein the display data on the line is recalculated by the control signal, and the display data is output in the state where it is input from the outside. 前記データ取り込み手段は、前記外部から入力される表示データが自分の駆動回路内で使用するときは、前記表示データに対して、外部から入力される制御信号に基づき演算を施して前記内部信号線に出力し、前記外部から入力される表示データを次段の駆動回路に出力する場合は、前記クロック信号の第１のレベルから第２のレベル、または第２のレベルから第１のレベルへの切り替わり時のタイミングの少なくとも１つに同期して取り込んだ表示データに対して前記演算を行わないで前記内部信号線に出力し、
前記データ出力手段は、前記内部信号線上の表示データを演算を行わずにそのまま出力することを特徴とする請求項１に記載の液晶表示装置。When the display data input from the outside is used in its own drive circuit, the data fetching unit performs an operation on the display data based on a control signal input from the outside and the internal signal line To output the display data input from the outside to the drive circuit of the next stage, the first level to the second level or the second level to the first level of the clock signal. The display data acquired in synchronization with at least one of the switching timings is output to the internal signal line without performing the operation.
2. The liquid crystal display device according to claim 1, wherein the data output unit outputs the display data on the internal signal line as it is without performing an operation. 前記駆動回路は、前記外部から入力されるクロック信号を、外部に出力するクロック出力手段を有し、
前記クロック出力手段は、前記データ出力手段に入力された後のクロック信号を所定時間遅延して外部に出力する遅延手段を有することを特徴とする請求項１に記載の液晶表示装置。The drive circuit has clock output means for outputting the clock signal input from the outside to the outside,
2. The liquid crystal display device according to claim 1, wherein the clock output means includes delay means for delaying the clock signal after being input to the data output means for a predetermined time and outputting the delayed clock signal to the outside. 前記遅延手段は、ディレイロックドループ回路を有することを特徴とする請求項５に記載の液晶表示装置。6. The liquid crystal display device according to claim 5, wherein the delay means includes a delay locked loop circuit. 前記データ出力手段に供給する電源と、前記クロック出力手段に供給する電源とを分離したことを特徴とする請求項５に記載の液晶表示装置。6. The liquid crystal display device according to claim 5, wherein a power supply supplied to the data output unit and a power supply supplied to the clock output unit are separated. 前記駆動回路は、前記外部から入力されるクロック信号を、縦続接続されたインバータ回路を通して次段の駆動回路に出力し、
前記インバータ回路の数は、クロック信号入力端子からクロック信号出力端子までの伝送経路中で、回路素子によるクロック信号の論理反転回数が奇数回数になるよう設定されていることを特徴とする請求項１に記載の液晶表示装置。The drive circuit outputs the clock signal input from the outside to a drive circuit of the next stage through a cascade-connected inverter circuit.
The number of the inverter circuits is set such that the number of times of logic inversion of the clock signal by the circuit element is an odd number in the transmission path from the clock signal input terminal to the clock signal output terminal. The liquid crystal display device as described in. 複数の画素を有する液晶表示素子と、
前記画素を駆動する駆動回路とを備える液晶表示装置であって、
前記駆動回路は、２系統の内部信号線と、
外部から入力されるクロック信号の第１のレベルから第２のレベル、および第２のレベルから第１のレベルへの切り替わり時のタイミングに同期して、外部から入力される表示データを取り込み、交互に一方の内部信号線あるいは他方の内部信号線に出力するデータ取り込み手段と、
前記クロック信号の第１のレベルから第２のレベル、あるいは第２のレベルから第１のレベルへの切り替わり時のタイミングに同期して、前記２系統の内部信号線上の表示データを取り込み、当該取り込んだ２系統の表示データを交互に出力することにより、１系統の表示データとして出力するデータ出力手段とを有することを特徴とする液晶表示装置。A liquid crystal display element having a plurality of pixels,
And a driving circuit for driving the pixels.
The drive circuit includes two internal signal lines,
In synchronization with the timing of switching from the first level to the second level and the second level to the first level of the clock signal input from the outside, the display data input from the outside is captured and alternated Means for outputting data to one internal signal line or the other internal signal line;
The display data on the internal signal lines of the two systems are fetched in synchronization with the timing of switching from the first level to the second level or the second level to the first level of the clock signal, What is claimed is: 1. A liquid crystal display device comprising: data output means for outputting display data of one system by alternately outputting display data of two systems. 前記内部信号線は、前記駆動回路の液晶駆動電圧出力に使用している表示データ転送用の内部バスラインを兼用していることを特徴とする請求項９に記載の液晶表示装置。10. The liquid crystal display device according to claim 9, wherein the internal signal line doubles as an internal bus line for display data transfer used for liquid crystal drive voltage output of the drive circuit. 前記データ取り込み手段は、前記クロック信号の第１のレベルから第２のレベル、および第２のレベルから第１のレベルへの切り替わり時のタイミングに同期して取り込んだ表示データに対して、外部から入力される制御信号に基づき演算を施して前記内部信号線に出力し、
前記データ出力手段は、前記クロック信号の第１のレベルから第２のレベル、あるいは第２のレベルから第１のレベルへの切り替わり時のタイミングに同期して、取り込んだ前記内部信号線上の表示データに対して前記制御信号で再演算を施して、表示データを外部から入力された状態にして出力することを特徴とする請求項９に記載の液晶表示装置。The data fetching means transmits externally the display data fetched in synchronization with the timing of switching from the first level to the second level and the second level to the first level of the clock signal. An arithmetic operation is performed based on the input control signal and output to the internal signal line,
The data output means may display data on the internal signal line fetched in synchronization with a timing when the clock signal switches from the first level to the second level or from the second level to the first level. 10. The liquid crystal display device according to claim 9, wherein recalculation is performed on the basis of the control signal, and display data is output while being externally input. 前記データ取り込み手段は、前記外部から入力される表示データが自分の駆動回路内で使用するときは、前記表示データに対して、外部から入力される制御信号に基づき演算を施して前記内部信号線に出力し、前記外部から入力される表示データを次段の駆動回路に出力する場合は、前記クロック信号の第１のレベルから第２のレベル、および第２のレベルから第１のレベルへの切り替わり時のタイミングに同期して取り込んだ表示データに対して前記演算を行わないで前記内部信号線に出力し、
前記データ出力手段は、前記内部信号線上の表示データを演算を行わずにそのまま出力することを特徴とする請求項９に記載の液晶表示装置。When the display data input from the outside is used in its own drive circuit, the data fetching unit performs an operation on the display data based on a control signal input from the outside and the internal signal line When the display data input from the outside is output to the drive circuit of the next stage, the first level to the second level and the second level to the first level of the clock signal are output. The output data is output to the internal signal line without performing the operation on the display data captured in synchronization with the switching timing,
10. The liquid crystal display device according to claim 9, wherein the data output unit outputs the display data on the internal signal line as it is without performing an operation. 前記駆動回路は、前記外部から入力されるクロック信号を、外部に出力するクロック出力手段を有し、
前記クロック出力手段は、前記データ出力手段に入力された後のクロック信号を所定時間遅延して外部に出力する遅延手段を有することを特徴とする請求項９に記載の液晶表示装置。The drive circuit has clock output means for outputting the clock signal input from the outside to the outside,
10. The liquid crystal display device according to claim 9, wherein the clock output unit has a delay unit that delays the clock signal after being input to the data output unit for a predetermined time and outputs the delayed clock signal to the outside. 前記遅延手段は、ディレイロックドループ回路を有することを特徴とする請求項１３に記載の液晶表示装置。14. The liquid crystal display device according to claim 13, wherein the delay means comprises a delay locked loop circuit. 前記データ出力手段に供給する電源と、前記クロック出力手段に供給する電源とを分離したことを特徴とする請求項１３に記載の液晶表示装置。The liquid crystal display device according to claim 13, wherein a power supply supplied to the data output unit and a power supply supplied to the clock output unit are separated. 前記駆動回路は、前記外部から入力されるクロック信号を、縦続接続されたインバータ回路を通して次段の駆動回路に出力し、
前記インバータ回路の数は、クロック信号入力端子からクロック信号出力端子までの伝送経路中で、回路素子によるクロック信号の論理反転回数が奇数回数になるよう設定されていることを特徴とする請求項９に記載の液晶表示装置。The drive circuit outputs the clock signal input from the outside to a drive circuit of the next stage through a cascade-connected inverter circuit.
The number of the inverter circuits is set such that the number of times of logic inversion of the clock signal by the circuit element becomes an odd number in the transmission path from the clock signal input terminal to the clock signal output terminal. The liquid crystal display device as described in. 複数の画素と、With multiple pixels,
前記複数の画素を駆動する駆動回路とを有する液晶表示装置であって、A liquid crystal display device having a driving circuit for driving the plurality of pixels,
前記駆動回路は、２つの表示データが並列に入力される第１の演算回路と、The driving circuit is a first arithmetic circuit to which two display data are input in parallel;
前記第１の演算回路に接続された第１のバスラインと第２のバスラインとを有し、A first bus line and a second bus line connected to the first arithmetic circuit,
前記第１の演算回路には交流化信号が供給されており、An alternating signal is supplied to the first arithmetic circuit,
前記第１のバスラインには正極性の階調電圧を選択するデコーダ回路が接続されており、The first bus line is connected to a decoder circuit for selecting a positive gray scale voltage,
前記第２のバスラインには負極性の階調電圧を選択するデコーダ回路が接続されていることを特徴とする液晶表示装置。The second bus line is connected to a decoder circuit for selecting a negative gray scale voltage. 前記第１の演算回路は、前記第１のバスラインに接続される第１のスイッチ回路と、The first arithmetic circuit includes a first switch circuit connected to the first bus line.
前記第２のバスラインに接続される第２のスイッチ回路とを有しており、And a second switch circuit connected to the second bus line,
前記第１のスイッチ回路と前記第２のスイッチ回路とは、前記交流化信号と前記交流化信号を反転させた信号とによって制御されていることを特徴とする請求項１７に記載の液晶表示装置。The liquid crystal display device according to claim 17, wherein the first switch circuit and the second switch circuit are controlled by the alternating current signal and a signal obtained by inverting the alternating current signal. . 前記正極性の階調電圧を選択するデコーダ回路と前記負極性の階調電圧を選択するデコーダ回路とは、スイッチ部を介して第１のドレイン信号線と第２のドレイン信号線とに接続されていることを特徴とする請求項１７または請求項１８に記載の液晶表示装置。The decoder circuit for selecting the positive polarity gradation voltage and the decoder circuit for selecting the negative polarity gradation voltage are connected to the first drain signal line and the second drain signal line via the switch section. The liquid crystal display device according to claim 17 or 18, characterized in that: 前記駆動回路は、前記第１のバスラインと前記第２のバスラインとに接続された第２の演算回路と、The drive circuit includes a second arithmetic circuit connected to the first bus line and the second bus line.
データ反転信号が入力される第３の演算回路とを有しており、And a third arithmetic circuit to which a data inversion signal is input,
前記第２の演算回路は、第１の内部信号線を介して前記第２の演算回路に接続される第３のスイッチ回路と、The second arithmetic circuit is a third switch circuit connected to the second arithmetic circuit via a first internal signal line;
第２の内部信号線を介して前記第３の演算回路に接続される第４のスイッチ回路とを有し、And a fourth switch circuit connected to the third arithmetic circuit via a second internal signal line,
前記第３のスイッチ回路と前記第４のスイッチ回路とは、前記交流化信号と前記交流化信号を反転させた信号とによって制御されていることを特徴とする晴求項１７乃至請求項１９のいずれか１項に記載の液晶表示装置。The third switch circuit and the fourth switch circuit are controlled by the alternating current signal and a signal obtained by inverting the alternating current signal. The liquid crystal display device according to any one of the items. 前記第２の演算回路は、前記第１のバスラインと前記第１の内部信号線とに接続される第１の排他的論理和回路と、The second arithmetic circuit is a first exclusive OR circuit connected to the first bus line and the first internal signal line;
前記第２のバスラインと前記第２の内部信号線とに接続される第２の排他的論理和回路とを有することを特徴とする請求項２０に記載の液晶表示装置。21. The liquid crystal display device according to claim 20, further comprising: a second exclusive OR circuit connected to the second bus line and the second internal signal line. 前記交流化信号はスタンバイ回路を介して前記第１の演算回路に供給されており、
前記スタンバイ回路は、前記駆動回路に入力されるクロック信号をカウントするカウンタ回路を有していることを特徴とする請求項１７乃至請求項２１のいずれか１項に記載の液晶表示装置。
【講求項２３】表示データとデータ反転信号とが入力される第１の演算回路と、
前記第１の演算回路に接続され、クロック信号が入力される第１のラッチ回路と、
前記第１のラッチ回路に接続された第１のバスラインと第２のバスラインと、
前記第１のバスラインと前記第２のバスラインとに接続された第２のラッチ回路と、
前記第２のラッチ回路に接続されたマルチプレクス回路と、
前記クロック信号が入力される遅延回路とを有し、
前記第１のラッチ回路は、前記クロック信号に同期して、前記第１の演算回路から入力されるデータを前記第１のバスラインと前記第２のバスラインとに振り分け、
前記第２のラッチ回路は、前記クロック信号に同期して、前記第１のバスライン上のデータと前記第２のバスライン上のデータとをラッチし、
前記マルチプレクサ回路は、前記第２のラッチ回路がラッチしたデータを交互に出力し、
前記遅延回路は、前記クロック信号の位相を変化させて出力することを特徴とする半導体チップ。 The alternating signal is supplied to the first arithmetic circuit through a standby circuit,
The liquid crystal display device according to any one of claims 17 to 21, wherein the standby circuit has a counter circuit that counts a clock signal input to the drive circuit.
[Item 23] A first arithmetic circuit to which display data and a data inversion signal are input,
A first latch circuit connected to the first arithmetic circuit and receiving a clock signal;
A first bus line and a second bus line connected to the first latch circuit;
A second latch circuit connected to the first bus line and the second bus line;
A multiplex circuit connected to the second latch circuit;
A delay circuit to which the clock signal is input;
The first latch circuit distributes data input from the first arithmetic circuit to the first bus line and the second bus line in synchronization with the clock signal.
The second latch circuit latches data on the first bus line and data on the second bus line in synchronization with the clock signal.
The multiplexer circuit alternately outputs the data latched by the second latch circuit,
The said delay circuit changes the phase of the said clock signal, and outputs it. 前記遅延回路は、ディレイロックドループであることを特徴とする請求項２３に記載の半導体チップ。The semiconductor chip according to claim 23, wherein the delay circuit is a delay locked loop. 前記第２のラッチ回路と前記マルチプレクス回路との電源と、前記遅延回路の電源とは、異なる箇所から供給されていることを特徴とする請求項２３または請求項２４に記載の半導体チップ。25. The semiconductor chip according to claim 23, wherein the power supply for the second latch circuit and the multiplex circuit and the power supply for the delay circuit are supplied from different points. 前記半導体チップが液晶表示素子上に形成され、The semiconductor chip is formed on a liquid crystal display device.
前記表示データと前記クロック信号とは、隣接する半導体チップから供給され、The display data and the clock signal are supplied from an adjacent semiconductor chip,
前記マルチプレクス回路の出力と前記遅延回路の出力とは、隣接する半導体チップに供給されることを特徴とする請求項２３乃至請求項２５のいずれか１項に記載の半導体チッ26. The semiconductor chip according to claim 23, wherein the output of the multiplex circuit and the output of the delay circuit are supplied to adjacent semiconductor chips. プを用いた液晶表示装置。Liquid crystal display device using