JP3777000B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP3777000B2 JP3777000B2 JP34218396A JP34218396A JP3777000B2 JP 3777000 B2 JP3777000 B2 JP 3777000B2 JP 34218396 A JP34218396 A JP 34218396A JP 34218396 A JP34218396 A JP 34218396A JP 3777000 B2 JP3777000 B2 JP 3777000B2
- Authority
- JP
- Japan
- Prior art keywords
- retrograde
- well
- peak concentration
- wells
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 46
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 230000002093 peripheral effect Effects 0.000 claims description 76
- 238000005468 ion implantation Methods 0.000 claims description 75
- 230000001133 acceleration Effects 0.000 claims description 60
- 239000012535 impurity Substances 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 35
- 238000009826 distribution Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 16
- 230000006870 function Effects 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 description 32
- 229920002120 photoresistant polymer Polymers 0.000 description 23
- 229910052796 boron Inorganic materials 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- -1 phosphorous ions Chemical class 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- 230000005260 alpha ray Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にダイナミックランダムアクセスメモリ(DRAM)半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
記憶装置として、DRAMが広く利用されている。DRAMの用途が携帯機器に拡がるにつれ、低消費電力の要請が強まっている。携帯機器に収容できる電池の容量は制限されており、記憶装置が消費する電力は少なければ少ないほどよい。
【0003】
DRAMは、一定期間毎にデータの書換えを必要とする。DRAMのメモリセルは、通常1つのトランジスタと1つのキャパシタを有し、キャパシタに蓄積した電荷が記憶となる。しかしながら、キャパシタの1電極は、トランジスタの1電極(蓄積ノード)に接続されており、蓄積ノードからのリーク電流によって蓄積電荷は次第に減少してしまう。
【0004】
減少した蓄積電荷を更新するために、データの書換えを必要とする。このデータ書換え動作をリフレッシュ動作と呼ぶ。リフレッシュの周期が短ければ消費電力が大きくなる。消費電力を低減するためには、リフレッシュ動作の周期を長くすることが有効であり、このためには蓄積ノードのデータ保持特性(リフレッシュ特性)を改善することが望まれる。
【0005】
リフレッシュ特性は、メモリセルの蓄積ノードを形成する拡散層から基板に流れる接合リーク電流によって律速され、製造工程途中の汚染による欠陥等が支配していると考えられている。しかし、その原因は多様であり、未だ明確に特定されている訳ではない。
【0006】
IEDM95(1995)、p915−918は、DRAMのリテンション(保持)時間はDRAMセルが形成されているウェルの濃度に強く依存し、ウェル不純物濃度が高いほどリフレッシュ特性が悪化すると報告している。ウェルの濃度を増加すると、熱イオン電界放射(TFE)電流が増加し、リテンション時間のテール分布を形成すると解析している。
【0007】
ウェルの深い位置に不純物濃度の極大値を有するレトログレードウェルと、二重ウェルと単純ウェルとを組み合わせたトリプルウェルを用いてDRAMを作成する技術が提案されている(たとえば、USP5,404,042、および特開平8−97378号)。
【0008】
トリプルウェルを構成する二重ウェルの内側ウェルをレトログレードウェルとし、ここにメモリセルを形成すると、α線ソフトエラーに極めて強くなる、高エネルギイオン注入を用いたレトログレードウェルの製造方法は、工程が簡単であり、製造コストを減少することができる、ラッチアップ耐性にも優れている等の利点を有する。
【0009】
図10は、従来技術によるレトログレードウェルを用いたDRAMの製造方法を説明するための断面図である。
【0010】
図10(A)に示すように、p型シリコン基板101表面を酸化し、厚さ3nmのシリコン酸化膜130を成長し、その上にCVDによりシリコン窒化膜131を厚さ115nm成長する。レジストマスクを用いたホトリソグラフィにより、シリコン窒化膜131をパターニングする。
【0011】
その後、n型ウェルを作成する領域に開口を有するホトレジストマスク123bを形成し、燐イオンを180keV、1.4×1013cm-2のドーズでイオン注入し、n型領域102a、102bを形成する。ホトレジストマスク123bを除去し、1150℃、90分間の熱処理を行なって深いn型ウェル102a、102bを形成する。
【0012】
図10(B)に示すように、パターニングされたシリコン窒化膜131を酸化マスクとし、1100℃のウェット酸化を行い、シリコン基板上に選択的に厚さ350nmのフィールド酸化膜125を成長する。その後、シリコン窒化膜131とシリコン酸化膜130を除去する。改めて900℃のドライ酸化を行い、フィールド酸化膜125の形成されていない領域に厚さ10nmのシリコン酸化膜(図示せず)を成長する。
【0013】
図10(C)に示すように、p型シリコン基板101の表面が露出した領域の一部、およびn型ウェル102bの一部の領域を露出する開口を有するホトレジストマスク123cを形成し、ボロンイオンのイオン注入を行い、p型領域104、103を形成する。ボロンイオンのイオン注入は、加速エネルギ180keV、ドーズ量1.5×1013、加速エネルギ100keV、ドーズ量2×1012cm-2、加速エネルギ50keV、ドーズ量1×1012cm-2の3回に分けて行なう。
【0014】
加速エネルギ180keVのイオン注入は、ウェルの底部で濃度の高いレトログレード部を形成する。次の加速エネルギ100keVのイオン注入は、フィールド酸化膜125下の寄生フィールドトランジスタの閾値Vtをある値以上に高くするために行なわれる。いわゆるチャネルストップ領域を形成する。加速エネルギ50keVのイオン注入は、後に行なうボロンイオン注入によって形成されるp型領域と、加速エネルギ100keVによって形成されるp型領域とを接続するためのものである。
【0015】
その後、ホトレジストマスク123cは除去する。ホトレジストマスク123cを除去した後、全面にボロンイオンを加速エネルギ18keV、ドーズ量2×1012cm-2でイオン注入する。このイオン注入により、n型ウェル102a、102bに形成されるpチャネルMOSトランジスタの閾値、p型ウェル104、p型トリプルウェル103の周辺回路領域103aのnチャネルMOSトランジスタの閾値が所望の値に調整される。
【0016】
図10(D)に示すように、半導体基板表面上にメモリセル領域103bを露出する開口を有するホトレジストマスク123dを形成する。ホトレジストマスク123dを介して、ボロンイオンを加速エネルギ18keV、ドーズ領域3×1012cm-2でイオン注入する。このイオン注入により、メモリセル領域103bに形成される転送トランジスタの閾値Vtが周辺回路領域103aに形成されるトランジスタの閾値Vtより高い値に調整される。その後、ホトレジストマスク123dを除去する。
【0017】
ホトレジストマスク123dを除去した後、イオン注入工程前に形成した厚さ10nmの酸化膜を除去し、900℃のドライ酸化雰囲気中で半導体基板を処理し、改めて厚さ10nmのゲート酸化膜を成長する。
【0018】
図10(E)は、このようにして作成されたトリプルウェル構造を概略的に示す。n型ウェル102a、p型ウェル104は、周辺回路のpチャネルMOSトランジスタ、nチャネルMOSトランジスタを形成するための領域である。
【0019】
n型ウェル102bの露出した領域およびn型ウェル102b内のp型ウェル領域103aは、CMOSセンスアンプ回路を形成するための領域である。n型ウェル102b内のp型ウェル領域103bは、メモリセルを形成するための領域である。
【0020】
以上説明したイオン注入により、各領域に形成されるMOSトランジスタの閾値Vtがそれぞれ所望の値に調整される。以下、通常の方法により、絶縁ゲート電極(ワード線)、ソース/ドレイン領域(ビット線)、キャパシタ等を形成する。
【0021】
上述の製造方法は、ゲート酸化まで計4回のマスク工程を含む。
【0022】
【発明が解決しようとする課題】
レトログレードウェルを有するトリプルウェル構造を用いることにより、性能の優れたDRAMを作成することができる。しかしながら、さらにリフレッシュ特性を改善しようとすると、DRAM回路の他の点に問題を生じることが判明した。
【0023】
本発明の目的は、他の特性を劣化させることなく、リフレッシュ特性を改善することのできる半導体装置を提供することである。
【0024】
本発明の他の目的は、特性の優れたメモリセルと、周辺回路とを有するDRAM半導体装置を提供することである。
【0025】
本発明のさらに他の目的は、上述のような半導体装置を効率的に製造することのできる半導体装置の製造方法を提供することである。
【0026】
【課題を解決するための手段】
本発明の一観点によれば、
第1導電型の1表面を有する半導体基板と、
前記半導体基板の前記1表面に形成された前記第1導電型と逆の第2導電型の第1および第2の外側ウェルと、
前記第1および第2の外側ウェル内に形成され、それぞれ、前記1表面から離れた深さ位置に、前記1表面側から第1、第2の第1導電型不純物のピーク濃度を有する第1および第2のレトログレード内側ウェルであり、前記第 1 のピーク濃度は閾値調整の機能を有し、前記第 2 のピーク濃度はレトログレードウェルのピーク濃度であり、第1のレトログレード内側ウェルの第1のピーク濃度は第2のレトログレード内側ウェルの第1のピーク濃度より高濃度であり、第1のレトログレード内側ウェルの第2のピーク濃度は第2のレトログレード内側ウェルの第2のピーク濃度よりも低濃度である第1および第2のレトログレード内側ウェルと、
前記第1のレトログレード内側ウェル内に形成されたメモリセルと、
前記第2のレトログレード内側ウェル内に形成された前記メモリセルの周辺回路と
を有する半導体装置
が提供される。
【0027】
本発明の他の観点によれば、
第1導電型の表面を有し、メモリセル領域と周辺回路領域とを有する半導体基板に対して、
前記メモリセル領域と前記周辺回路領域に第1導電型と逆の第2導電型不純物のイオン注入を行い、第1および第2の外側ウェルを形成する工程と、
前記メモリセル領域の第1外側ウェル内に加速エネルギの異なる複数回の第1導電型不純物のイオン注入を行い、第1導電型不純物濃度が表面から離れたところで、表面側から第1のピーク濃度、第2のピーク濃度をとる第1のレトログレード内側ウェルを形成する工程と、
前記周辺回路領域の第2外側ウェル内に加速エネルギの異なる複数回の第1導電型不純物のイオン注入を行い、第1導電型不純物濃度が表面から離れたところで、表面側から第1のピーク濃度、第2のピーク濃度をとる第2のレトログレード内側ウェルを形成する工程と、
を含み、前記第 1 のピーク濃度は閾値調整の機能を有し、前記第 2 のピーク濃度はレトログレードウェルのピーク濃度であり、前記メモリセル領域の第1のピーク濃度は前記周辺回路領域の第1のピーク濃度より高濃度であり、前記メモリセル領域の第2のピーク濃度は前記周辺回路領域の第2のピーク濃度より低濃度である、半導体装置の製造方法
が提供される。
【0028】
同一導電型の複数のレトログレードウェルの不純物濃度分布を異ならせることにより、それぞれのレトログレードウェルに形成する回路に適した特性を持たせることができる。メモリセルを形成するレトログレードウェルにおいては、リフレッシュ特性を改善するように、不純物濃度分布を設定することができる。メモリセルと比べ、高い電圧が印加される周辺回路領域においては、耐圧を高め、かつトランジスタの劣化を防止することができる。
【0029】
【発明の実施の形態】
図10(E)に示すトリプルウェルの二重ウェル構造の内側ウェル103をレトログレードウェルとすると、優れた特性を有するDRAMを形成することが可能となった。レトログレードウェル103の周辺回路領域においては、高耐圧トランジスタを形成することが望まれることがある。レトログレードウェルを作成する複数回のボロンイオン注入のイオン注入条件によってレトログレードウェル内に形成したMOSトランジスタの特性がどのように変化するかを調べた。
【0030】
図8(A)、(B)は、加速エネルギの最も高いボロンイオン注入条件を変化させた時のブレークダウン電圧の変化を示す。図8(A)において、横軸はドーズ量を示し、縦軸はブレークダウン電圧を示す。図8(B)においては、横軸は加速エネルギを示し、縦軸はブレークダウン電圧を示す。
【0031】
図8(A)は、ブレークダウン電圧は加速電圧が最も高いイオン注入のドーズ量に比例してほぼリニアに減少することを示している。
【0032】
図8(B)は、加速エネルギが最も高いボロンイオン注入の加速エネルギを増大させると、ブレークダウン電圧はほぼリニアに増大することを示している。これらの結果から、高いブレークダウン電圧を得るためには、加速エネルギの最も高いイオン注入を低いドーズ量で行い、加速エネルギを高く設定することが好ましいと判る。
【0033】
しかしながら、ブレークダウン電圧自体を高くしても、実際にブレークダウンが生じると、トランジスタ特性が劣化することがある。ブレークダウン電圧を低くすると、ブレークダウンが生じてもトランジスタ特性は劣化しない。
【0034】
図8(C)は、ブレークダウン電圧の大小とトランジスタ特性の劣化の有無の関係を解釈した概略図である。n型ウェル102内にレトログレードp型ウェル103が形成され、その表面上に絶縁ゲート電極Gが形成されている。ゲート電極Gの両側には、ソース/ドレイン領域134、135が形成されている。
【0035】
最も高い加速エネルギで注入した不純物濃度が大きく、ブレークダウン電圧があまり高くない状態(図8(A)中▲3▼で示す領域)では、ブレークダウンはドレイン領域135とその直下の最も高い加速エネルギで注入した不純物層の間で生じる。この場合、ブレークダウンによって生じた電子/正孔は、n型領域、p型領域に吸収され、ゲート近傍には到達しないものと考えられる。一方、加速エネルギが最も高いイオン注入のドーズが小さいとき(図8(A)▲1▼で示す領域)は、ブレークダウンはドレイン領域135とn型ウェル102間でパンチスルーしており、電子/正孔対は特に発生しないと考えられる。
【0036】
加速エネルギが最も高いイオン注入の条件を調整してブレークダウン電圧を高くすると、ブレークダウンを生じる場所はドレイン下の領域BD1からゲート近傍の領域BD2に移動するもの(図8(A)中▲2▼で示す領域)と考えられる。領域BD2でブレークダウンが生じると、ブレークダウンによって発生した電子/正孔はゲート絶縁膜中にも侵入し、トランジスタ特性を劣化させてしまうと考えられる。
【0037】
したがって、ブレークダウン電圧が高く、かつトランジスタ特性を劣化させないためには、図8(A)、(B)において、ブレークダウン電圧を図8(A)中右側の9.5V〜11.5Vに選択することが好ましい。この領域では、ブレークダウンが発生してもトランジスタ特性の劣化を防止することができ、かつ通常動作への支障を生じない程度のブレークダウン電圧を確保できる。なお、二重ウェル内にメモリセルと周辺回路とを形成する場合を例にとって説明したが、二重ウェル内に周辺回路のみを形成する場合も条件は同一である。
【0038】
図10(E)において、p型基板101に直接形成されたp型ウェル104と、p型基板104内のn型ウェル102b内に形成されたp型ウェル(トリプルウェル)103内には共にnチャネルMOSトランジスタが形成される。これらのトランジスタは、目的に応じてそれぞれ所望の閾値Vtを有することが望まれる。
【0039】
図9(A)は、pウェル内のトランジスタの閾値とトリプルウェル内のトランジスタの閾値の関係を示す。横軸はpウェル内のトランジスタの閾値Vtを単位Vで示し、縦軸はトリプルウェルのトランジスタの閾値Vtを単位Vで示す。pウェルを作成するために、加速エネルギ180keV、100keV、50keV、18keVの4回のイオン注入を行なっている。
【0040】
これらのイオン注入において、ドーズ量を変化させると、トランジスタの閾値がどのように変化するかを調べた。加速エネルギ18keV、50keV、100keVの3つのイオン注入においては、ドーズ量を増大させるとトランジスタの閾値は増大するが、その変化の様子はほぼ同等であり、図9(A)中の勾配がほぼ同等である。したがって、トリプルウェル内のトランジスタの閾値を増大させると、pウェル内のトランジスタの閾値も同様に増大し、種々の変化を実現することは困難である。
【0041】
これらに対し、加速エネルギ180keVのイオン注入は、他の加速エネルギのイオン注入と較べ、著しく異なった勾配を示している。したがって、トリプルウェル内のトランジスタの閾値とpウェル内のトランジスタの閾値とに差を設けようとする場合、最も高い加速エネルギのイオン注入条件を調整することが極めて有効となる。
【0042】
図9(B)は、レトログレードウェルを形成するイオン注入のうち、加速エネルギの大きな100keVおよび180keVのイオン注入条件を変化させた時の、フィールドトランジスタの閾値Vtに対するリフレッシュ時間の変化を示すグラフである。加速エネルギ100keVおよび180keVのイオン注入のドーズ量を減少させると、いずれの場合にもリフレッシュ時間は増大する。リフレッシュ時間の増加と共に、フィールドトランジスタの閾値も減少する。加速エネルギ180keVの特性の傾きは、加速エネルギ100keVの特性の傾きよりも急である。すなわち、フィールドトランジスタの閾値Vtを高い値に保ちつつ、メモリセルのリフレッシュ時間を長くするためには、180keVのドーズ量を減少させることが特に有効となる。
【0043】
図9(A)、(B)の実験結果から判るように、レトログレードウェルを作成する場合、複数回のイオン注入は同等にトランジスタの閾値やリフレッシュ特性に影響するのではなく、最も加速エネルギの大きなイオン注入が最も大きな変化を与えることが判る。また、リフレッシュ特性を改善するためには、この最も加速エネルギの大きなイオン注入のドーズ量を低減することが良いことが判る。
【0044】
しかしながら、最も加速エネルギの大きなイオン注入のドーズ量を単純に減少すると、他の問題が生じてしまうことが判った。すなわち、周辺回路用のトリプルウェル内のnチャネルMOSトランジスタの中には、高い電圧を扱うものがあるが、このようなトランジスタにおいては、n型ドレイン領域とその下にあるn型ウェルとの間にパンチスルーが生じてしまう(図8(A)中▲1▼の領域)。
【0045】
また、トリプルウェル内に形成されたnチャネルMOSトランジスタの閾値Vtが減少し、ショートチャネル効果が増大してしまう。また、各ウェル内に形成されるトランジスタの閾値Vt間のバランスが崩れる(図9(A)中180keV7E12の点)。
【0046】
さらに、nチャネルMOSトランジスタのトランジスタ耐圧は、最も加速エネルギの高いイオン注入による不純物分布で律速されており、ドーズ量が低減すると、過剰電圧が印加された時、図8(C)に示すように、ゲート電極近傍の領域BD2でブレークダウンが生じ、トランジスタ特性が劣化してしまう(図8(A)中▲2▼の領域)。
【0047】
トランジスタ特性が劣化しないように、領域BD1でブレークダウンを生じさせようとすると、p型レトログレードウェルを形成するための最も加速エネルギの高いイオン注入のドーズ量を減少させることには制限がある。また、レトログレードウェルの不純物濃度が減少すると、周辺回路でラッチアップ耐性が悪化し、回路全体の問題となる。
【0048】
このように、レトログレードウェル内にDRAMのメモリセルと周辺回路とを形成する場合、メモリセルのリフレッシュ特性と周辺回路の諸要請とを両立させることが困難である。
【0049】
本発明者は、上記の問題およびその原因がメモリセル用のレトログレードウェルと周辺回路用のレトログレードウェルとを同一条件で形成することを前提としていることに気付いた。メモリセル用のレトログレードウェルと周辺回路用のレトログレードウェルとを別個の条件で作成できれば、メモリセルのリフレッシュ特性と周辺回路の諸要請とを両立させることが可能となる。
【0050】
ただし、これら2種類のレトログレードウェルを作成するために、製造プロセスが過度に複雑化すると、製造コストの上昇に繋がり、実用化が困難となってしまう。
【0051】
図1は、本発明の実施例によるDRAM装置構成を概略的に示す。図1(A)はチップの全体を示す平面図、図1(B)は1単位のメモリセル領域を近傍の周辺回路領域と共に示す平面図、図1(C)は半導体チップの部分的断面図である。
【0052】
図1(A)において、半導体チップ11内には、複数のメモリセル領域12が配置される。メモリセル領域12の周囲には、周辺回路が形成される。また、チップ11の周辺部分等には入出力用のパッドが形成され、パッド周辺には入出力回路等が形成される。
【0053】
図1(B)は、1つのメモリセル領域とその周辺の回路構成を概略的に示す。半導体チップ11表面に、1つのメモリセル領域を形成するためのn型ウェル2bが形成され、その近傍に周辺回路を形成するためのp型ウェル4およびn型ウェル2aが形成される。n型ウェル2b内には、さらに内部に開口部12aを有するp型ウェル5bおよび、p型ウェル5b外周内に収容される中実のp型ウェル3が形成される。
【0054】
図1(B)中、p型ウェル5bの領域を左下りのハッチングで示し、p型ウェル3の領域を右下りのハッチングで示す。なお、p型ウェル3とp型ウェル5bの重なり合う重畳領域6をクロスハッチングで示す。重畳領域6は、不純物濃度が高く、比較的低抵抗率の領域である。比較的高抵抗率のメモリセル領域12aを比較的低抵抗率の重畳領域6が取り囲むことにより、メモリセル領域12aの各点からp型ウェルのバイアス端子までの抵抗を低減することができる。
【0055】
p型領域12a内にメモリセルが形成され、その側方のp型領域14aおよびn型領域14bにそれぞれnチャネルMOSトランジスタ、pチャネルMOSトランジスタが形成され、センスアンプを構成する。すなわち、p型領域14aとn型領域14bがセンスアンプ領域14を形成する。同様、メモリセルの下方には、p型領域15aとn型領域15bが配置され、ワードデコーダ領域15を構成する。
【0056】
図1(B)のIC−IC線に沿う断面図を、図1(C)に示す。なお、この断面図においては、メモリセル領域から離れた領域に形成されるトリプルウェルも併せて示す。p型シリコン基板1内に深いn型ウェル2a、2b、2cが形成され、これらのn型ウェルのうち一部のn型ウェル2b、2c内に、さらにp型レトログレードウェル3、5a、5bが形成される。
【0057】
また、このレトログレードウェルの作成プロセスと同時に、p型シリコン基板1の露出表面に単一p型ウェル4が形成される。これらのp型ウェルは、同一のp型不純物濃度を有するものではなく、メモリセル領域と周辺回路領域とで最も深い部分のp型不純物濃度を異ならせてある。すなわち、メモリセルを構成するp型ウェル3の深い位置にあるp型不純物濃度の極大値はp1であり、周辺回路領域を形成するためのp型ウェル4、5a、5bのp型不純物濃度の極大値はp2(>p1)である。
【0058】
たとえば、メモリセルはp型領域3に形成し、周辺回路のセンスアンプはn型領域2bおよびp型領域5bに形成する。また、他の周辺回路はp型シリコン基板1に形成したn型ウェル2a、2c、p型ウェル4およびn型ウェル内に形成したレトログレードp型ウェル5a内に形成する。
【0059】
なお、図1(C)においては、メモリセル領域から離れた位置にあるレトログレードウェルを含む二重ウェル構造2c、5aを示したが、これらは基本的にメモリセル領域における二重ウェル構造と同等であるため、以下説明を省略する。
【0060】
図2は、本発明の実施例によるレトログレードウェルを有するトリプルウェル構造を形成するための主要工程を示す。
【0061】
図2(A)に示すように、p型シリコン基板1の表面を酸化して、厚さ3nmのシリコン酸化膜21を形成する。シリコン酸化膜21の全面上に、CVDによりシリコン窒化膜22を厚さ115nm成長する。シリコン窒化膜22上にホトレジストパターンを形成し、ホトリソグラフィを用いてパターニングし、シリコン窒化膜パターン22を形成する。
【0062】
このように処理した半導体基板上にホトレジスト層を形成し、露光、現像することにより、周辺回路のpチャネルMOSトランジスタ領域、周辺回路のトリプルウェル領域およびメモリセル領域を開口するホトレジストパターン23bを形成する。
【0063】
このホトレジストパターン23bをマスクとして用い、燐イオンを加速エネルギ180keV、ドーズ量1.4×1013cm-2イオン注入し、n型領域2a、2bを形成する。なお、図1(C)に示したような周辺回路のトリプルウェル用n型ウェルも同時に形成する。イオン注入後、ホトレジストマスク23bは除去する。
【0064】
図2(B)に示すように、パターニングされたシリコン窒化膜22をマスクとして温度1150℃、90分間の熱処理を行い、イオン注入したn型不純物を活性化、拡散させ、深いn型ウェル2a、2bを形成する。次いで、パターニングされたシリコン窒化膜22をマスクとし、1100℃のウェット酸化を行い、シリコン基板上に選択的に厚さ350nmのフィールド酸化膜25を形成する。
【0065】
フィールド酸化後、シリコン窒化膜22、シリコン酸化膜21は除去する。改めて、露出したシリコン表面上に900℃のドライ酸化により厚さ10nmのシリコン酸化膜24を形成する。このシリコン酸化膜24は、後のイオン注入における表面保護層となるものであるが、以下、図示を省略する。なお、ここまでの工程は、図10を参照して説明した従来技術と同等である。
【0066】
図2(C)に示すように、周辺回路のnチャネルMOSトランジスタ領域口するホトレジストマスク23cを形成し、加速エネルギ180keVドーズ量1.5×1013cm-2、加速エネルギ100keVドーズ量2×1012cm-2、加速エネルギ50keVドーズ量1×1012cm-2 に分けてボロンイオンを注入する。
【0067】
加速エネルギ180keVのイオン注入は、p型ウェルの底部で濃度の高いレトログレード部を形成する。このドーズ量は、作成するp型ウェル内に形成するnチャネルMOSトランジスタのソース/ドレイン領域と、n型ウェル2bとの間のパンチスルー電圧を一定以上に保ち、かつトランジスタの劣化を防ぎ、ラッチアップ耐性を付与するために必要な量によって律速される。
【0068】
加速エネルギ100keVのイオン注入のドーズ量は、フィールド酸化膜25下に形成される寄生フィールドトランジスタの閾値Vtを十分高くするのに必要な量で律速される。すなわち、フィールドトランジスタの閾値Vtを十分高くするドーズ量が注入され、チャネルストップ領域が形成される。
【0069】
加速エネルギ50keVのイオン注入のドーズ量は、表面に形成するnチャネルMOSトランジスタの閾値調整用イオン注入と、その下の加速エネルギ100keVによるイオン注入領域とを接続し、p型不純物濃度分布を調整するためのものである。これらのイオン注入により、周辺回路のp型ウェル4および周辺回路のトリプルウェル5が形成される。
【0070】
イオン注入後、ホトレジストマスク23cは除去する。この段階で、基板全面にボロンイオンを加速エネルギ18keV、ドーズ量2×1012cm-2でイオン注入する。このイオン注入により、n型ウェル内に形成されるpチャネルMOSトランジスタの閾値Vt、周辺回路のp型ウェルおよびトリプルウェル内に形成されるnチャネルMOSトランジスタの閾値Vtがそれぞれ所望の値に調整される。
【0071】
図2(D)に示すように、メモリセル領域のみを露出する開口を有するホトレジストマスク23dを形成する。このホトレジストマスクをイオン注入マスクとして用い、ボロンイオンを加速エネルギ180keVドーズ量5×1012cm-2、加速エネルギ100keVドーズ量2〜3×1012cm-2、加速エネルギ50keVドーズ量1×1012cm-2、加速エネルギ18keVドーズ量6〜7×1012cm-2に分けてイオン注入し、メモリセル領域のトリプルウェル3を形成すると共に、メモリセル領域内のnチャネル転送MOSトランジスタの閾値Vtを所望の値に調整する。
【0072】
ここで、n型ウェル2b内に形成される2つのp型ウェル5、3を比較する。加速エネルギ180keVのイオン注入のドーズ量は、周辺回路用p型ウェル5内では1.5×1013cm-2であるのに対し、メモリセルを形成するp型ウェル3内では5×1012cm-2である。このように、レトログレードウェルを作成するための最も加速エネルギの高いイオン注入のドーズ量が周辺回路領域ではメモリセル領域の約3倍に選択されている。
【0073】
なお、メモリセル領域と周辺回路領域の特性をそれぞれ独立に制御するために、この最も加速エネルギの高いイオン注入のドーズ量は、少なくとも30%以上差を持たせることが好ましい。より好ましくは周辺回路領域のドーズ量はメモリセル領域のドーズ量の2倍以上であり、さらに好ましくは3倍以上である。なお、これらの数値は、半導体装置の特性上同等と認められる範囲を含むものである。
【0074】
最も加速エネルギの低い18keVのイオン注入のドーズ量は、周辺回路領域の2×1012cm-2に対し、メモリセル領域では6×1012cm-2と高く設定されている。従って、メモリセルの転送トランジスタの閾値は周辺回路のトランジスタの閾値よりも高くなる。メモリセル領域のイオン注入後、ホトレジストマスク23dは除去する。続いて、図2(B)に示した厚さ10nmのシリコン酸化膜24も除去する。
【0075】
図2(E)に示すように、改めて900℃のドライ酸化を行い、基板表面上に厚さ10nmのゲート酸化膜24aを成長する。
【0076】
図3は、このようにして形成したトリプルウェル部分の不純物濃度分布を示すグラフである。横軸は基板表面からの深さを単位μmで示し、縦軸は不純物濃度を単位cm-3で示す。
【0077】
最も深い部分の曲線c1は、p型基板のp型不純物濃度を示す。曲線c2は、深さ約3.1μmまで形成されたn型ウェル2b内のn型不純物濃度を示す。実線で示す曲線c3は、周辺回路用トリプルウェル5内のp型不純物濃度を示し、破線で示す曲線c4は、メモリセル用のトリプルウェル3内のp型不純物濃度を示す。p型不純物濃度分布c3、c4は、表面近傍と、深さ0.5−0.7μmの位置にピークを示す。
【0078】
基板表面部分においては、メモリセル領域のp型不純物濃度分布c4の方が、周辺回路領域のp型不純物分布c3よりも高く、深い位置での極大値は、周辺回路領域のp型不純物濃度分布c3の方が、メモリセル領域のp型不純物濃度分布よりも高い。この不純物濃度分布の差により、メモリセル領域に形成されるnチャネルMOSトランジスタは閾値が高く、リフレッシュ特性が優れている。周辺回路領域に形成されるnチャネルMOSトランジスタは閾値が低く、耐圧が高く、ラッチアップしにくく、ショートチャネル効果が発生しにくい等の特性を有する。
【0079】
なお、図3はp型不純物とn型不純物を互に補償した実効不純物濃度で示したが、各不純物の濃度は容易に推察されよう。また、特定の不純物の濃度分布は、たとえば二次イオン質量分析(SIMS)によって測定することができる。
【0080】
図4は、図2(E)に示すトリプルウェル構造にそれぞれMOSトランジスタやメモリセルのキャパシタを形成した構成を概略的に示す。基板表面上に絶縁ゲート電極Gが形成され、ゲート電極両側にソース/ドレイン領域30〜40が形成される。
【0081】
周辺回路領域用のp型ウェル4、5内に形成されるソース/ドレイン領域31〜34は、それぞれ薄く浅いイオン注入と、深く濃いイオン注入を重ねて行なったLDD構造を有する。メモリセル領域を形成するp型ウェル3内に形成された転送トランジスタのソース/ドレイン領域39、40は、浅く薄いイオン注入のみによって形成されている。なお、図1(C)に示した周辺回路用のトリプルウェル内には、周辺回路用トリプルウェル5内のトランジスタと同等の構成のトランジスタが形成される。
【0082】
絶縁ゲート電極Gを覆って層間絶縁膜41が形成され、層間絶縁膜41を通ってソース/ドレイン領域に達するコンタクトホールが形成され、コンタクトホールを介してソース/ドレイン領域に達する電極42が形成される。
【0083】
なお、メモリセル領域においては、層間絶縁膜41内にビット線B、一対の電極C1、C2で形成されるキャパシタCが形成される。一対のトランジスタの共通ソース/ドレイン領域にビット線Bが接続され、他方のソース/ドレイン領域にキャパシタCが接続される。ゲート電極Gはワード線Wを兼ねる。
【0084】
図5は、本発明の他の実施例によるトリプルウェル構造を形成するための製造プロセスを示す断面図である。図5(A)は、図2(A)、(B)と同等のプロセスを経て得られる構成を示す。p型シリコン基板1内にn型ウェル2a、2bが形成される。
【0085】
その後、図5(B)に示すように、周辺回路のp型ウェル、周辺回路用のトリプルウェルおよびメモリセル領域用のトリプルウェルを露出する開口を有するレジストマスク23eを形成し、p型レトログレードウェルを形成するための3段階のイオン注入を行なう。まず、加速エネルギ180keV、ドーズ量5×1012cm-2のボロンイオン注入を行い、続いて、加速エネルギ100keVドーズ量2〜3×1012cm-2、加速エネルギ50keVドーズ量1×1012cm-2のボロンイオン注入を引続き行なう。
【0086】
ここで、加速エネルギの比較的低い100keV、50keVのイオン注入は、図2の実施例と同様であるが、加速エネルギの最も高い180keVのイオン注入のドーズ量は、メモリセル領域を形成するのに適したドーズ量に選択されている。
【0087】
これらのイオン注入後、ホトレジストマスク23eを除去し、全面に閾値調整用イオン注入を行なう。
【0088】
図5(C)に示すように、周辺回路のp型ウェルおよびトリプルウェルを露出する開口を有するホトレジストマスク23fを形成する。このホトレジストマスクをイオン注入マスクとし、ボロンイオンを加速エネルギ180keV、ドーズ量1×1013cm-3でさらにイオン注入する。このようにして、周辺回路用のp型ウェル4、5には、図5(B)のイオン注入と併せて、加速エネルギ180keVで、合計ドーズ量1.5×1013cm-2のボロンイオンが深い位置に注入される。したがって、結果として得られるトリプルウェル構造は、図2の工程で得られるものと同等となる。イオン注入後、レジストマスク23fは除去する。その他の工程は、従来技術と同様にメモリセル部にのみ18keVでイオン注入する。
【0089】
図6は、メモリセル領域から離れた位置に形成される周辺回路の例である入出力回路の構成を示す。p型シリコン基板1内に深いn型ウェル2cが形成され、このn型ウェル2c内にさらにレトログレードp型ウェル42、43が形成されている。
【0090】
一方のp型ウェル42には、さらにn型領域44が形成され、保護ダイオードを構成する。他方のp型ウェル43上には、絶縁ゲート電極45が形成され、その両側にn型ソース/ドレイン領域46、47が形成され、入力ゲートのMOSトランジスタが形成される。入出力用パッド49からの配線は、保護ダイオードのn型領域44に接続され、さらに入力ゲートの絶縁ゲート電極45に接続されている。
【0091】
保護ダイオードをn型ウェル2c内に形成することにより、保護ダイオードを基板から電気的に分離することができ、入出力パッド49にマイナスノイズが入った場合にも基板にノイズ電流が流れることを防止することができる。p型ウェル42は、基板1から電気的に独立しているため、所望のマイナスバイアスを印加することができる。
【0092】
入出力パッド49にマイナスノイズが入り、保護ダイオードが順方向バイアスされた場合も、n型領域44からp型ウェル42に注入された電子は、そのまま吸収されて外部のトランジスタに影響を及ぼすことはない。
【0093】
入出力パッド49にプラスノイズが入った場合、n型ウェル42の濃度が薄く、深さが浅いとp型ウェル42全体が空乏化し、パンチスルーし易い。p型ウェル42のパンチスルーを防止するためには、レトログレードウェルであるp型ウェル42の最も深い部分のp型不純物濃度を高く選定することが望ましい。上述の実施例によって作成したトリプルウェル構造を用いれば、周辺回路用のトリプルウェルの底部のp型不純物濃度を高く設定できるため、これらの問題に対処し易い。
【0094】
図7は、ワード線駆動回路の構成例を示す。トランジスタM4とキャパシタCはメモリセル内の1つのセルを構成する。トランジスタM4のゲートg4にワード線WLが接続されている。なお、トランジスタM4のソースはビット線BLに接続されている。
【0095】
トランジスタM1とM2は、共にnチャネルMOSトランジスタで形成され、ワード線WLに所望の電圧を印加するための回路である。トランジスタM1とM2は直列に接続され、可変電圧Vと接地電位との間に接続される。トランジスタM1のゲート電極g1は、トランジスタM3を介してポンピング電圧VPPに接続されている。
【0096】
以下、この回路の動作を簡単に述べる。まず、可変電圧Vを0にし、トランジスタM3をオンにして、トランジスタM1のゲートg1に電圧VPPを蓄積し、続いて、トランジスタM3をオフにする。トランジスタM1のゲートg1の電位はVPPである。
【0097】
その後、トランジスタM1の可変電圧を0からVPPに上昇させる。すると、ゲート電極とソース/ドレイン領域間の寄生容量により、ゲート電極g1の電位が上昇し、VPP+ΔVとなる。この上昇したゲート電圧により、トランジスタM1は十分オンとなり、ワード線に接続された接続ノードの電位をVPPまで上昇させる。このようにしてワード線WLに十分高い電圧VPPが供給される。トランジスタM2のゲートg2には、リセット電圧が印加される。
【0098】
トランジスタM1のゲート電極g1の電位がVPP+ΔVに上昇した時、この電圧はそのままトランジスタM3のドレイン領域にも印加されている。したがって、トランジスタM3は高耐圧のものでなければならない。
【0099】
トランジスタM1、M2、M3は、それぞれ図6に示すような周辺回路用トリプルウェル構造内に形成する。トランジスタM4は、メモリセル領域内に形成する。周辺回路用トリプルウェルのp型不純物濃度分布とメモリセル用のp型トリプルウェル内の不純物濃度分布とが別々に設定できるため、メモリセルのリフレッシュ時間を最適に選択しつつ、周辺回路の高耐圧トランジスタを効率的に作成することができる。
【0100】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【0101】
【発明の効果】
レトログレードウェルを有するトリプルウェル構造において、特性の異なるトランジスタを効率的に作成することが可能となる。
【0102】
DRAMにおいて、メモリセルのリフレッシュ特性を改良し、かつ周辺回路の耐圧等を良好に保つことができる。
【図面の簡単な説明】
【図1】本発明の実施例によるDRAM装置の構成を示す平面図および断面図である。
【図2】本発明の実施例によるトリプルウェル構造を形成するための工程を示す断面図である。
【図3】図2の工程により作成される不純物濃度分布の例を示すグラフである。
【図4】図2の工程により作成されたトリプルウェル構造を用いて作成したDRAM装置の構成例を示す断面図である。
【図5】本発明の他の実施例によるトリプルウェル構造を作成する工程を説明するための断面図である。
【図6】本発明の実施例による周辺回路の構成例を示す断面図である。
【図7】本発明の実施例による周辺回路の構成例を示す回路図である。
【図8】トリプルウェル内に形成したトランジスタのブレークダウン特性を考察した結果を示すグラフおよび断面図である。
【図9】トランジスタウェル内のトランジスタの特性の関係を示すグラフである。
【図10】従来の技術によるトリプルウェル製造方法を説明するための断面図である。
【符号の説明】
1 半導体基板
2 n型ウェル
3 p型ウェル(トリプルウェル)
4 p型ウェル
5 p型ウェル(トリプルウェル)
6 重なり領域
21 シリコン酸化膜
22 シリコン窒化膜
23 ホトレジストパターン
25 フィールド酸化膜
31〜40 ソース/ドレイン領域
41 層間絶縁膜
42 電極
G 絶縁ゲート電極
B ビット線
W ワード線
C キャパシタ
Claims (21)
- 第1導電型の1表面を有する半導体基板と、
前記半導体基板の前記1表面に形成された前記第1導電型と逆の第2導電型の第1および第2の外側ウェルと、
前記第1および第2の外側ウェル内に形成され、それぞれ、前記1表面から離れた深さ位置に、前記1表面側から第1、第2の第1導電型不純物のピーク濃度を有する第1および第2のレトログレード内側ウェルであり、前記第 1 のピーク濃度は閾値調整の機能を有し、前記第 2 のピーク濃度はレトログレードウェルのピーク濃度であり、第1のレトログレード内側ウェルの第1のピーク濃度は第2のレトログレード内側ウェルの第1のピーク濃度より高濃度であり、第1のレトログレード内側ウェルの第2のピーク濃度は第2のレトログレード内側ウェルの第2のピーク濃度よりも低濃度である第1および第2のレトログレード内側ウェルと、
前記第1のレトログレード内側ウェル内に形成されたメモリセルと、
前記第2のレトログレード内側ウェル内に形成された前記メモリセルの周辺回路と
を有する半導体装置。 - 前記第1および第2の外側ウェルは、連続した1つのウェルである請求項1記載の半導体装置。
- 前記第1のレトログレード内側ウェルは前記第2のレトログレード内側ウェルと一部重なり合う請求項2記載の半導体装置。
- 前記第2のレトログレード内側ウェルは平面視上前記第1のレトログレード内側ウェルを取り囲み、前記第2のレトログレード内側ウェルの内周は前記第1のレトログレード内側ウェルの外周よりも内側にある請求項3記載の半導体装置。
- 前記第1および第2のレトログレード内側ウェルの第2のピーク濃度の深さは等しく、前記第2のレトログレード内側ウェルの第2のピーク濃度は前記第1のレトログレード内側ウェルの第2のピーク濃度より約30%以上高い請求項1記載の半導体装置。
- 前記第2のレトログレード内側ウェルの第2のピーク濃度は前記第1のレトログレード内側ウェルの第2のピーク濃度の約2倍以上である請求項5記載の半導体装置。
- 前記第2のレトログレード内側ウェルの第2のピーク濃度は前記第1のレトログレード内側ウェルの第2のピーク濃度の約3倍以上である請求項5記載の半導体装置。
- 前記第2のレトログレード内側ウェル内の周辺回路はセンスアンプ回路である請求項2記載の半導体装置。
- 前記第2のレトログレード内側ウェル内の周辺回路はワード線駆動回路または入出力回路を構成する請求項1記載の半導体装置。
- 前記メモリセルと、前記周辺回路とは、いずれも第2導電型のソース/ドレイン領域を有し、前記周辺回路のソース/ドレイン領域と前記第2の外側ウェルとの間がパンチスルーする電圧は、前記メモリセルのソース/ドレイン領域と前記第1の外側ウェルとの間がパンチスルーする電圧よりも大きい請求項1記載の半導体装置。
- 前記第1および第2のレトログレード内側ウェルの第2のピーク濃度は前記1表面から深さ0.5μm−0.7μmの位置にある請求項1記載の半導体装置。
- 第1導電型の半導体基板と、
前記基板内に形成され、第1導電型と逆の第2導電型を有する第1および第2の外側ウェルと、
前記第1および第2の外側ウェル内にそれぞれ形成され、第1導電型を有する第1および第2のレトログレード内側ウェルと、
前記第1および第2のレトログレード内側ウェル内にそれぞれ形成された第2導電型の第1および第2のソース/ドレイン領域を有する第1および第2のMOSトランジスタと、
を有し、前記第1のMOSトランジスタはメモリセルの転送トランジスタを構成し、前記第2のMOSトランジスタは周辺回路を構成し、前記第1および第2のレトログレード内側ウェル内の第1導電型不純物濃度分布は、前記半導体基板の表面から離れた深さ位置に、表面側から第1、第2のピーク濃度をそれぞれ有し、前記第 1 のピーク濃度は閾値調整の機能を有し、前記第 2 のピーク濃度はレトログレードウェルのピーク濃度であり、前記第1のレトログレード内側ウェルの第1のピーク濃度は前記第2のレトログレード内側ウェルの第1のピーク濃度より高濃度であり、前記第1のレトログレード内側ウェルの第2のピーク濃度は前記第2のレトログレード内側ウェルの第2のピーク濃度よりも低濃度であり、前記第1のソース/ドレイン領域と前記第1の外側ウェルとの間がパンチスルーする電圧は前記第2のソース/ドレイン領域と前記第2の外側ウェルとの間がパンチスルーする電圧よりも低く選ばれている半導体装置。 - 前記第1および第2の外側ウェルが連続した1つのウェルである請求項12記載の半導体装置。
- 前記第2のレトログレード内側ウェルは前記第1のレトログレード内側ウェルと一部重なり合い、前記第2のレトログレード内側ウェルは平面視上前記第1のレトログレード内側ウェルを取り囲み、前記第2のレトログレード内側ウェルの内周は前記第1のレトログレード内側ウェルの外周よりも内側にあり、前記第2のレトログレード内側ウェルは前記第1のレトログレード内側ウェルの残りの部分を複数の部分に分割している請求項13記載の半導体装置。
- 第1導電型の表面を有し、メモリセル領域と周辺回路領域とを有する半導体基板に対して、
前記メモリセル領域と前記周辺回路領域に第1導電型と逆の第2導電型不純物のイオン注入を行い、第1および第2の外側ウェルを形成する工程と、
前記メモリセル領域の第1外側ウェル内に加速エネルギの異なる複数回の第1導電型不純物のイオン注入を行い、第1導電型不純物濃度が表面から離れたところで、表面側から第1のピーク濃度、第2のピーク濃度をとる第1のレトログレード内側ウェルを形成する工程と、
前記周辺回路領域の第2外側ウェル内に加速エネルギの異なる複数回の第1導電型不純物のイオン注入を行い、第1導電型不純物濃度が表面から離れたところで、表面側から第1のピーク濃度、第2のピーク濃度をとる第2のレトログレード内側ウェルを形成する工程と、
を含み、前記第 1 のピーク濃度は閾値調整の機能を有し、前記第 2 のピーク濃度はレトログレードウェルのピーク濃度であり、前記メモリセル領域の第1のピーク濃度は前記周辺回路領域の第1のピーク濃度より高濃度であり、前記メモリセル領域の第2のピーク濃度は前記周辺回路領域の第2のピーク濃度より低濃度である、半導体装置の製造方法。 - 前記第1および第2の外側ウェルは連続したウェルである請求項15記載の半導体装置の製造方法。
- 前記第1のレトログレード内側ウェルを形成する工程は、メモリセル領域上に開口を有する第1マスクを用いてイオン注入する工程を含み、
前記第2のレトログレード内側ウェルを形成する工程は周辺回路領域上に開口を有する第2のマスクを用いてイオン注入する工程を含む、
請求項16記載の半導体装置の製造方法。 - 前記第1のマスクの開口と前記第2のマスクの開口はオーバラップする部分を有する請求項17記載の半導体装置の製造方法。
- 前記第2のマスクの開口は前記第1のマスクの開口を取り囲む請求項18記載の半導体装置の製造方法。
- 前記第1のマスクは周辺回路領域上にも開口を有し、
前記第1のレトログレード内側ウェルを形成する工程は前記第2のレトログレード内側ウェルを形成する工程の一部を兼ねる請求項18記載の半導体装置の製造方法。 - 前記第1のレトログレード内側ウェルを形成する工程の複数回のイオン注入の加速エネルギは前記第2のレトログレード内側ウェルを形成する工程の複数回のイオン注入の加速エネルギと等しい請求項15記載の半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34218396A JP3777000B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体装置とその製造方法 |
US08/862,878 US5939743A (en) | 1996-12-20 | 1997-05-27 | Semiconductor IC device with transistors of different characteristics |
TW086107680A TW331040B (en) | 1996-12-20 | 1997-06-04 | Semiconductor IC device with transistors of different characteristics |
KR1019970025128A KR100286052B1 (ko) | 1996-12-20 | 1997-06-17 | 반도체장치및그제조방법 |
US09/276,795 US6413814B2 (en) | 1996-12-20 | 1999-03-26 | Manufacture of a semiconductor device with retrograded wells |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34218396A JP3777000B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10189896A JPH10189896A (ja) | 1998-07-21 |
JP3777000B2 true JP3777000B2 (ja) | 2006-05-24 |
Family
ID=18351763
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34218396A Expired - Lifetime JP3777000B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体装置とその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5939743A (ja) |
JP (1) | JP3777000B2 (ja) |
KR (1) | KR100286052B1 (ja) |
TW (1) | TW331040B (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6750527B1 (en) * | 1996-05-30 | 2004-06-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having a plurality of wells, test method of testing the semiconductor integrated circuit device, and test device which executes the test method |
JP3536693B2 (ja) * | 1998-11-24 | 2004-06-14 | セイコーエプソン株式会社 | 半導体記憶装置及びその製造方法 |
US6445014B1 (en) * | 1999-06-16 | 2002-09-03 | Micron Technology Inc. | Retrograde well structure for a CMOS imager |
JP2001291779A (ja) * | 2000-04-05 | 2001-10-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2002222869A (ja) * | 2001-01-23 | 2002-08-09 | Fuji Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
US6545310B2 (en) * | 2001-04-30 | 2003-04-08 | Motorola, Inc. | Non-volatile memory with a serial transistor structure with isolated well and method of operation |
JP2003031770A (ja) * | 2001-07-19 | 2003-01-31 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
JP2005209836A (ja) * | 2004-01-22 | 2005-08-04 | Toshiba Corp | 半導体装置の製造方法 |
US7221021B2 (en) * | 2004-06-25 | 2007-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming high voltage devices with retrograde well |
KR100596851B1 (ko) * | 2004-09-02 | 2006-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 셀 채널 이온 주입 방법 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5324982A (en) * | 1985-09-25 | 1994-06-28 | Hitachi, Ltd. | Semiconductor memory device having bipolar transistor and structure to avoid soft error |
JPS6410656A (en) * | 1987-07-03 | 1989-01-13 | Hitachi Ltd | Complementary type semiconductor device |
US5260226A (en) * | 1987-07-10 | 1993-11-09 | Kabushiki Kaisha Toshiba | Semiconductor device having different impurity concentration wells |
JP2523409B2 (ja) | 1990-05-02 | 1996-08-07 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
JPH0824171B2 (ja) * | 1990-05-02 | 1996-03-06 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
JP3212150B2 (ja) * | 1992-08-07 | 2001-09-25 | 株式会社日立製作所 | 半導体装置 |
KR960012303B1 (ko) * | 1992-08-18 | 1996-09-18 | 삼성전자 주식회사 | 불휘발성 반도체메모리장치 및 그 제조방법 |
JPH06151731A (ja) * | 1992-11-04 | 1994-05-31 | Mitsubishi Electric Corp | 半導体装置 |
JP3002371B2 (ja) * | 1993-11-22 | 2000-01-24 | 富士通株式会社 | 半導体装置とその製造方法 |
JP2682425B2 (ja) * | 1993-12-24 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
JP3601612B2 (ja) * | 1994-09-22 | 2004-12-15 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
1996
- 1996-12-20 JP JP34218396A patent/JP3777000B2/ja not_active Expired - Lifetime
-
1997
- 1997-05-27 US US08/862,878 patent/US5939743A/en not_active Expired - Lifetime
- 1997-06-04 TW TW086107680A patent/TW331040B/zh not_active IP Right Cessation
- 1997-06-17 KR KR1019970025128A patent/KR100286052B1/ko not_active IP Right Cessation
-
1999
- 1999-03-26 US US09/276,795 patent/US6413814B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH10189896A (ja) | 1998-07-21 |
US20010049168A1 (en) | 2001-12-06 |
US6413814B2 (en) | 2002-07-02 |
KR19980063337A (ko) | 1998-10-07 |
TW331040B (en) | 1998-05-01 |
US5939743A (en) | 1999-08-17 |
KR100286052B1 (ko) | 2001-04-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5498564A (en) | Structure and method for reducing parasitic leakage in a memory array with merged isolation and node trench construction | |
JPH05259407A (ja) | 数メガビット級ダイナミック・ランダム・アクセス・メモリー製造のための積層コンデンサセルを含むマスク数減少・多結晶シリコン分割cmos工程 | |
JP2005012227A (ja) | 不揮発性メモリが内蔵された単一チップデータ処理装置及びその製造方法 | |
JPH07142605A (ja) | 半導体装置とその製造方法 | |
JPH07183393A (ja) | 半導体装置の製造方法 | |
KR100306931B1 (ko) | 반도체 집적회로장치 및 그 제조방법 | |
JP3227983B2 (ja) | 半導体装置及びその製造方法 | |
US6767787B2 (en) | Methods of forming integrated circuits using masks to provide ion implantation shielding to portions of a substrate adjacent to an isolation region therein | |
JP3777000B2 (ja) | 半導体装置とその製造方法 | |
US6388295B1 (en) | Semiconductor device and method of manufacturing the same | |
US6268250B1 (en) | Efficient fabrication process for dual well type structures | |
JPH1070250A (ja) | 半導体装置およびその製造方法 | |
US5320976A (en) | Method for manufacturing VLSI semiconductor device | |
JPH11284146A (ja) | 半導体記憶装置及びその製造方法 | |
US6791147B1 (en) | Semiconductor memory device and method for manufacturing the same | |
US6087213A (en) | Semiconductor memory device and manufacturing method thereof | |
US6121650A (en) | Semiconductor memory device with increased charge retention capacity and method for forming the same | |
JP3404123B2 (ja) | 半導体集積回路装置 | |
JP2908146B2 (ja) | 半導体装置およびその製造方法 | |
JPH11121710A (ja) | 半導体装置及びその製造方法 | |
JPH10189771A (ja) | 半導体装置及びその製造方法 | |
JP2004221223A (ja) | Mis型半導体装置及びその製造方法 | |
JPH04328861A (ja) | 半導体集積回路装置及びその製造方法 | |
JPH11163290A (ja) | 半導体装置とその製造方法 | |
US20040209431A1 (en) | Semiconductor memory device and method of manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040622 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040817 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040914 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060116 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060224 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090303 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120303 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140303 Year of fee payment: 8 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |