JPH1070250A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1070250A JPH1070250A JP8223939A JP22393996A JPH1070250A JP H1070250 A JPH1070250 A JP H1070250A JP 8223939 A JP8223939 A JP 8223939A JP 22393996 A JP22393996 A JP 22393996A JP H1070250 A JPH1070250 A JP H1070250A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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-
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Abstract
(57)【要約】
【課題】 微細化されても、ソフトエラー耐性だけでな
く、ソフトエラー耐性とラッチアップ耐性を合わせ持
ち、回路の誤動作を防止する基板不純物構造を有する半
導体装置およびその製造方法を提供する。 【解決手段】 半導体基板表面に形成されたレトログレ
ードウェル３の底部に、低濃度不純物層２が形成されて
いる。この低濃度不純物層２が、半導体基板１とレトロ
グレードウェル３との間にポテンシャルバリアを形成し
て、電子によるソフトエラーを抑制するとともに、電気
的に半導体基板１およびレトログレードウェル３と導通
しているため、電位固定のための端子数を制限して、半
導体集積回路の微細化に貢献する。
く、ソフトエラー耐性とラッチアップ耐性を合わせ持
ち、回路の誤動作を防止する基板不純物構造を有する半
導体装置およびその製造方法を提供する。 【解決手段】 半導体基板表面に形成されたレトログレ
ードウェル３の底部に、低濃度不純物層２が形成されて
いる。この低濃度不純物層２が、半導体基板１とレトロ
グレードウェル３との間にポテンシャルバリアを形成し
て、電子によるソフトエラーを抑制するとともに、電気
的に半導体基板１およびレトログレードウェル３と導通
しているため、電位固定のための端子数を制限して、半
導体集積回路の微細化に貢献する。
Description
【０００１】
【発明の属する技術分野】この発明は、レトログレード
ウェル構造を有する半導体装置およびその製造方法に関
するものである。
ウェル構造を有する半導体装置およびその製造方法に関
するものである。
【０００２】
【従来の技術】ＤＲＡＭなどの記憶保持を目的とする集
積回路においては、保持されていた情報が偶発的に失わ
れる、いわゆるソフトエラーが問題となってきた。この
ソフトエラーを引き起こす代表的なものとしてα線があ
げられる。例えば、Ｐ型基板上にＮＭＯＳＦＥＴからな
る記憶素子を形成した場合、基板内にα線が入射する
と、α線が基板内原子と相互作用してエネルギーを失い
減速する。その過程で、多数の電子正孔対を発生する
が、この発生した電子正孔対のうち、少数キャリアであ
る電子がＮＭＯＳＦＥＴのＮ型拡散層に到達することに
よって、保持されている情報（電位）を反転させてしま
うことがある。
積回路においては、保持されていた情報が偶発的に失わ
れる、いわゆるソフトエラーが問題となってきた。この
ソフトエラーを引き起こす代表的なものとしてα線があ
げられる。例えば、Ｐ型基板上にＮＭＯＳＦＥＴからな
る記憶素子を形成した場合、基板内にα線が入射する
と、α線が基板内原子と相互作用してエネルギーを失い
減速する。その過程で、多数の電子正孔対を発生する
が、この発生した電子正孔対のうち、少数キャリアであ
る電子がＮＭＯＳＦＥＴのＮ型拡散層に到達することに
よって、保持されている情報（電位）を反転させてしま
うことがある。
【０００３】また、ＣＭＯＳ構造においては、ＰＭＯＳ
のソース／ドレインとＮウェルおよびＰウェルからなる
寄生ＰＮＰバイポーラトランジスタと、ＮＭＯＳのソー
ス／ドレインとＰウェルおよびＮウェルからなる寄生Ｎ
ＰＮバイポーラトランジスタが導通状態になることによ
って、サイリスタが形成され、ＣＭＯＳ回路の電源端子
間などに大電流を生じるラッチアップ現象を引き起こし
やすい。特に、ウェルの不純物濃度が低いと、ウェル領
域に電流が流れた時の抵抗が高くなり、電圧降下が大き
くなるため、ラッチアップ現象が起こりやすくなる。こ
のラッチアップが起こると、回路動作が阻害されるだけ
でなく、場合によっては、集積回路自体が破壊されると
いう不具合を生じる。
のソース／ドレインとＮウェルおよびＰウェルからなる
寄生ＰＮＰバイポーラトランジスタと、ＮＭＯＳのソー
ス／ドレインとＰウェルおよびＮウェルからなる寄生Ｎ
ＰＮバイポーラトランジスタが導通状態になることによ
って、サイリスタが形成され、ＣＭＯＳ回路の電源端子
間などに大電流を生じるラッチアップ現象を引き起こし
やすい。特に、ウェルの不純物濃度が低いと、ウェル領
域に電流が流れた時の抵抗が高くなり、電圧降下が大き
くなるため、ラッチアップ現象が起こりやすくなる。こ
のラッチアップが起こると、回路動作が阻害されるだけ
でなく、場合によっては、集積回路自体が破壊されると
いう不具合を生じる。
【０００４】これらの問題点を解決する手段としては、
ウェル底部の不純物濃度を高めた、いわゆるレトログレ
ードウェル構造が採用されている。このレトログレード
ウェルは、不純物を半導体基板内に高エネルギーでイオ
ン注入することによって形成されることが多い。
ウェル底部の不純物濃度を高めた、いわゆるレトログレ
ードウェル構造が採用されている。このレトログレード
ウェルは、不純物を半導体基板内に高エネルギーでイオ
ン注入することによって形成されることが多い。
【０００５】不純物を高エネルギーでイオン注入するこ
とによって形成されたレトログレードウェルの構造およ
びその製造方法は、例えば、Ｋ．Ｔｓｕｋａｍｏｔｏ
ｅｔａｌ．，”Ｈｉｇｈ ｅｎｅｒｇｙ ｉｒｏｎ Ｉ
ｍｐｌａｎｔａｔｉｏｎｆｏｒ ＵＬＳＩ”Ｎｕｃｌ．
Ｉｎｓｔｒ．ａｎｄ Ｍｅｔｈ． ｐｐ５８４−５９１
１９９１に開示されている。
とによって形成されたレトログレードウェルの構造およ
びその製造方法は、例えば、Ｋ．Ｔｓｕｋａｍｏｔｏ
ｅｔａｌ．，”Ｈｉｇｈ ｅｎｅｒｇｙ ｉｒｏｎ Ｉ
ｍｐｌａｎｔａｔｉｏｎｆｏｒ ＵＬＳＩ”Ｎｕｃｌ．
Ｉｎｓｔｒ．ａｎｄ Ｍｅｔｈ． ｐｐ５８４−５９１
１９９１に開示されている。
【０００６】図７７は、レトログレードウェルが形成さ
れたＣＭＯＳ構造の半導体装置を示す断面図である。図
を参照して、１０１はＰ型半導体基板、１０３はレトロ
グレードＰウェル、１０４はレトログレードＮウェル、
１２４は素子分離酸化膜、１２５はソース／ドレイン、
１２６はゲート酸化膜、１２７はゲート電極である。ま
た、図７８は図７７に示された半導体装置のＸ−Ｘ’断
面の基板部分における深さ方向の不純物密度分布を示す
図、図７９は、Ｘ−Ｘ’断面における内部ポテンシャル
を示す図である。
れたＣＭＯＳ構造の半導体装置を示す断面図である。図
を参照して、１０１はＰ型半導体基板、１０３はレトロ
グレードＰウェル、１０４はレトログレードＮウェル、
１２４は素子分離酸化膜、１２５はソース／ドレイン、
１２６はゲート酸化膜、１２７はゲート電極である。ま
た、図７８は図７７に示された半導体装置のＸ−Ｘ’断
面の基板部分における深さ方向の不純物密度分布を示す
図、図７９は、Ｘ−Ｘ’断面における内部ポテンシャル
を示す図である。
【０００７】これらの図からわかるように、レトログレ
ードＰウェルは、高エネルギーイオン注入で不純物を注
入するため、基板内の所望の深さに不純物濃度のピーク
を形成することができる。そのため、レトログレードＰ
ウェル上にＣＭＯＳ構造のトランジスタが形成される場
合、レトログレードＰウェル底部の高濃度部分では、抵
抗が抑制され、電圧降下が小さくなる。それによって、
寄生バイポーラトランジスタの電流増幅率が小さくな
り、ラッチアップを起こしにくくなる。
ードＰウェルは、高エネルギーイオン注入で不純物を注
入するため、基板内の所望の深さに不純物濃度のピーク
を形成することができる。そのため、レトログレードＰ
ウェル上にＣＭＯＳ構造のトランジスタが形成される場
合、レトログレードＰウェル底部の高濃度部分では、抵
抗が抑制され、電圧降下が小さくなる。それによって、
寄生バイポーラトランジスタの電流増幅率が小さくな
り、ラッチアップを起こしにくくなる。
【０００８】また、ＣＭＯＳ構造ではなく、レトログレ
ードＰウェル上にメモリセルを形成する場合、レトログ
レードウェル底部の不純物濃度のピークと基板不純物領
域とのフェルミ準位の差から生じるポテンシャルバリア
によって、少数キャリアである電子が基板表面のソース
／ドレイン１２５に到達することを妨げ、ソフトエラー
耐性が向上する。
ードＰウェル上にメモリセルを形成する場合、レトログ
レードウェル底部の不純物濃度のピークと基板不純物領
域とのフェルミ準位の差から生じるポテンシャルバリア
によって、少数キャリアである電子が基板表面のソース
／ドレイン１２５に到達することを妨げ、ソフトエラー
耐性が向上する。
【０００９】さらに、ソフトエラー耐性を向上させるた
めに、レトログレードＰウェルをＮ型不純物層で囲んだ
半導体基板の不純物構造とその製造方法が、例えば、特
開平４−２１２４５３号に開示されている。
めに、レトログレードＰウェルをＮ型不純物層で囲んだ
半導体基板の不純物構造とその製造方法が、例えば、特
開平４−２１２４５３号に開示されている。
【００１０】図８０は、レトログレードＰウェルを囲む
ようにＮ型不純物層が形成された半導体装置の基板部分
を示す断面図である。この図において１０５はＮ型不純
物層である。レトログレードＰウェル上にはＮＭＯＳが
形成され、メモリ領域となる。図８１は、図８０中のＹ
−Ｙ’断面における深さ方向の不純物密度分布を示す図
である。
ようにＮ型不純物層が形成された半導体装置の基板部分
を示す断面図である。この図において１０５はＮ型不純
物層である。レトログレードＰウェル上にはＮＭＯＳが
形成され、メモリ領域となる。図８１は、図８０中のＹ
−Ｙ’断面における深さ方向の不純物密度分布を示す図
である。
【００１１】この構造によれば、α線などによって基板
内で発生した少数キャリア、すなわち電子は、このＮ型
不純物層により吸収されるため、レトログレードＰウェ
ル領域１０３の表面に形成されるソース／ドレイン層
（図示せず）への到達が妨げられ、ソフトエラー耐性が
向上する。
内で発生した少数キャリア、すなわち電子は、このＮ型
不純物層により吸収されるため、レトログレードＰウェ
ル領域１０３の表面に形成されるソース／ドレイン層
（図示せず）への到達が妨げられ、ソフトエラー耐性が
向上する。
【００１２】また、ラッチアップ耐性を向上させるため
には、非常に高い不純物濃度の基板表面に低濃度ウェル
を形成した構造が、例えば、Ｆ．Ｓ．Ｌａｉ ｅｔ ａ
ｌ．，”Ａ Ｈｉｇｈｌｙ ｌａｔｃｈｕｐ−ｉｍｍｕ
ｎｅ １ μｍ ＣＭＯＳｔｅｃｈｎｏｌｏｇｙ ｆａ
ｂｒｉｃａｔｅｄ ｗｉｔｈ １ ＭｅＶ ｉｏｎｉｍ
ｐｌａｎｔａｔｉｏｎ ａｎｄ ｓｅｌｆ−ａｌｉｇｎ
ｅｄ ＴｉＳｉ2”ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．ｐｐ
５１３−５１６ １９８５に開示されている。
には、非常に高い不純物濃度の基板表面に低濃度ウェル
を形成した構造が、例えば、Ｆ．Ｓ．Ｌａｉ ｅｔ ａ
ｌ．，”Ａ Ｈｉｇｈｌｙ ｌａｔｃｈｕｐ−ｉｍｍｕ
ｎｅ １ μｍ ＣＭＯＳｔｅｃｈｎｏｌｏｇｙ ｆａ
ｂｒｉｃａｔｅｄ ｗｉｔｈ １ ＭｅＶ ｉｏｎｉｍ
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ｅｄ ＴｉＳｉ2”ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．ｐｐ
５１３−５１６ １９８５に開示されている。
【００１３】図８２は、非常に高いＰ型不純物濃度を有
する基板の表面に、不純物層を設けた半導体装置の基板
部分を示す断面図である。この図において１０６は高濃
度Ｐ型基板、１１３はＰウェル、１０４はレトログレー
ドＮウェルである。レトログレードＮウェル１０４上に
はＰＭＯＳ、Ｐウェル１１３上にはＮＭＯＳが形成さ
れ、ＣＭＯＳ回路を構成する。図８３は、図８２中のＺ
−Ｚ’断面における深さ方向の不純物密度分布を示す図
である。この構造では、高濃度Ｐ型基板１０６を用いる
ことによって、基板抵抗を減少させ、基板内の電流によ
る電圧降下を小さくするため、ＣＭＯＳ回路のラッチア
ップを抑制することができる。
する基板の表面に、不純物層を設けた半導体装置の基板
部分を示す断面図である。この図において１０６は高濃
度Ｐ型基板、１１３はＰウェル、１０４はレトログレー
ドＮウェルである。レトログレードＮウェル１０４上に
はＰＭＯＳ、Ｐウェル１１３上にはＮＭＯＳが形成さ
れ、ＣＭＯＳ回路を構成する。図８３は、図８２中のＺ
−Ｚ’断面における深さ方向の不純物密度分布を示す図
である。この構造では、高濃度Ｐ型基板１０６を用いる
ことによって、基板抵抗を減少させ、基板内の電流によ
る電圧降下を小さくするため、ＣＭＯＳ回路のラッチア
ップを抑制することができる。
【００１４】
【発明が解決しようとする課題】しかし、集積回路の微
細化に伴って、従来のようなレトログレードウェル構造
では、ソフトエラー耐性およびラッチアップ耐性がとも
に低下する。さらに、レトログレードＰウェルをＮ型不
純物層で囲んだ不純物構造の場合、中間層となるＮ型不
純物層の電位を決めるための端子が必要となるため、微
細化によって構造上の複雑さを増す。
細化に伴って、従来のようなレトログレードウェル構造
では、ソフトエラー耐性およびラッチアップ耐性がとも
に低下する。さらに、レトログレードＰウェルをＮ型不
純物層で囲んだ不純物構造の場合、中間層となるＮ型不
純物層の電位を決めるための端子が必要となるため、微
細化によって構造上の複雑さを増す。
【００１５】また、集積回路の設計やプロセス技術の進
歩により、高密度の記憶素子と高密度の演算回路を同一
チップ内に搭載した集積回路の製造が可能になってきて
いるが、このような集積回路では、高いソフトエラー耐
性と高いラッチアップ耐性が同時に必要とされる。
歩により、高密度の記憶素子と高密度の演算回路を同一
チップ内に搭載した集積回路の製造が可能になってきて
いるが、このような集積回路では、高いソフトエラー耐
性と高いラッチアップ耐性が同時に必要とされる。
【００１６】そこで、高不純物濃度基板に低不純物濃度
表面層を形成した構造を用いると、高いラッチアップ耐
性を示すため、ＣＭＯＳ構造において有効であるが、ソ
フトエラー耐性の向上には効果が無く、むしろ２層間の
フェルミ準位の差がポテンシャルバリアを形成して、少
数キャリアの基板への拡散を妨げ、逆に素子形成領域へ
拡散させるためソフトエラー耐性が劣化する。
表面層を形成した構造を用いると、高いラッチアップ耐
性を示すため、ＣＭＯＳ構造において有効であるが、ソ
フトエラー耐性の向上には効果が無く、むしろ２層間の
フェルミ準位の差がポテンシャルバリアを形成して、少
数キャリアの基板への拡散を妨げ、逆に素子形成領域へ
拡散させるためソフトエラー耐性が劣化する。
【００１７】本発明は、上記した点に鑑みてなされたも
のであり、微細化されても、ソフトエラー耐性強化に有
効なだけでなく、ソフトエラー耐性とラッチアップ耐性
を合わせ持ち、回路の誤動作を防止する基板不純物構造
を有する半導体装置およびその製造方法を得ることを目
的とするものである。
のであり、微細化されても、ソフトエラー耐性強化に有
効なだけでなく、ソフトエラー耐性とラッチアップ耐性
を合わせ持ち、回路の誤動作を防止する基板不純物構造
を有する半導体装置およびその製造方法を得ることを目
的とするものである。
【００１８】
【課題を解決するための手段】この発明に係る半導体装
置は、第１不純物濃度を有する第１導電型の半導体基板
と、半導体基板の一主表面に形成された、不純物濃度ピ
ークを有する第２不純物濃度の第１導電型の第１の不純
物層と、第１の不純物層の底面に接するように形成さ
れ、第１および第２不純物濃度の不純物濃度ピークより
も小さい第３不純物濃度を有する第２の不純物層と、第
１の不純物層上に形成された素子を備えたものである。
置は、第１不純物濃度を有する第１導電型の半導体基板
と、半導体基板の一主表面に形成された、不純物濃度ピ
ークを有する第２不純物濃度の第１導電型の第１の不純
物層と、第１の不純物層の底面に接するように形成さ
れ、第１および第２不純物濃度の不純物濃度ピークより
も小さい第３不純物濃度を有する第２の不純物層と、第
１の不純物層上に形成された素子を備えたものである。
【００１９】さらに、第２不純物濃度の不純物濃度ピー
クおよび第３不純物濃度が第１不純物濃度よりも小さい
ことを特徴とするものである。
クおよび第３不純物濃度が第１不純物濃度よりも小さい
ことを特徴とするものである。
【００２０】また、第１不純物濃度を有する第１導電型
の半導体基板と、半導体基板の一主表面に形成された、
第１の不純物濃度よりも小さい不純物濃度ピークを有す
る第２不純物濃度の第１導電型の第１の不純物層と、第
１の不純物層の底面に接するように形成された第１の不
純物濃度よりも小さい不純物濃度ピークを有する第３不
純物濃度の第２導電型の第２の不純物層と、第１の不純
物層上に形成された素子を備えたものである。
の半導体基板と、半導体基板の一主表面に形成された、
第１の不純物濃度よりも小さい不純物濃度ピークを有す
る第２不純物濃度の第１導電型の第１の不純物層と、第
１の不純物層の底面に接するように形成された第１の不
純物濃度よりも小さい不純物濃度ピークを有する第３不
純物濃度の第２導電型の第２の不純物層と、第１の不純
物層上に形成された素子を備えたものである。
【００２１】また、第１不純物濃度を有する第２導電型
の半導体基板と、半導体基板の一主表面に形成された、
不純物濃度ピークを有する第２不純物濃度の第１導電型
の第１の不純物層と、第１の不純物層の底面に接するよ
うに形成され、第１および第２不純物濃度よりも小さい
第３不純物濃度を有する第２の不純物層と、第１の不純
物層上に形成された素子を備えたものである。
の半導体基板と、半導体基板の一主表面に形成された、
不純物濃度ピークを有する第２不純物濃度の第１導電型
の第１の不純物層と、第１の不純物層の底面に接するよ
うに形成され、第１および第２不純物濃度よりも小さい
第３不純物濃度を有する第２の不純物層と、第１の不純
物層上に形成された素子を備えたものである。
【００２２】ここで、第１の不純物層がレトログレード
Ｐウェル、第１の不純物層上に形成された素子がＭＯＳ
型トランジスタであることを特徴とするものである。
Ｐウェル、第１の不純物層上に形成された素子がＭＯＳ
型トランジスタであることを特徴とするものである。
【００２３】そして、第１の不純物層がレトログレード
Ｐウェル、第１の不純物層上に形成された素子がＭＯＳ
型トランジスタで、さらに半導体基板の他主表面に互い
に隣接するように形成された第４の不純物濃度を有する
第２導電型の第３の不純物層および第５の不純物濃度を
有する第１導電型の第４の不純物層と、少なくとも第３
および第４の不純物層の表面上に形成され、ＭＯＳトラ
ンジスタを制御するＣＭＯＳトランジスタを備えたこと
を特徴とするものである。
Ｐウェル、第１の不純物層上に形成された素子がＭＯＳ
型トランジスタで、さらに半導体基板の他主表面に互い
に隣接するように形成された第４の不純物濃度を有する
第２導電型の第３の不純物層および第５の不純物濃度を
有する第１導電型の第４の不純物層と、少なくとも第３
および第４の不純物層の表面上に形成され、ＭＯＳトラ
ンジスタを制御するＣＭＯＳトランジスタを備えたこと
を特徴とするものである。
【００２４】そして、第１の不純物層がレトログレード
Ｐウェル、第１の不純物層上に形成された素子がＭＯＳ
型トランジスタで、さらに半導体基板の他主表面に互い
に隣接するように形成された第４の不純物濃度を有する
第２導電型の第３の不純物層および第５の不純物濃度を
有する第１導電型の第４の不純物層と、少なくとも第３
および第４の不純物層の底面に接するように形成され、
第１ないし第５の不純物濃度よりも大きい第６の不純物
濃度を有する第１導電型の第５の不純物層と、少なくと
も第３および第４の不純物層の表面上に形成され、ＭＯ
Ｓ型トランジスタを制御するＣＭＯＳトランジスタを備
えたことを特徴とするものである。
Ｐウェル、第１の不純物層上に形成された素子がＭＯＳ
型トランジスタで、さらに半導体基板の他主表面に互い
に隣接するように形成された第４の不純物濃度を有する
第２導電型の第３の不純物層および第５の不純物濃度を
有する第１導電型の第４の不純物層と、少なくとも第３
および第４の不純物層の底面に接するように形成され、
第１ないし第５の不純物濃度よりも大きい第６の不純物
濃度を有する第１導電型の第５の不純物層と、少なくと
も第３および第４の不純物層の表面上に形成され、ＭＯ
Ｓ型トランジスタを制御するＣＭＯＳトランジスタを備
えたことを特徴とするものである。
【００２５】さらに第１の不純物層がレトログレードＰ
ウェル、第１の不純物層上に形成された素子がＭＯＳ型
トランジスタで、さらに半導体基板の他主表面に互いに
隣接するように形成された第４の不純物濃度を有する第
２導電型の第３の不純物層および第５の不純物濃度を有
する第１導電型の第４の不純物層と、少なくとも第３お
よび第４の不純物層の表面上に形成され、ＭＯＳ型トラ
ンジスタを制御するＣＭＯＳトランジスタを備えたこと
を特徴とするものである。
ウェル、第１の不純物層上に形成された素子がＭＯＳ型
トランジスタで、さらに半導体基板の他主表面に互いに
隣接するように形成された第４の不純物濃度を有する第
２導電型の第３の不純物層および第５の不純物濃度を有
する第１導電型の第４の不純物層と、少なくとも第３お
よび第４の不純物層の表面上に形成され、ＭＯＳ型トラ
ンジスタを制御するＣＭＯＳトランジスタを備えたこと
を特徴とするものである。
【００２６】この発明に係る半導体装置の製造方法は、
第１不純物濃度を有する第１導電型の半導体基板の一主
表面に第１の不純物濃度よりも小さい第２の不純物濃度
を有する第１の不純物層を形成する工程と、第１の不純
物層の表面に第２の不純物濃度より大きい不純物濃度ピ
ークを有する第３不純物濃度の第２の不純物層を形成す
る工程と、第２の不純物層の表面上に素子を形成する工
程を備えたものである。
第１不純物濃度を有する第１導電型の半導体基板の一主
表面に第１の不純物濃度よりも小さい第２の不純物濃度
を有する第１の不純物層を形成する工程と、第１の不純
物層の表面に第２の不純物濃度より大きい不純物濃度ピ
ークを有する第３不純物濃度の第２の不純物層を形成す
る工程と、第２の不純物層の表面上に素子を形成する工
程を備えたものである。
【００２７】また、第１不純物濃度を有する第１導電型
の半導体基板の一主表面に第１の不純物濃度よりも小さ
い不純物濃度ピークを有する第２の不純物濃度の第２導
電型の第１の不純物層を形成する工程と、第１の不純物
層の表面に第１の不純物濃度よりも小さい不純物ピーク
を有する第３の不純物濃度の第２の不純物層を形成する
工程と、第２の不純物層の表面上に素子を形成する工程
を備えたものである。
の半導体基板の一主表面に第１の不純物濃度よりも小さ
い不純物濃度ピークを有する第２の不純物濃度の第２導
電型の第１の不純物層を形成する工程と、第１の不純物
層の表面に第１の不純物濃度よりも小さい不純物ピーク
を有する第３の不純物濃度の第２の不純物層を形成する
工程と、第２の不純物層の表面上に素子を形成する工程
を備えたものである。
【００２８】また、第１の不純物濃度を有する第２導電
型の半導体基板の一主表面に第１の不純物濃度よりも小
さい第２不純物濃度の第１の不純物層を形成する工程
と、第１の不純物層の表面に第１の不純物濃度よりも小
さい不純物濃度ピークを有する第３の不純物濃度の第１
導電型の第２の不純物層を形成する工程と、第２の不純
物層の表面上に素子を形成する工程を備えたものであ
る。
型の半導体基板の一主表面に第１の不純物濃度よりも小
さい第２不純物濃度の第１の不純物層を形成する工程
と、第１の不純物層の表面に第１の不純物濃度よりも小
さい不純物濃度ピークを有する第３の不純物濃度の第１
導電型の第２の不純物層を形成する工程と、第２の不純
物層の表面上に素子を形成する工程を備えたものであ
る。
【００２９】さらに、エピタキシャル成長によって第１
の不純物層を形成する工程と、イオン注入によって第２
の不純物層を形成する工程を備えたことを特徴とするも
のである。
の不純物層を形成する工程と、イオン注入によって第２
の不純物層を形成する工程を備えたことを特徴とするも
のである。
【００３０】そして、半導体基板の他主表面に互いに隣
接するように第４の不純物濃度を有する第２導電型の第
３の不純物層および第５の不純物濃度を有する第１導電
型の第４の不純物層を形成する工程と、少なくとも第３
および第４の不純物層の表面上にＭＯＳトランジスタを
制御するＣＭＯＳトランジスタを形成する工程を備えた
ものである。
接するように第４の不純物濃度を有する第２導電型の第
３の不純物層および第５の不純物濃度を有する第１導電
型の第４の不純物層を形成する工程と、少なくとも第３
および第４の不純物層の表面上にＭＯＳトランジスタを
制御するＣＭＯＳトランジスタを形成する工程を備えた
ものである。
【００３１】さらに、第１の不純物層に隣接するように
半導体基板内に第１ないし第５の不純物濃度よりも大き
い第６の不純物濃度を有する第１導電型の第５の不純物
層を形成する工程を備えたものである。
半導体基板内に第１ないし第５の不純物濃度よりも大き
い第６の不純物濃度を有する第１導電型の第５の不純物
層を形成する工程を備えたものである。
【００３２】また、第１の不純物濃度を有する第１導電
型の半導体基板の主表面上に第１の不純物濃度よりも小
さい第２の不純物濃度を有する第１の不純物層を形成す
る工程と、第１の不純物層の第１の部分に第１の不純物
濃度よりも小さい第３の不純物濃度を有する第２導電型
の第２の不純物層を形成する工程と、第１の不純物層の
第１の部分の表面に第２および第３の不純物濃度よりも
大きい不純物濃度ピークを有する第４の不純物濃度の第
１導電型の第３の不純物層を形成する工程と、第１の不
純物層の第２の部分の表面に互いに隣接するように第５
の不純物濃度を有する第２導電型の第４の不純物層およ
び第６の不純物濃度を有する第１導電型の第５の不純物
層を形成する工程と、第３の不純物層の表面上にＭＯＳ
型トランジスタを形成する工程と、少なくとも第４およ
び第５の不純物層の表面上にＭＯＳトランジスタを制御
するＣＭＯＳトランジスタを形成する工程を備えたもの
である。
型の半導体基板の主表面上に第１の不純物濃度よりも小
さい第２の不純物濃度を有する第１の不純物層を形成す
る工程と、第１の不純物層の第１の部分に第１の不純物
濃度よりも小さい第３の不純物濃度を有する第２導電型
の第２の不純物層を形成する工程と、第１の不純物層の
第１の部分の表面に第２および第３の不純物濃度よりも
大きい不純物濃度ピークを有する第４の不純物濃度の第
１導電型の第３の不純物層を形成する工程と、第１の不
純物層の第２の部分の表面に互いに隣接するように第５
の不純物濃度を有する第２導電型の第４の不純物層およ
び第６の不純物濃度を有する第１導電型の第５の不純物
層を形成する工程と、第３の不純物層の表面上にＭＯＳ
型トランジスタを形成する工程と、少なくとも第４およ
び第５の不純物層の表面上にＭＯＳトランジスタを制御
するＣＭＯＳトランジスタを形成する工程を備えたもの
である。
【００３３】さらに、第１の不純物濃度は第２ないし第
４の不純物濃度よりも大きく、第２の不純物層は不純物
濃度ピークを有することを特徴とするものである。
４の不純物濃度よりも大きく、第２の不純物層は不純物
濃度ピークを有することを特徴とするものである。
【００３４】加えて、第１の不純物層の第２の部分の底
部に第２および第３の不純物濃度よりも大きい第７の不
純物濃度を有する第１導電型の第６の不純物層を形成す
る工程を備えたことを特徴とするものである。
部に第２および第３の不純物濃度よりも大きい第７の不
純物濃度を有する第１導電型の第６の不純物層を形成す
る工程を備えたことを特徴とするものである。
【００３５】そして、第１の不純物層をエピタキシャル
成長によって形成し、第３ないし第５の不純物層をイオ
ン注入によって形成することを特徴とするものである。
成長によって形成し、第３ないし第５の不純物層をイオ
ン注入によって形成することを特徴とするものである。
【００３６】
実施の形態１．図１はこの発明の実施の形態１を示す半
導体装置の断面図である。以下図を参照して、１はＰ型
半導体基板、２はＰ型半導体基板１中に形成されたＰ型
不純物層、３はＰ型半導体基板１中に形成されたレトロ
グレードＰウェル、２１はセルプレート、２２はストレ
ージノード、２３はキャパシタ絶縁膜、２４は素子分離
酸化膜、２５はソース／ドレイン、２６はゲート酸化
膜、２７はゲート電極、２８はシリコン酸化膜、３０は
層間絶縁膜、３１はビット線である。ストレージノード
２２、キャパシタ絶縁膜２３およびセルプレート２１か
らキャパシタが構成されている。
導体装置の断面図である。以下図を参照して、１はＰ型
半導体基板、２はＰ型半導体基板１中に形成されたＰ型
不純物層、３はＰ型半導体基板１中に形成されたレトロ
グレードＰウェル、２１はセルプレート、２２はストレ
ージノード、２３はキャパシタ絶縁膜、２４は素子分離
酸化膜、２５はソース／ドレイン、２６はゲート酸化
膜、２７はゲート電極、２８はシリコン酸化膜、３０は
層間絶縁膜、３１はビット線である。ストレージノード
２２、キャパシタ絶縁膜２３およびセルプレート２１か
らキャパシタが構成されている。
【００３７】図２は、図１に示した半導体装置の半導体
基板を示す断面図、図３は、図２に示した半導体基板の
Ａ−Ａ’断面における不純物密度分布を示す図、図４
は、図２に示した半導体基板のＡ−Ａ’断面における基
板の内部ポテンシャルを示す図である。
基板を示す断面図、図３は、図２に示した半導体基板の
Ａ−Ａ’断面における不純物密度分布を示す図、図４
は、図２に示した半導体基板のＡ−Ａ’断面における基
板の内部ポテンシャルを示す図である。
【００３８】この半導体装置の基板は、ボロン濃度１×
１０15〜１×１０16／ｃｍ3程度のＰ型半導体基板１
と、ボロン濃度１×１０15／ｃｍ3程度のＰ型不純物層
２と、ボロン濃度１×１０18／ｃｍ3程度のレトログレ
ードＰウェル３からなっている。
１０15〜１×１０16／ｃｍ3程度のＰ型半導体基板１
と、ボロン濃度１×１０15／ｃｍ3程度のＰ型不純物層
２と、ボロン濃度１×１０18／ｃｍ3程度のレトログレ
ードＰウェル３からなっている。
【００３９】図１においては、レトログレードＰウェル
３表面に形成されたトランジスタは二つであるが、実際
の構造としては、多数個形成されることが多い。また、
レトログレードＰウェル３内には、表面から０〜０．２
μｍの深さに、パンチスルー防止およびしきい値制御の
役割を果たすチャネル注入層や、分離酸化膜２４の下に
チャネルの形成を抑制するチャネルカット注入などの不
純物層が、必要によって形成される。Ｐ型不純物層２
は、レトログレードＰウェル３の底部に接するように形
成されているが、レトログレードウェルの側面に関して
は、形成されてもされなくてもどちらでもよい。
３表面に形成されたトランジスタは二つであるが、実際
の構造としては、多数個形成されることが多い。また、
レトログレードＰウェル３内には、表面から０〜０．２
μｍの深さに、パンチスルー防止およびしきい値制御の
役割を果たすチャネル注入層や、分離酸化膜２４の下に
チャネルの形成を抑制するチャネルカット注入などの不
純物層が、必要によって形成される。Ｐ型不純物層２
は、レトログレードＰウェル３の底部に接するように形
成されているが、レトログレードウェルの側面に関して
は、形成されてもされなくてもどちらでもよい。
【００４０】この半導体装置の基板構造によれば、図４
からわかるように、Ｐ型不純物層２の存在によって、半
導体基板１中でα線などにより発生した電子のレトログ
レードウェル上部に対するポテンシャルバリアが大きく
なり、レトログレードＰウェル３表面に形成されたソー
ス／ドレイン領域２５に到達するのを妨げるため、電子
によるソフトエラーを抑制することができる。
からわかるように、Ｐ型不純物層２の存在によって、半
導体基板１中でα線などにより発生した電子のレトログ
レードウェル上部に対するポテンシャルバリアが大きく
なり、レトログレードＰウェル３表面に形成されたソー
ス／ドレイン領域２５に到達するのを妨げるため、電子
によるソフトエラーを抑制することができる。
【００４１】また、半導体基板１、Ｐ型不純物層２およ
びレトログレードＰウェル３は、同一導電型であるの
で、電気的に導通しており、それぞれ独立に電位を固定
する必要がない。よって、端子数増加による素子レイア
ウト上の制約がなくなり、半導体集積回路の微細化にも
効果がある。
びレトログレードＰウェル３は、同一導電型であるの
で、電気的に導通しており、それぞれ独立に電位を固定
する必要がない。よって、端子数増加による素子レイア
ウト上の制約がなくなり、半導体集積回路の微細化にも
効果がある。
【００４２】図５〜７は、この発明の実施の形態１を示
す半導体装置の基板の製造方法を示す断面図である。図
を参照して、２９は下敷き酸化膜である。図８は、図５
に示した半導体基板のＡ−Ａ’断面における不純物密度
分布を示す図である。
す半導体装置の基板の製造方法を示す断面図である。図
を参照して、２９は下敷き酸化膜である。図８は、図５
に示した半導体基板のＡ−Ａ’断面における不純物密度
分布を示す図である。
【００４３】まず、図５に示すように、ボロン濃度１×
１０16／ｃｍ3程度のＰ型半導体基板１の表面上に、エ
ピタキシャル成長によって、ボロン濃度１×１０15／ｃ
ｍ3程度のＰ型不純物層２を２〜１０μm形成する。次に
図６に示すように、Ｐ型不純物層２の表面の分離領域に
素子分離酸化膜２４を形成し、活性領域にゲート酸化膜
となる下敷き酸化膜２９を形成する。ただし、素子分離
酸化膜２４と下敷き酸化膜２９の形成順序はどちらが先
でもかまわない。
１０16／ｃｍ3程度のＰ型半導体基板１の表面上に、エ
ピタキシャル成長によって、ボロン濃度１×１０15／ｃ
ｍ3程度のＰ型不純物層２を２〜１０μm形成する。次に
図６に示すように、Ｐ型不純物層２の表面の分離領域に
素子分離酸化膜２４を形成し、活性領域にゲート酸化膜
となる下敷き酸化膜２９を形成する。ただし、素子分離
酸化膜２４と下敷き酸化膜２９の形成順序はどちらが先
でもかまわない。
【００４４】次に、図７に示すように、必要で有れば、
レジストをパターニングしてレトログレードＰウェル３
形成領域上部を開口するようにマスクした後、Ｐ型の不
純物イオンであるボロンを２００ｋｅＶ〜１．５Ｍｅ
Ｖ、１×１０12〜１×１０14／ｃｍ2の条件で高エネル
ギー注入し、レトログレードＰウェル３を形成する。こ
の後トランジスタ、層間絶縁膜、コンタクトホール、キ
ャパシタなどを形成し、配線する。（図示せず）
レジストをパターニングしてレトログレードＰウェル３
形成領域上部を開口するようにマスクした後、Ｐ型の不
純物イオンであるボロンを２００ｋｅＶ〜１．５Ｍｅ
Ｖ、１×１０12〜１×１０14／ｃｍ2の条件で高エネル
ギー注入し、レトログレードＰウェル３を形成する。こ
の後トランジスタ、層間絶縁膜、コンタクトホール、キ
ャパシタなどを形成し、配線する。（図示せず）
【００４５】以上説明したように、この半導体装置の製
造方法によれば、半導体基板１中でα線などにより発生
した電子の、レトログレードウェル３の上部に対するポ
テンシャルバリアが大きくなり、レトログレードＰウェ
ル３表面に形成されるソース／ドレイン領域２５に到達
するのを妨げて、電子によるソフトエラーが抑制された
半導体装置を得ることができる。
造方法によれば、半導体基板１中でα線などにより発生
した電子の、レトログレードウェル３の上部に対するポ
テンシャルバリアが大きくなり、レトログレードＰウェ
ル３表面に形成されるソース／ドレイン領域２５に到達
するのを妨げて、電子によるソフトエラーが抑制された
半導体装置を得ることができる。
【００４６】また、半導体基板１、Ｐ型不純物層２およ
びレトログレードＰウェル３を、同一導電型にすること
によって、電気的に導通させているため、それぞれ独立
に電位を固定する必要がない。よって、端子数増加によ
る素子レイアウト上の制約がなくなり、微細化された半
導体集積回路の製造も可能となる。
びレトログレードＰウェル３を、同一導電型にすること
によって、電気的に導通させているため、それぞれ独立
に電位を固定する必要がない。よって、端子数増加によ
る素子レイアウト上の制約がなくなり、微細化された半
導体集積回路の製造も可能となる。
【００４７】さらに、エピタキシャル成長によってＰ型
不純物層２を形成するため、半導体基板１の濃度が高
く、トランジスタが形成されるレトログレードＰウェル
３の表面の不純物濃度の低い半導体装置を得ることがで
きる。したがって、半導体基板１とレトログレードＰウ
ェル３を導通させやすくなるとともに、しきい値電圧な
どのトランジスタ特性の劣化を防ぎ、製造工程において
も、不純物濃度の制御などのプロセス条件の範囲が大き
く設定できる。
不純物層２を形成するため、半導体基板１の濃度が高
く、トランジスタが形成されるレトログレードＰウェル
３の表面の不純物濃度の低い半導体装置を得ることがで
きる。したがって、半導体基板１とレトログレードＰウ
ェル３を導通させやすくなるとともに、しきい値電圧な
どのトランジスタ特性の劣化を防ぎ、製造工程において
も、不純物濃度の制御などのプロセス条件の範囲が大き
く設定できる。
【００４８】実施の形態２．図９はこの発明の実施の形
態２を示す半導体装置の基板の断面図である。以下図を
参照して、１はＰ型半導体基板、５はＮ型不純物層、３
はレトログレードＰウェルで、Ｎ型不純物層５のＮ型不
純物密度は十分に低く、Ｐ型半導体基板１とレトログレ
ードＰウェル３は電気的に絶縁されていない。このレト
ログレードＰウェル３上には、実施の形態１と同様の素
子が形成される。（図示せず）
態２を示す半導体装置の基板の断面図である。以下図を
参照して、１はＰ型半導体基板、５はＮ型不純物層、３
はレトログレードＰウェルで、Ｎ型不純物層５のＮ型不
純物密度は十分に低く、Ｐ型半導体基板１とレトログレ
ードＰウェル３は電気的に絶縁されていない。このレト
ログレードＰウェル３上には、実施の形態１と同様の素
子が形成される。（図示せず）
【００４９】図１０は、図９に示した半導体基板のＡ−
Ａ’断面における不純物密度分布を示す図、図１１は、
図９に示した半導体基板のＡ−Ａ’断面における基板の
内部ポテンシャルを示す図である。
Ａ’断面における不純物密度分布を示す図、図１１は、
図９に示した半導体基板のＡ−Ａ’断面における基板の
内部ポテンシャルを示す図である。
【００５０】この半導体装置の基板は、ボロン濃度１×
１０15〜１×１０16／ｃｍ3程度のＰ型半導体基板１
と、リン濃度１×１０15／ｃｍ3程度のＮ型不純物層５
と、ボロン濃度１×１０18／ｃｍ3程度のレトログレー
ドウェル層３からなっている。
１０15〜１×１０16／ｃｍ3程度のＰ型半導体基板１
と、リン濃度１×１０15／ｃｍ3程度のＮ型不純物層５
と、ボロン濃度１×１０18／ｃｍ3程度のレトログレー
ドウェル層３からなっている。
【００５１】レトログレードＰウェル３内には、表面か
ら０〜０．２μｍの深さに、パンチスルー防止およびし
きい値制御の役割を果たすチャネル注入層や、分離酸化
膜２４の下にチャネルの形成を抑制するチャネルカット
注入などの不純物層が必要によって形成される。また、
Ｎ型不純物層５は、レトログレードＰウェル３の底部に
接するように形成されているが、レトログレードウェル
の側面に関しては、形成されてもされなくてもどちらで
もよい。
ら０〜０．２μｍの深さに、パンチスルー防止およびし
きい値制御の役割を果たすチャネル注入層や、分離酸化
膜２４の下にチャネルの形成を抑制するチャネルカット
注入などの不純物層が必要によって形成される。また、
Ｎ型不純物層５は、レトログレードＰウェル３の底部に
接するように形成されているが、レトログレードウェル
の側面に関しては、形成されてもされなくてもどちらで
もよい。
【００５２】図１１からわかるように、Ｎ型不純物層５
の存在によって、半導体基板１中でα線などにより発生
した電子のレトログレードウェル３の上部に対するポテ
ンシャルバリアがさらに大きくなり、レトログレードＰ
ウェル３表面に形成されるソース／ドレイン領域に到達
するのを妨げるため、電子によるソフトエラーを抑制す
ることができる。
の存在によって、半導体基板１中でα線などにより発生
した電子のレトログレードウェル３の上部に対するポテ
ンシャルバリアがさらに大きくなり、レトログレードＰ
ウェル３表面に形成されるソース／ドレイン領域に到達
するのを妨げるため、電子によるソフトエラーを抑制す
ることができる。
【００５３】また、Ｎ型不純物層５は、半導体基板１お
よびレトログレードＰウェル３と異なる導電型である
が、Ｎ型不純物層５は半導体基板１とレトログレードＰ
ウェル３が電気的に導通するのに十分なほど低濃度であ
るため、それぞれの層の電位を独立に固定する必要がな
い。よって、端子数増加による素子レイアウト上の制約
がなくなり、半導体集積回路の微細化にも効果がある。
よびレトログレードＰウェル３と異なる導電型である
が、Ｎ型不純物層５は半導体基板１とレトログレードＰ
ウェル３が電気的に導通するのに十分なほど低濃度であ
るため、それぞれの層の電位を独立に固定する必要がな
い。よって、端子数増加による素子レイアウト上の制約
がなくなり、半導体集積回路の微細化にも効果がある。
【００５４】図１２〜１５は、この発明の実施の形態２
を示す半導体装置の基板の製造方法を示す断面図、図１
６は、図１４に示した半導体基板のＡ−Ａ’断面におけ
るボロンとリンの不純物密度分布を示す図、図１７は、
図１５に示した半導体基板の深さ方向に対するボロンと
リンの不純物密度分布を示す図である。
を示す半導体装置の基板の製造方法を示す断面図、図１
６は、図１４に示した半導体基板のＡ−Ａ’断面におけ
るボロンとリンの不純物密度分布を示す図、図１７は、
図１５に示した半導体基板の深さ方向に対するボロンと
リンの不純物密度分布を示す図である。
【００５５】まず、図１２に示すように、ボロン濃度１
×１０15／ｃｍ3程度のＰ型半導体基板１主表面上の分
離領域に素子分離酸化膜２４を形成し、活性領域にゲー
ト酸化膜となる下敷き酸化膜２９を形成する。ただし、
素子分離酸化膜２４と下敷き酸化膜２９の形成順序はど
ちらが先でもかまわない。
×１０15／ｃｍ3程度のＰ型半導体基板１主表面上の分
離領域に素子分離酸化膜２４を形成し、活性領域にゲー
ト酸化膜となる下敷き酸化膜２９を形成する。ただし、
素子分離酸化膜２４と下敷き酸化膜２９の形成順序はど
ちらが先でもかまわない。
【００５６】次に、図１３に示すように、必要であれ
ば、Ｐ型半導体基板１表面にレジストをパターニングし
てＮ型不純物層５形成領域上部を開口するようにマスク
した後、Ｎ型の不純物イオンであるリンを５０ｋｅＶ〜
２００ｋｅＶ、１×１０11〜５×１０12／ｃｍ2の条件
で注入して、Ｎ型不純物層５１を形成する。その後、図
１４に示すように、１１００℃〜１２００℃、０．５時
間から３時間程度の熱処理でリンを拡散させてＮ型不純
物層５を形成する。
ば、Ｐ型半導体基板１表面にレジストをパターニングし
てＮ型不純物層５形成領域上部を開口するようにマスク
した後、Ｎ型の不純物イオンであるリンを５０ｋｅＶ〜
２００ｋｅＶ、１×１０11〜５×１０12／ｃｍ2の条件
で注入して、Ｎ型不純物層５１を形成する。その後、図
１４に示すように、１１００℃〜１２００℃、０．５時
間から３時間程度の熱処理でリンを拡散させてＮ型不純
物層５を形成する。
【００５７】ここで、注入されるリンの不純物濃度が小
さい場合、熱処理の温度が高い場合または、熱処理の時
間が長い場合は、Ｎ型不純物層５が形成される領域に実
施の形態１に示したようなＰ型不純物層２が形成される
ことがあるが、Ｐ型不純物層２が形成されても特に問題
はない。
さい場合、熱処理の温度が高い場合または、熱処理の時
間が長い場合は、Ｎ型不純物層５が形成される領域に実
施の形態１に示したようなＰ型不純物層２が形成される
ことがあるが、Ｐ型不純物層２が形成されても特に問題
はない。
【００５８】そして、図１５に示すように、必要であれ
ば、Ｐ型半導体基板１表面にレジストをパターニングし
てレトログレードＰウェル３形成領域上部を開口するよ
うにマスクした後、Ｐ型の不純物イオンであるボロンを
２００ｋｅＶ〜１．５ＭｅＶ、１×１０12〜１×１０14
／ｃｍ2の条件で高エネルギー注入し、レトログレード
Ｐウェル３を形成する。このレトログレードＰウェル３
上には、この後、実施の形態１と同様の素子が形成され
る。（図示せず）
ば、Ｐ型半導体基板１表面にレジストをパターニングし
てレトログレードＰウェル３形成領域上部を開口するよ
うにマスクした後、Ｐ型の不純物イオンであるボロンを
２００ｋｅＶ〜１．５ＭｅＶ、１×１０12〜１×１０14
／ｃｍ2の条件で高エネルギー注入し、レトログレード
Ｐウェル３を形成する。このレトログレードＰウェル３
上には、この後、実施の形態１と同様の素子が形成され
る。（図示せず）
【００５９】以上説明したように、この半導体装置の製
造方法によれば、半導体基板１とレトログレードＰウェ
ル３との間にＮ型層を挟みつつ導通を保つことができる
半導体装置の製造が可能となる。よって、半導体基板１
中でα線などにより発生した電子の、レトログレードウ
ェル上部に対するポテンシャルバリアがさらに大きくな
り、レトログレードＰウェル３表面に形成されたソース
／ドレイン領域に到達するのを妨げて、電子によるソフ
トエラーを抑制する半導体装置の製造方法を得ることが
できる。
造方法によれば、半導体基板１とレトログレードＰウェ
ル３との間にＮ型層を挟みつつ導通を保つことができる
半導体装置の製造が可能となる。よって、半導体基板１
中でα線などにより発生した電子の、レトログレードウ
ェル上部に対するポテンシャルバリアがさらに大きくな
り、レトログレードＰウェル３表面に形成されたソース
／ドレイン領域に到達するのを妨げて、電子によるソフ
トエラーを抑制する半導体装置の製造方法を得ることが
できる。
【００６０】また、Ｎ型不純物層５は、半導体基板１お
よびレトログレードＰウェル３と異なる導電型である
が、Ｎ型不純物層５は半導体基板１とレトログレードＰ
ウェル３が電気的に導通するのに十分なほど低濃度であ
るため、それぞれの層の電位を独立に固定する必要がな
い。よって、端子数増加による素子レイアウト上の制約
がなくなり、微細化された半導体集積回路の製造も可能
となる。
よびレトログレードＰウェル３と異なる導電型である
が、Ｎ型不純物層５は半導体基板１とレトログレードＰ
ウェル３が電気的に導通するのに十分なほど低濃度であ
るため、それぞれの層の電位を独立に固定する必要がな
い。よって、端子数増加による素子レイアウト上の制約
がなくなり、微細化された半導体集積回路の製造も可能
となる。
【００６１】図１８〜図２０は、この発明の実施の形態
２を示す半導体装置の基板の別の製造方法を示す断面
図、図２１は、図１９に示した半導体基板のＡ−Ａ’断
面におけるボロンとリンの不純物密度分布を示す図、図
２２は、図２０に示した半導体基板の深さ方向のボロン
とリンの不純物密度分布を示す図である。
２を示す半導体装置の基板の別の製造方法を示す断面
図、図２１は、図１９に示した半導体基板のＡ−Ａ’断
面におけるボロンとリンの不純物密度分布を示す図、図
２２は、図２０に示した半導体基板の深さ方向のボロン
とリンの不純物密度分布を示す図である。
【００６２】まず、実施の形態１と同様にして、ボロン
濃度１×１０16／ｃｍ3程度のＰ型半導体基板１の表面
上に、エピタキシャル成長によって、ボロン濃度１×１
０15／ｃｍ3程度のＰ型不純物層２を２〜１０μmを形成
した後、Ｐ型不純物層２の表面の分離領域に素子分離酸
化膜２４を形成し、活性領域にゲート酸化膜となる下敷
き酸化膜２９を形成する。ただし、素子分離酸化膜２４
と下敷き酸化膜２９の形成順序はどちらが先でもかまわ
ない。
濃度１×１０16／ｃｍ3程度のＰ型半導体基板１の表面
上に、エピタキシャル成長によって、ボロン濃度１×１
０15／ｃｍ3程度のＰ型不純物層２を２〜１０μmを形成
した後、Ｐ型不純物層２の表面の分離領域に素子分離酸
化膜２４を形成し、活性領域にゲート酸化膜となる下敷
き酸化膜２９を形成する。ただし、素子分離酸化膜２４
と下敷き酸化膜２９の形成順序はどちらが先でもかまわ
ない。
【００６３】次に、図１８に示すように、必要であれ
ば、レジストをパターニングしてＮ型不純物層５形成領
域上部を開口するようにマスクした後、Ｎ型の不純物イ
オンであるリンを５０ｋｅＶ〜２００ｋｅＶ、１×１０
11〜１×１０13／ｃｍ2の条件で注入してＮ型不純物層
５１を形成する。その後、図１９に示すように、１１０
０℃〜１２００℃、０．５時間から３時間程度の熱処理
でリンを拡散させてＮ型不純物層５を形成する
ば、レジストをパターニングしてＮ型不純物層５形成領
域上部を開口するようにマスクした後、Ｎ型の不純物イ
オンであるリンを５０ｋｅＶ〜２００ｋｅＶ、１×１０
11〜１×１０13／ｃｍ2の条件で注入してＮ型不純物層
５１を形成する。その後、図１９に示すように、１１０
０℃〜１２００℃、０．５時間から３時間程度の熱処理
でリンを拡散させてＮ型不純物層５を形成する
【００６４】ここで、注入されるリンの不純物濃度が小
さい場合、熱処理の温度が高い場合または、熱処理の時
間が長い場合は、Ｎ型不純物層５が形成される領域に実
施の形態１に示したようなＰ型不純物層２が形成される
ことがあるが、Ｐ型不純物層２が形成されても特に問題
はない。
さい場合、熱処理の温度が高い場合または、熱処理の時
間が長い場合は、Ｎ型不純物層５が形成される領域に実
施の形態１に示したようなＰ型不純物層２が形成される
ことがあるが、Ｐ型不純物層２が形成されても特に問題
はない。
【００６５】そして、図２０に示すように、必要であれ
ば、レジストをパターニングしてレトログレードＰウェ
ル３形成領域上部を開口するようにマスクした後、Ｐ型
の不純物イオンであるボロンを２００ｋｅＶ〜１．５Ｍ
ｅＶ、１×１０12〜１×１０14／ｃｍ2の条件で高エネ
ルギー注入し、レトログレードＰウェル３を形成する。
このレトログレードＰウェル３上には、この後、実施の
形態１と同様の素子が形成される。（図示せず）
ば、レジストをパターニングしてレトログレードＰウェ
ル３形成領域上部を開口するようにマスクした後、Ｐ型
の不純物イオンであるボロンを２００ｋｅＶ〜１．５Ｍ
ｅＶ、１×１０12〜１×１０14／ｃｍ2の条件で高エネ
ルギー注入し、レトログレードＰウェル３を形成する。
このレトログレードＰウェル３上には、この後、実施の
形態１と同様の素子が形成される。（図示せず）
【００６６】以上説明したように、この半導体装置の製
造方法によれば、半導体基板１中でα線などにより発生
した電子の、レトログレードウェル３上部に対するポテ
ンシャルバリアが大きくなり、レトログレードＰウェル
３表面に形成されたソース／ドレイン領域に到達するの
を妨げて、電子によるソフトエラーが抑制された半導体
装置の製造方法を得ることができる。
造方法によれば、半導体基板１中でα線などにより発生
した電子の、レトログレードウェル３上部に対するポテ
ンシャルバリアが大きくなり、レトログレードＰウェル
３表面に形成されたソース／ドレイン領域に到達するの
を妨げて、電子によるソフトエラーが抑制された半導体
装置の製造方法を得ることができる。
【００６７】さらに、エピタキシャル成長させた後にＮ
型不純物層５を形成するため、半導体基板１の濃度が高
く、トランジスタが形成されるレトログレードＰウェル
３の表面の不純物濃度の低い半導体装置を得ることがで
きる。したがって、半導体基板１とレトログレードＰウ
ェル３を導通させやすくなるとともに、しきい値電圧な
どのトランジスタ特性の劣化を防ぎ、製造工程において
も、不純物濃度の制御などのプロセス条件の範囲が大き
く設定できる。
型不純物層５を形成するため、半導体基板１の濃度が高
く、トランジスタが形成されるレトログレードＰウェル
３の表面の不純物濃度の低い半導体装置を得ることがで
きる。したがって、半導体基板１とレトログレードＰウ
ェル３を導通させやすくなるとともに、しきい値電圧な
どのトランジスタ特性の劣化を防ぎ、製造工程において
も、不純物濃度の制御などのプロセス条件の範囲が大き
く設定できる。
【００６８】また、Ｎ型不純物層５は、半導体基板１お
よびレトログレードＰウェル３と異なる導電型である
が、Ｎ型不純物層５は半導体基板１とレトログレードＰ
ウェル３が電気的に導通するのに十分なほど低濃度であ
るため、それぞれの層の電位を独立に固定する必要がな
い。よって、端子数増加による素子レイアウト上の制約
がなくなり、微細化された半導体集積回路の製造も可能
となる。
よびレトログレードＰウェル３と異なる導電型である
が、Ｎ型不純物層５は半導体基板１とレトログレードＰ
ウェル３が電気的に導通するのに十分なほど低濃度であ
るため、それぞれの層の電位を独立に固定する必要がな
い。よって、端子数増加による素子レイアウト上の制約
がなくなり、微細化された半導体集積回路の製造も可能
となる。
【００６９】図２３〜図２４は、この発明の実施の形態
２を示す半導体装置の基板の別の製造方法を示す断面図
である。図２５は、図２３に示した半導体装置の基板の
Ａ−Ａ’断面におけるボロンとリンとの不純物プロファ
イルを示したものである。図２６は図２４に示した半導
体装置の基板の深さ方向のボロンとリンの不純物密度分
布を示す図である。
２を示す半導体装置の基板の別の製造方法を示す断面図
である。図２５は、図２３に示した半導体装置の基板の
Ａ−Ａ’断面におけるボロンとリンとの不純物プロファ
イルを示したものである。図２６は図２４に示した半導
体装置の基板の深さ方向のボロンとリンの不純物密度分
布を示す図である。
【００７０】まず、図２３に示すように、ボロン濃度１
×１０16／ｃｍ3程度のＰ型シリコン基板１上にリン濃
度１×１０15／ｃｍ3程度のＮ型エピタキシャル層５を
２〜５μm成長させた後、Ｐ型不純物層２の表面の分離
領域に素子分離酸化膜２４を形成し、活性領域にゲート
酸化膜となる下敷き酸化膜２９を形成する。ただし、素
子分離酸化膜２４と下敷き酸化膜２９の形成順序はどち
らが先でもかまわない。
×１０16／ｃｍ3程度のＰ型シリコン基板１上にリン濃
度１×１０15／ｃｍ3程度のＮ型エピタキシャル層５を
２〜５μm成長させた後、Ｐ型不純物層２の表面の分離
領域に素子分離酸化膜２４を形成し、活性領域にゲート
酸化膜となる下敷き酸化膜２９を形成する。ただし、素
子分離酸化膜２４と下敷き酸化膜２９の形成順序はどち
らが先でもかまわない。
【００７１】次に、図２４に示すように、必要であれ
ば、レジストをパターニングしてレトログレードＰウェ
ル３形成領域上部を開口するようにマスクした後、Ｐ型
の不純物イオンであるボロンを２００ｋｅＶ〜１．５Ｍ
ｅＶ、１×１０12〜１×１０14／ｃｍ2の条件で高エネ
ルギー注入し、レトログレードＰウェル３を形成する。
この後、実施の形態１と同様の素子が形成される。（図
示せず）
ば、レジストをパターニングしてレトログレードＰウェ
ル３形成領域上部を開口するようにマスクした後、Ｐ型
の不純物イオンであるボロンを２００ｋｅＶ〜１．５Ｍ
ｅＶ、１×１０12〜１×１０14／ｃｍ2の条件で高エネ
ルギー注入し、レトログレードＰウェル３を形成する。
この後、実施の形態１と同様の素子が形成される。（図
示せず）
【００７２】以上説明したように、この半導体装置の製
造方法によれば、半導体基板１中でα線などにより発生
した電子の、レトログレードウェル上部に対するポテン
シャルバリアが大きくなり、レトログレードＰウェル３
表面に形成されたソース／ドレイン領域に到達するのを
妨げて、電子によるソフトエラーを抑制する半導体装置
を得ることができる。
造方法によれば、半導体基板１中でα線などにより発生
した電子の、レトログレードウェル上部に対するポテン
シャルバリアが大きくなり、レトログレードＰウェル３
表面に形成されたソース／ドレイン領域に到達するのを
妨げて、電子によるソフトエラーを抑制する半導体装置
を得ることができる。
【００７３】さらに、エピタキシャル成長によってＮ型
不純物層５を形成するため、半導体基板１の濃度が高
く、トランジスタが形成されるレトログレードＰウェル
３の表面の不純物濃度の低い半導体装置を得ることがで
きる。したがって、半導体基板１とレトログレードＰウ
ェル３を導通させやすくなるとともに、しきい値電圧な
どのトランジスタ特性の劣化を防ぎ、製造工程において
も、工程の簡略化が図れる上、不純物濃度の制御などの
プロセス条件の範囲が大きく設定できる。
不純物層５を形成するため、半導体基板１の濃度が高
く、トランジスタが形成されるレトログレードＰウェル
３の表面の不純物濃度の低い半導体装置を得ることがで
きる。したがって、半導体基板１とレトログレードＰウ
ェル３を導通させやすくなるとともに、しきい値電圧な
どのトランジスタ特性の劣化を防ぎ、製造工程において
も、工程の簡略化が図れる上、不純物濃度の制御などの
プロセス条件の範囲が大きく設定できる。
【００７４】また、Ｎ型不純物層５は、半導体基板１お
よびレトログレードＰウェル３と異なる導電型である
が、Ｎ型不純物層５は半導体基板１とレトログレードＰ
ウェル３が電気的に導通するのに十分なほど低濃度であ
るため、それぞれの層の電位を独立に固定する必要がな
い。よって、端子数増加による素子レイアウト上の制約
がなくなり、微細化された半導体集積回路の製造も可能
となる。
よびレトログレードＰウェル３と異なる導電型である
が、Ｎ型不純物層５は半導体基板１とレトログレードＰ
ウェル３が電気的に導通するのに十分なほど低濃度であ
るため、それぞれの層の電位を独立に固定する必要がな
い。よって、端子数増加による素子レイアウト上の制約
がなくなり、微細化された半導体集積回路の製造も可能
となる。
【００７５】実施の形態３．図２７は、この発明の実施
の形態３を示す半導体装置の基板を示す断面図である。
以下図を参照して、６はＰ型半導体基板、２はＰ型半導
体基板中に形成されたＰ型不純物層、３はＰ型半導体基
板６中に形成されたレトログレードＰウェルである。
の形態３を示す半導体装置の基板を示す断面図である。
以下図を参照して、６はＰ型半導体基板、２はＰ型半導
体基板中に形成されたＰ型不純物層、３はＰ型半導体基
板６中に形成されたレトログレードＰウェルである。
【００７６】図２８は、図２７に示した半導体基板のＡ
−Ａ’断面における不純物密度分布を示す図である。こ
の半導体装置の基板は、図２８に示すように、ボロン濃
度１×１０19／ｃｍ3程度の高濃度Ｐ型半導体基板６
と、ボロン濃度１×１０15／ｃｍ3程度のＰ型不純物層
２と、ボロン濃度１×１０18／ｃｍ3程度のレトログレ
ードＰウェル３からなっている。
−Ａ’断面における不純物密度分布を示す図である。こ
の半導体装置の基板は、図２８に示すように、ボロン濃
度１×１０19／ｃｍ3程度の高濃度Ｐ型半導体基板６
と、ボロン濃度１×１０15／ｃｍ3程度のＰ型不純物層
２と、ボロン濃度１×１０18／ｃｍ3程度のレトログレ
ードＰウェル３からなっている。
【００７７】また、レトログレードＰウェル３上には、
トランジスタが複数個または単数個形成される。（図示
せず）そして、レトログレードＰウェル３内には、表面
から０〜０．２μｍの深さに、パンチスルー防止および
しきい値制御の役割を果たすチャネル注入層や、分離酸
化膜２４の下にチャネルの形成を抑制するチャネルカッ
ト注入などの不純物層が形成される場合もある。Ｐ型不
純物層２は、レトログレードＰウェル３の底部に接する
ように形成されているが、レトログレードウェルの側面
に関しては、形成されてもされなくてもどちらでもよ
い。
トランジスタが複数個または単数個形成される。（図示
せず）そして、レトログレードＰウェル３内には、表面
から０〜０．２μｍの深さに、パンチスルー防止および
しきい値制御の役割を果たすチャネル注入層や、分離酸
化膜２４の下にチャネルの形成を抑制するチャネルカッ
ト注入などの不純物層が形成される場合もある。Ｐ型不
純物層２は、レトログレードＰウェル３の底部に接する
ように形成されているが、レトログレードウェルの側面
に関しては、形成されてもされなくてもどちらでもよ
い。
【００７８】この基板構造上に記憶素子が形成される場
合（図示せず）、図２８に示した不純物密度分布からわ
かるように、Ｐ型半導体基板６中でα線などにより発生
した電子のレトログレードウェル上部に対するポテンシ
ャルバリアが、Ｐ型不純物層２の存在によって大きくな
るだけでなく、Ｐ型半導体基板６中では電子のライフタ
イムが短くなるため、電子がレトログレードＰウェル３
表面に形成されるソース／ドレイン領域に到達するのを
防ぎ、ソフトエラーをより抑制する効果を有する。
合（図示せず）、図２８に示した不純物密度分布からわ
かるように、Ｐ型半導体基板６中でα線などにより発生
した電子のレトログレードウェル上部に対するポテンシ
ャルバリアが、Ｐ型不純物層２の存在によって大きくな
るだけでなく、Ｐ型半導体基板６中では電子のライフタ
イムが短くなるため、電子がレトログレードＰウェル３
表面に形成されるソース／ドレイン領域に到達するのを
防ぎ、ソフトエラーをより抑制する効果を有する。
【００７９】また、この基板構造の上に制御回路となる
ＣＭＯＳトランジスタが形成される場合、Ｐ型半導体基
板６によって、基板抵抗が低くなり、あわせて、レトロ
グレードＰウェル３が形成されているため、ラッチアッ
プ耐性を向上させるという効果を有する。
ＣＭＯＳトランジスタが形成される場合、Ｐ型半導体基
板６によって、基板抵抗が低くなり、あわせて、レトロ
グレードＰウェル３が形成されているため、ラッチアッ
プ耐性を向上させるという効果を有する。
【００８０】さらに、Ｐ型半導体基板６、Ｐ型不純物層
２およびレトログレードＰウェル３は、同一導電型で、
電気的に導通しているので、それぞれ独立に電位を固定
する必要がない。よって、記憶素子およびＣＭＯＳトラ
ンジスタのいずれを形成する場合にも、端子数増加によ
る素子レイアウト上の制約がなくなり、半導体集積回路
の微細化にも効果がある。
２およびレトログレードＰウェル３は、同一導電型で、
電気的に導通しているので、それぞれ独立に電位を固定
する必要がない。よって、記憶素子およびＣＭＯＳトラ
ンジスタのいずれを形成する場合にも、端子数増加によ
る素子レイアウト上の制約がなくなり、半導体集積回路
の微細化にも効果がある。
【００８１】加えて、Ｐ型半導体基板６の濃度は高い
が、トランジスタが形成されるレトログレードＰウェル
３の表面の不純物濃度は低いので、Ｐ型半導体基板６と
レトログレードＰウェル３を導通しやすくなるととも
に、しきい値電圧などのトランジスタ特性の劣化が抑制
されるという効果がある。
が、トランジスタが形成されるレトログレードＰウェル
３の表面の不純物濃度は低いので、Ｐ型半導体基板６と
レトログレードＰウェル３を導通しやすくなるととも
に、しきい値電圧などのトランジスタ特性の劣化が抑制
されるという効果がある。
【００８２】図２９〜図３０は、この発明の実施の形態
３を示す半導体装置の基板の製造方法を示す断面図で、
図３１は、図２９に示した半導体基板のＡ−Ａ’断面に
おける不純物密度分布を示す図である。
３を示す半導体装置の基板の製造方法を示す断面図で、
図３１は、図２９に示した半導体基板のＡ−Ａ’断面に
おける不純物密度分布を示す図である。
【００８３】まず、図２９に示すように、ボロン濃度１
×１０19／ｃｍ3程度の高濃度Ｐ型半導体基板６の表面
上にボロン濃度１×１０15／ｃｍ3程度のＰ型エピタキ
シャル層２を２〜１０μm形成する。
×１０19／ｃｍ3程度の高濃度Ｐ型半導体基板６の表面
上にボロン濃度１×１０15／ｃｍ3程度のＰ型エピタキ
シャル層２を２〜１０μm形成する。
【００８４】その後、Ｐ型不純物層２の表面の分離領域
に素子分離酸化膜２４を形成し、活性領域にゲート酸化
膜となる下敷き酸化膜２９を形成する。ただし、素子分
離酸化膜２４と下敷き酸化膜２９の形成順序はどちらが
先でもかまわない。
に素子分離酸化膜２４を形成し、活性領域にゲート酸化
膜となる下敷き酸化膜２９を形成する。ただし、素子分
離酸化膜２４と下敷き酸化膜２９の形成順序はどちらが
先でもかまわない。
【００８５】次に、図３０に示すように、必要であれ
ば、レジストをパターニングしてレトログレードＰウェ
ル３形成領域上部を開口するようにマスクした後、Ｐ型
の不純物イオンであるボロンを２００ｋｅＶ〜１．５Ｍ
ｅＶ、１×１０12〜１×１０14／ｃｍ2の条件で高エネ
ルギー注入し、ボロン濃度１×１０18／ｃｍ3程度のレ
トログレードＰウェル３を形成する。この後トランジス
タ、必要に応じて、層間絶縁膜、コンタクトホール、キ
ャパシタなどを単数個または複数個形成し、配線する。
（図示せず）
ば、レジストをパターニングしてレトログレードＰウェ
ル３形成領域上部を開口するようにマスクした後、Ｐ型
の不純物イオンであるボロンを２００ｋｅＶ〜１．５Ｍ
ｅＶ、１×１０12〜１×１０14／ｃｍ2の条件で高エネ
ルギー注入し、ボロン濃度１×１０18／ｃｍ3程度のレ
トログレードＰウェル３を形成する。この後トランジス
タ、必要に応じて、層間絶縁膜、コンタクトホール、キ
ャパシタなどを単数個または複数個形成し、配線する。
（図示せず）
【００８６】レトログレードＰウェル３内には、表面か
ら０〜０．２μｍの深さに、パンチスルー防止およびし
きい値制御の役割を果たすチャネル注入層や、分離酸化
膜２４の下にチャネルの形成を抑制するチャネルカット
注入などの不純物層が形成される場合もある。Ｐ型不純
物層２は、レトログレードＰウェル３の底部に接するよ
うに形成されているが、レトログレードウェルの側面に
関しては、形成されてもされなくてもどちらでもよい。
ら０〜０．２μｍの深さに、パンチスルー防止およびし
きい値制御の役割を果たすチャネル注入層や、分離酸化
膜２４の下にチャネルの形成を抑制するチャネルカット
注入などの不純物層が形成される場合もある。Ｐ型不純
物層２は、レトログレードＰウェル３の底部に接するよ
うに形成されているが、レトログレードウェルの側面に
関しては、形成されてもされなくてもどちらでもよい。
【００８７】以上説明したように、この半導体装置の製
造方法によれば、Ｐ型半導体基板６中でα線などにより
発生した電子のレトログレードウェル上部に対するポテ
ンシャルバリアが、Ｐ型不純物層２の存在によって大き
くなるだけでなく、Ｐ型半導体基板６中では電子のライ
フタイムが短くなるため、電子がレトログレードＰウェ
ル３表面に形成されるソース／ドレイン領域に到達する
のを防ぎ、ソフトエラー耐性がさらに向上した半導体記
憶装置の製造方法を得ることができる。
造方法によれば、Ｐ型半導体基板６中でα線などにより
発生した電子のレトログレードウェル上部に対するポテ
ンシャルバリアが、Ｐ型不純物層２の存在によって大き
くなるだけでなく、Ｐ型半導体基板６中では電子のライ
フタイムが短くなるため、電子がレトログレードＰウェ
ル３表面に形成されるソース／ドレイン領域に到達する
のを防ぎ、ソフトエラー耐性がさらに向上した半導体記
憶装置の製造方法を得ることができる。
【００８８】また、この基板構造の上にＣＭＯＳトラン
ジスタが形成される場合、半導体基板６の濃度が高いた
め、基板抵抗が低くなるともに、レトログレードＰウェ
ル３が形成されているため、ラッチアップ耐性をより一
層向上させるという効果を有する。
ジスタが形成される場合、半導体基板６の濃度が高いた
め、基板抵抗が低くなるともに、レトログレードＰウェ
ル３が形成されているため、ラッチアップ耐性をより一
層向上させるという効果を有する。
【００８９】さらに、Ｐ型半導体基板６、Ｐ型不純物層
２およびレトログレードＰウェル３は、同一導電型で、
電気的に導通しているので、それぞれ独立に電位を固定
する必要がない。よって、記憶素子およびＣＭＯＳトラ
ンジスタのいずれを形成する場合にも、端子数増加によ
る素子レイアウト上の制約がなくなり、微細化された半
導体集積回路の製造が可能になる。
２およびレトログレードＰウェル３は、同一導電型で、
電気的に導通しているので、それぞれ独立に電位を固定
する必要がない。よって、記憶素子およびＣＭＯＳトラ
ンジスタのいずれを形成する場合にも、端子数増加によ
る素子レイアウト上の制約がなくなり、微細化された半
導体集積回路の製造が可能になる。
【００９０】加えて、Ｐ型不純物層２をエピタキシャル
成長によって形成しているので、Ｐ型半導体基板６の濃
度は高く、トランジスタが形成されるレトログレードＰ
ウェル３の表面の不純物濃度は低くなり、Ｐ型半導体基
板６とレトログレードＰウェル３を導通しやすくなると
ともに、しきい値電圧などのトランジスタ特性の劣化が
抑制されるという効果がある。
成長によって形成しているので、Ｐ型半導体基板６の濃
度は高く、トランジスタが形成されるレトログレードＰ
ウェル３の表面の不純物濃度は低くなり、Ｐ型半導体基
板６とレトログレードＰウェル３を導通しやすくなると
ともに、しきい値電圧などのトランジスタ特性の劣化が
抑制されるという効果がある。
【００９１】実施の形態４．図３２は、この発明の実施
の形態４を示す半導体装置の基板を示す断面図である。
以下図を参照して、６はＰ型半導体基板、５はＰ型半導
体基板中に形成されたＮ型不純物層、３はＰ型半導体基
板６中に形成されたレトログレードＰウェルである。図
３３は図３２に示した半導体基板のＡ−Ａ’断面におけ
る不純物密度分布を示す図である。
の形態４を示す半導体装置の基板を示す断面図である。
以下図を参照して、６はＰ型半導体基板、５はＰ型半導
体基板中に形成されたＮ型不純物層、３はＰ型半導体基
板６中に形成されたレトログレードＰウェルである。図
３３は図３２に示した半導体基板のＡ−Ａ’断面におけ
る不純物密度分布を示す図である。
【００９２】この半導体装置の基板は、図３３に示すよ
うに、ボロン濃度１×１０19／ｃｍ3程度の高濃度Ｐ型
半導体基板６と、リン濃度１×１０15／ｃｍ3程度のＮ
型不純物層５と、ボロン濃度１×１０18／ｃｍ3程度の
レトログレードＰウェル３からなっている。
うに、ボロン濃度１×１０19／ｃｍ3程度の高濃度Ｐ型
半導体基板６と、リン濃度１×１０15／ｃｍ3程度のＮ
型不純物層５と、ボロン濃度１×１０18／ｃｍ3程度の
レトログレードＰウェル３からなっている。
【００９３】また、レトログレードＰウェル３上には、
トランジスタが複数個または単数個形成される。（図示
せず）そして、レトログレードＰウェル３内には、表面
から０〜０．２μｍの深さに、パンチスルー防止および
しきい値制御の役割を果たすチャネル注入層や、分離酸
化膜２４の下にチャネルの形成を抑制するチャネルカッ
ト注入などの不純物層が形成される場合もある。Ｎ型不
純物層５は、レトログレードＰウェル３の底部に接する
ように形成されているが、レトログレードウェルの側面
に関しては、形成されてもされなくてもどちらでもよ
い。
トランジスタが複数個または単数個形成される。（図示
せず）そして、レトログレードＰウェル３内には、表面
から０〜０．２μｍの深さに、パンチスルー防止および
しきい値制御の役割を果たすチャネル注入層や、分離酸
化膜２４の下にチャネルの形成を抑制するチャネルカッ
ト注入などの不純物層が形成される場合もある。Ｎ型不
純物層５は、レトログレードＰウェル３の底部に接する
ように形成されているが、レトログレードウェルの側面
に関しては、形成されてもされなくてもどちらでもよ
い。
【００９４】この基板構造上に記憶素子が形成される場
合、図３３に示した不純物密度分布からわかるように、
Ｐ型半導体基板６中でα線などにより発生した電子のレ
トログレードウェル上部に対するポテンシャルバリア
が、Ｎ型不純物層５の存在によって大きくなるだけでな
く、Ｐ型半導体基板６中では電子のライフタイムが短く
なるため、電子がレトログレードＰウェル３表面に形成
されるソース／ドレイン領域に到達するのを防ぎ、ソフ
トエラーをより抑制する効果を有する。
合、図３３に示した不純物密度分布からわかるように、
Ｐ型半導体基板６中でα線などにより発生した電子のレ
トログレードウェル上部に対するポテンシャルバリア
が、Ｎ型不純物層５の存在によって大きくなるだけでな
く、Ｐ型半導体基板６中では電子のライフタイムが短く
なるため、電子がレトログレードＰウェル３表面に形成
されるソース／ドレイン領域に到達するのを防ぎ、ソフ
トエラーをより抑制する効果を有する。
【００９５】また、この基板構造の上に制御回路となる
ＣＭＯＳトランジスタが形成される場合、Ｐ型半導体基
板６によって、基板抵抗が低くなり、あわせて、レトロ
グレードＰウェル３が形成されているため、ラッチアッ
プ耐性を向上させるという効果を有する。
ＣＭＯＳトランジスタが形成される場合、Ｐ型半導体基
板６によって、基板抵抗が低くなり、あわせて、レトロ
グレードＰウェル３が形成されているため、ラッチアッ
プ耐性を向上させるという効果を有する。
【００９６】さらに、Ｎ型不純物層５は、半導体基板６
およびレトログレードＰウェル３と異なる導電型である
が、Ｎ型不純物層５は半導体基板６とレトログレードＰ
ウェル３が電気的に導通するのに十分なほど低濃度であ
るため、それぞれの層の電位を独立に固定する必要がな
い。よって、端子数増加による素子レイアウト上の制約
がなくなり、半導体集積回路の微細化にも効果がある。
およびレトログレードＰウェル３と異なる導電型である
が、Ｎ型不純物層５は半導体基板６とレトログレードＰ
ウェル３が電気的に導通するのに十分なほど低濃度であ
るため、それぞれの層の電位を独立に固定する必要がな
い。よって、端子数増加による素子レイアウト上の制約
がなくなり、半導体集積回路の微細化にも効果がある。
【００９７】加えて、Ｐ型半導体基板６の濃度が高く、
トランジスタが形成されるレトログレードＰウェル３の
表面の不純物濃度が低いので、Ｐ型半導体基板６とレト
ログレードＰウェル３を導通しやすくなるとともに、し
きい値電圧などのトランジスタ特性の劣化が抑制される
という効果がある。
トランジスタが形成されるレトログレードＰウェル３の
表面の不純物濃度が低いので、Ｐ型半導体基板６とレト
ログレードＰウェル３を導通しやすくなるとともに、し
きい値電圧などのトランジスタ特性の劣化が抑制される
という効果がある。
【００９８】図３４〜図３５は、この発明の実施の形態
４を示す半導体装置の基板の製造方法を示す断面図、図
３６は図３４に示した半導体装置の基板のＡ−Ａ’断面
における不純物密度分布を示す図、図３７は図３５に示
した半導体装置の基板の深さ方向のボロンとリンとの不
純物密度分布を示した図である。
４を示す半導体装置の基板の製造方法を示す断面図、図
３６は図３４に示した半導体装置の基板のＡ−Ａ’断面
における不純物密度分布を示す図、図３７は図３５に示
した半導体装置の基板の深さ方向のボロンとリンとの不
純物密度分布を示した図である。
【００９９】まず、図３４に示すように、ボロン濃度１
×１０18〜１０19／ｃｍ3程度のＰ型半導体基板６上に
リン濃度１×１０15／ｃｍ3程度のＮ型不純物層５を２
〜１０μmエピタキシャル成長させる。
×１０18〜１０19／ｃｍ3程度のＰ型半導体基板６上に
リン濃度１×１０15／ｃｍ3程度のＮ型不純物層５を２
〜１０μmエピタキシャル成長させる。
【０１００】その後、Ｎ型不純物層５の表面の分離領域
に素子分離酸化膜２４を形成し、活性領域にゲート酸化
膜となる下敷き酸化膜２９を形成する。ただし、素子分
離酸化膜２４と下敷き酸化膜２９の形成順序はどちらが
先でもかまわない。
に素子分離酸化膜２４を形成し、活性領域にゲート酸化
膜となる下敷き酸化膜２９を形成する。ただし、素子分
離酸化膜２４と下敷き酸化膜２９の形成順序はどちらが
先でもかまわない。
【０１０１】次に、図３５に示すように、必要で有れば
レジストをパターニングしてレトログレードＰウェル３
形成領域上部を開口するようにマスクした後、Ｐ型の不
純物イオンであるボロンを２００ｋｅＶ〜１．５Ｍｅ
Ｖ、１×１０12〜１×１０14／ｃｍ2の条件で高エネル
ギー注入し、ボロン濃度１×１０18／ｃｍ3程度のレト
ログレードＰウェル３を形成する。この後トランジス
タ、必要に応じて、層間絶縁膜、コンタクトホール、キ
ャパシタなどを単数個または複数個形成し、配線する。
レジストをパターニングしてレトログレードＰウェル３
形成領域上部を開口するようにマスクした後、Ｐ型の不
純物イオンであるボロンを２００ｋｅＶ〜１．５Ｍｅ
Ｖ、１×１０12〜１×１０14／ｃｍ2の条件で高エネル
ギー注入し、ボロン濃度１×１０18／ｃｍ3程度のレト
ログレードＰウェル３を形成する。この後トランジス
タ、必要に応じて、層間絶縁膜、コンタクトホール、キ
ャパシタなどを単数個または複数個形成し、配線する。
【０１０２】レトログレードＰウェル３内には、表面か
ら０〜０．２μｍの深さに、パンチスルー防止およびし
きい値制御の役割を果たすチャネル注入層や、分離酸化
膜２４の下にチャネルの形成を抑制するチャネルカット
注入などの不純物層が形成される場合もある。Ｎ型不純
物層５は、レトログレードＰウェル３の底部に接するよ
うに形成されているが、レトログレードウェルの側面に
関しては、形成されてもされなくてもどちらでもよい。
ら０〜０．２μｍの深さに、パンチスルー防止およびし
きい値制御の役割を果たすチャネル注入層や、分離酸化
膜２４の下にチャネルの形成を抑制するチャネルカット
注入などの不純物層が形成される場合もある。Ｎ型不純
物層５は、レトログレードＰウェル３の底部に接するよ
うに形成されているが、レトログレードウェルの側面に
関しては、形成されてもされなくてもどちらでもよい。
【０１０３】以上説明したように、この半導体装置の製
造方法によれば、Ｐ型半導体基板６中でα線などにより
発生した電子のレトログレードウェル上部に対するポテ
ンシャルバリアが、Ｎ型不純物層５の存在によって大き
くなるだけでなく、Ｐ型半導体基板６中では電子のライ
フタイムが短くなるため、電子がレトログレードＰウェ
ル３表面に形成されるソース／ドレイン領域に到達する
のを防ぎ、ソフトエラー耐性がさらに向上した半導体記
憶装置の製造方法を得ることができる。
造方法によれば、Ｐ型半導体基板６中でα線などにより
発生した電子のレトログレードウェル上部に対するポテ
ンシャルバリアが、Ｎ型不純物層５の存在によって大き
くなるだけでなく、Ｐ型半導体基板６中では電子のライ
フタイムが短くなるため、電子がレトログレードＰウェ
ル３表面に形成されるソース／ドレイン領域に到達する
のを防ぎ、ソフトエラー耐性がさらに向上した半導体記
憶装置の製造方法を得ることができる。
【０１０４】また、この基板構造の上にＣＭＯＳトラン
ジスタが形成される場合、半導体基板６の濃度が高いた
め、基板抵抗が低くなり、半導体基板６とレトログレー
ドＰウェル３を導通させやすくなるとともに、より一層
ラッチアップ耐性を向上させた半導体装置の製造方法を
得ることができる。
ジスタが形成される場合、半導体基板６の濃度が高いた
め、基板抵抗が低くなり、半導体基板６とレトログレー
ドＰウェル３を導通させやすくなるとともに、より一層
ラッチアップ耐性を向上させた半導体装置の製造方法を
得ることができる。
【０１０５】さらに、Ｎ型不純物層５は、半導体基板６
およびレトログレードＰウェル３と異なる導電型である
が、Ｎ型不純物層５は半導体基板６とレトログレードＰ
ウェル３が電気的に導通するのに十分なほど低濃度であ
るため、それぞれの層の電位を独立に固定する必要がな
い。よって、端子数増加による素子レイアウト上の制約
がなくなり、微細化された半導体集積回路の製造が可能
になる。
およびレトログレードＰウェル３と異なる導電型である
が、Ｎ型不純物層５は半導体基板６とレトログレードＰ
ウェル３が電気的に導通するのに十分なほど低濃度であ
るため、それぞれの層の電位を独立に固定する必要がな
い。よって、端子数増加による素子レイアウト上の制約
がなくなり、微細化された半導体集積回路の製造が可能
になる。
【０１０６】加えて、Ｎ型不純物層５をエピタキシャル
成長によって形成しているので、Ｐ型半導体基板６の濃
度が高く、トランジスタが形成されるレトログレードＰ
ウェル３の表面の不純物濃度が低い半導体装置を得るこ
とができ、Ｐ型半導体基板６とレトログレードＰウェル
３を導通しやすくなるとともに、しきい値電圧などのト
ランジスタ特性の劣化が抑制されるという効果がある。
成長によって形成しているので、Ｐ型半導体基板６の濃
度が高く、トランジスタが形成されるレトログレードＰ
ウェル３の表面の不純物濃度が低い半導体装置を得るこ
とができ、Ｐ型半導体基板６とレトログレードＰウェル
３を導通しやすくなるとともに、しきい値電圧などのト
ランジスタ特性の劣化が抑制されるという効果がある。
【０１０７】実施の形態５．図３８は、この発明の実施
の形態５を示す半導体装置の基板を示す断面図である。
以下図を参照して、６はＰ型半導体基板、７はＰ型半導
体基板中に形成されたＮ型不純物層、３はＰ型半導体基
板６中に形成されたレトログレードＰウェルである。図
３９は図３８に示した半導体基板のＡ−Ａ’断面におけ
る不純物密度分布を示す図である。
の形態５を示す半導体装置の基板を示す断面図である。
以下図を参照して、６はＰ型半導体基板、７はＰ型半導
体基板中に形成されたＮ型不純物層、３はＰ型半導体基
板６中に形成されたレトログレードＰウェルである。図
３９は図３８に示した半導体基板のＡ−Ａ’断面におけ
る不純物密度分布を示す図である。
【０１０８】この半導体装置の基板は、図３９に示すよ
うに、ボロン濃度１×１０19／ｃｍ3程度の高濃度Ｐ型
半導体基板６と、リン濃度１×１０18／ｃｍ3程度のＮ
型不純物層７と、ボロン濃度１×１０18／ｃｍ3程度の
レトログレードＰウェル３からなっている。
うに、ボロン濃度１×１０19／ｃｍ3程度の高濃度Ｐ型
半導体基板６と、リン濃度１×１０18／ｃｍ3程度のＮ
型不純物層７と、ボロン濃度１×１０18／ｃｍ3程度の
レトログレードＰウェル３からなっている。
【０１０９】また、レトログレードＰウェル３上には、
トランジスタが複数個または単数個形成される。（図示
せず）そして、レトログレードＰウェル３内には、表面
から０〜０．２μｍの深さに、パンチスルー防止および
しきい値制御の役割を果たすチャネル注入層や、分離酸
化膜２４の下にチャネルの形成を抑制するチャネルカッ
ト注入などの不純物層が形成される場合もある。Ｎ型不
純物層７は、レトログレードＰウェル３の周囲を取り囲
むように形成されている。
トランジスタが複数個または単数個形成される。（図示
せず）そして、レトログレードＰウェル３内には、表面
から０〜０．２μｍの深さに、パンチスルー防止および
しきい値制御の役割を果たすチャネル注入層や、分離酸
化膜２４の下にチャネルの形成を抑制するチャネルカッ
ト注入などの不純物層が形成される場合もある。Ｎ型不
純物層７は、レトログレードＰウェル３の周囲を取り囲
むように形成されている。
【０１１０】この基板構造上に記憶素子が形成される場
合、図３９に示した不純物分布からわかるように、Ｐ型
半導体基板６中では電子のライフタイムが短くなるだけ
でなく、Ｐ型半導体基板６中でα線などにより発生した
電子のレトログレードウェル上部に対するポテンシャル
バリアが、Ｎ型不純物層７の存在によってより大きくな
るため、電子がレトログレードＰウェル３表面に形成さ
れるソース／ドレイン領域に到達するのを防ぎ、ソフト
エラーを抑制する効果を有する。
合、図３９に示した不純物分布からわかるように、Ｐ型
半導体基板６中では電子のライフタイムが短くなるだけ
でなく、Ｐ型半導体基板６中でα線などにより発生した
電子のレトログレードウェル上部に対するポテンシャル
バリアが、Ｎ型不純物層７の存在によってより大きくな
るため、電子がレトログレードＰウェル３表面に形成さ
れるソース／ドレイン領域に到達するのを防ぎ、ソフト
エラーを抑制する効果を有する。
【０１１１】また、この基板構造の上に制御回路となる
ＣＭＯＳトランジスタが形成される場合、Ｐ型半導体基
板６によって、基板抵抗が低くなり、あわせて、レトロ
グレードＰウェル３の周囲を取り囲むようにＮ型不純物
層７が形成され、Ｐ型基板６とレトログレードＰウェル
３が分離されているため、ラッチアップ耐性を向上させ
るという効果を有する。
ＣＭＯＳトランジスタが形成される場合、Ｐ型半導体基
板６によって、基板抵抗が低くなり、あわせて、レトロ
グレードＰウェル３の周囲を取り囲むようにＮ型不純物
層７が形成され、Ｐ型基板６とレトログレードＰウェル
３が分離されているため、ラッチアップ耐性を向上させ
るという効果を有する。
【０１１２】図４０〜図４１は、この発明の実施の形態
５を示す半導体装置の基板の製造方法を示す断面図、図
４２は図４０に示した半導体装置の基板の深さ方向のボ
ロンとリンとの不純物密度分布を示した図、図４３は図
４２に示した半導体装置の基板の深さ方向のボロンとリ
ンとの不純物密度分布を示したものである。
５を示す半導体装置の基板の製造方法を示す断面図、図
４２は図４０に示した半導体装置の基板の深さ方向のボ
ロンとリンとの不純物密度分布を示した図、図４３は図
４２に示した半導体装置の基板の深さ方向のボロンとリ
ンとの不純物密度分布を示したものである。
【０１１３】まず、実施の形態３と同様にして、ボロン
濃度１×１０18／ｃｍ3程度のＰ型半導体基板６上にボ
ロン濃度１×１０15／ｃｍ3程度のＰ型不純物層２を２
〜１０μmエピタキシャル成長によって形成する。
濃度１×１０18／ｃｍ3程度のＰ型半導体基板６上にボ
ロン濃度１×１０15／ｃｍ3程度のＰ型不純物層２を２
〜１０μmエピタキシャル成長によって形成する。
【０１１４】その後、Ｐ型不純物層２の表面の分離領域
に素子分離酸化膜２４を形成し、活性領域にゲート酸化
膜となる下敷き酸化膜２９を形成する。ただし、素子分
離酸化膜２４と下敷き酸化膜２９の形成順序はどちらが
先でもかまわない。
に素子分離酸化膜２４を形成し、活性領域にゲート酸化
膜となる下敷き酸化膜２９を形成する。ただし、素子分
離酸化膜２４と下敷き酸化膜２９の形成順序はどちらが
先でもかまわない。
【０１１５】次に、図４０に示すように、必要で有れば
レジストをパターニングしてＮ型不純物層７形成領域上
部を開口するようにマスクした後、Ｎ型の不純物イオン
であるリンを５００ｋｅＶ〜１０ＭｅＶ、１×１０12〜
１×１０14／ｃｍ2の条件で高エネルギー注入し、Ｎ型
不純物層７を形成する。
レジストをパターニングしてＮ型不純物層７形成領域上
部を開口するようにマスクした後、Ｎ型の不純物イオン
であるリンを５００ｋｅＶ〜１０ＭｅＶ、１×１０12〜
１×１０14／ｃｍ2の条件で高エネルギー注入し、Ｎ型
不純物層７を形成する。
【０１１６】そして、図４１に示すように、必要であれ
ばレジストをパターニングしてレトログレードＰウェル
３形成領域上部を開口するようにマスクした後、Ｐ型の
不純物イオンであるボロンを２００ｋｅＶ〜１．５Ｍｅ
Ｖ、１×１０12〜１×１０14／ｃｍ2の条件で高エネル
ギー注入し、レトログレードＰウェル３を形成する。
ばレジストをパターニングしてレトログレードＰウェル
３形成領域上部を開口するようにマスクした後、Ｐ型の
不純物イオンであるボロンを２００ｋｅＶ〜１．５Ｍｅ
Ｖ、１×１０12〜１×１０14／ｃｍ2の条件で高エネル
ギー注入し、レトログレードＰウェル３を形成する。
【０１１７】この後トランジスタ、必要に応じて、層間
絶縁膜、コンタクトホール、キャパシタなどを単数個ま
たは複数個形成し、配線する。なお、Ｎ型不純物層７形
成とレトログレードＰウェル３形成は、Ｎ型不純物層７
がレトログレードＰウェル３を取り囲むように形成され
れば、どちらを先に行なっても良い。
絶縁膜、コンタクトホール、キャパシタなどを単数個ま
たは複数個形成し、配線する。なお、Ｎ型不純物層７形
成とレトログレードＰウェル３形成は、Ｎ型不純物層７
がレトログレードＰウェル３を取り囲むように形成され
れば、どちらを先に行なっても良い。
【０１１８】レトログレードＰウェル３内には、表面か
ら０〜０．２μｍの深さに、パンチスルー防止およびし
きい値制御の役割を果たすチャネル注入層や、分離酸化
膜２４の下にチャネルの形成を抑制するチャネルカット
注入などの不純物層を形成する場合もある。
ら０〜０．２μｍの深さに、パンチスルー防止およびし
きい値制御の役割を果たすチャネル注入層や、分離酸化
膜２４の下にチャネルの形成を抑制するチャネルカット
注入などの不純物層を形成する場合もある。
【０１１９】以上説明したように、この半導体装置の製
造方法によれば、Ｐ型半導体基板６中でα線などにより
発生した電子のレトログレードウェル上部に対するポテ
ンシャルバリアが、Ｎ型不純物層７の存在によって大き
くなるだけでなく、Ｐ型半導体基板６中では電子のライ
フタイムが短くなるため、電子がレトログレードＰウェ
ル３表面に形成されるソース／ドレイン領域に到達する
のを防ぎ、ソフトエラー耐性がさらに向上した半導体記
憶装置の製造方法を得ることができる。
造方法によれば、Ｐ型半導体基板６中でα線などにより
発生した電子のレトログレードウェル上部に対するポテ
ンシャルバリアが、Ｎ型不純物層７の存在によって大き
くなるだけでなく、Ｐ型半導体基板６中では電子のライ
フタイムが短くなるため、電子がレトログレードＰウェ
ル３表面に形成されるソース／ドレイン領域に到達する
のを防ぎ、ソフトエラー耐性がさらに向上した半導体記
憶装置の製造方法を得ることができる。
【０１２０】また、この基板構造の上にＣＭＯＳトラン
ジスタが形成される場合、Ｐ型半導体基板６上に、エピ
タキシャル成長によってＰ型不純物層２を形成した後に
Ｎ型不純物層７およびレトログレードＰウェル３を形成
するため、半導体基板６の濃度が高く、トランジスタが
形成されるレトログレードＰウェル３の表面の不純物濃
度の低い半導体装置を得ることができる。したがって、
しきい値電圧などのトランジスタ特性の劣化が抑制され
るとともに、低い基板抵抗と、レトログレードＰウェル
３によって、ラッチアップ耐性を向上させた半導体装置
の製造方法を得ることができる。
ジスタが形成される場合、Ｐ型半導体基板６上に、エピ
タキシャル成長によってＰ型不純物層２を形成した後に
Ｎ型不純物層７およびレトログレードＰウェル３を形成
するため、半導体基板６の濃度が高く、トランジスタが
形成されるレトログレードＰウェル３の表面の不純物濃
度の低い半導体装置を得ることができる。したがって、
しきい値電圧などのトランジスタ特性の劣化が抑制され
るとともに、低い基板抵抗と、レトログレードＰウェル
３によって、ラッチアップ耐性を向上させた半導体装置
の製造方法を得ることができる。
【０１２１】実施の形態６．図４４はこの発明の実施の
形態６を示す半導体装置の基板の断面図である。以下図
を参照して、１１はＮ型半導体基板、２はＮ型半導体基
板中に形成されたＰ型不純物層、３はＮ型半導体基板１
１中に形成されたレトログレードＰウェルである。図４
５は図４４に示した半導体基板のＡ−Ａ’断面における
不純物密度分布を示す図、図４６は、図４４に示した半
導体基板のＡ−Ａ’断面におけるボロンとリンの不純物
密度分布を示す図である。
形態６を示す半導体装置の基板の断面図である。以下図
を参照して、１１はＮ型半導体基板、２はＮ型半導体基
板中に形成されたＰ型不純物層、３はＮ型半導体基板１
１中に形成されたレトログレードＰウェルである。図４
５は図４４に示した半導体基板のＡ−Ａ’断面における
不純物密度分布を示す図、図４６は、図４４に示した半
導体基板のＡ−Ａ’断面におけるボロンとリンの不純物
密度分布を示す図である。
【０１２２】この半導体装置の基板は、図４５に示すよ
うに、リン濃度１×１０16／ｃｍ3程度のＮ型半導体基
板１１と、ボロン濃度１×１０15／ｃｍ3程度のＰ型不
純物層２と、ボロン濃度１×１０18／ｃｍ3程度のレト
ログレードウェル層３からなっている。
うに、リン濃度１×１０16／ｃｍ3程度のＮ型半導体基
板１１と、ボロン濃度１×１０15／ｃｍ3程度のＰ型不
純物層２と、ボロン濃度１×１０18／ｃｍ3程度のレト
ログレードウェル層３からなっている。
【０１２３】また、レトログレードＰウェル３上には、
トランジスタが複数個または単数個形成される。（図示
せず）そして、レトログレードＰウェル３内には、表面
から０〜０．２μｍの深さに、パンチスルー防止および
しきい値制御の役割を果たすチャネル注入層や、分離酸
化膜２４の下にチャネルの形成を抑制するチャネルカッ
ト注入などの不純物層が形成される場合もある。Ｐ型不
純物層２は、レトログレードＰウェル３の底面に接する
ように形成されているが、側面については形成されても
されなくてもよい。
トランジスタが複数個または単数個形成される。（図示
せず）そして、レトログレードＰウェル３内には、表面
から０〜０．２μｍの深さに、パンチスルー防止および
しきい値制御の役割を果たすチャネル注入層や、分離酸
化膜２４の下にチャネルの形成を抑制するチャネルカッ
ト注入などの不純物層が形成される場合もある。Ｐ型不
純物層２は、レトログレードＰウェル３の底面に接する
ように形成されているが、側面については形成されても
されなくてもよい。
【０１２４】この基板構造によれば、レトログレードＰ
ウェル３と半導体基板１１との電界が緩和されるため、
耐圧が向上するという効果を有する。また、半導体基板
１１の濃度が高く、トランジスタが形成されるレトログ
レードＰウェル３の表面の不純物濃度が低いため、しき
い値電圧などのトランジスタ特性の劣化を防ぐことがで
きる。
ウェル３と半導体基板１１との電界が緩和されるため、
耐圧が向上するという効果を有する。また、半導体基板
１１の濃度が高く、トランジスタが形成されるレトログ
レードＰウェル３の表面の不純物濃度が低いため、しき
い値電圧などのトランジスタ特性の劣化を防ぐことがで
きる。
【０１２５】次に、この発明の実施の形態６を示す半導
体装置の基板の製造方法を説明する。まず、リン濃度１
×１０16／ｃｍ3程度のＮ型半導体基板１１上に実施の
形態１と同様にして、ボロン濃度１×１０15／ｃｍ3程
度のＰ型不純物層２を２〜１０μmエピタキシャル成長
によって形成した後、素子分離酸化膜２４、下敷き酸化
膜２９を形成する。図４７は、この時のボロンとリンの
深さ方向の不純物密度分布を示す図である。
体装置の基板の製造方法を説明する。まず、リン濃度１
×１０16／ｃｍ3程度のＮ型半導体基板１１上に実施の
形態１と同様にして、ボロン濃度１×１０15／ｃｍ3程
度のＰ型不純物層２を２〜１０μmエピタキシャル成長
によって形成した後、素子分離酸化膜２４、下敷き酸化
膜２９を形成する。図４７は、この時のボロンとリンの
深さ方向の不純物密度分布を示す図である。
【０１２６】その後、実施の形態１と同様にして、レト
ログレードＰウェル３、トランジスタ、必要に応じて、
層間絶縁膜、コンタクトホール、キャパシタなどを単数
個または複数個形成し、配線する。
ログレードＰウェル３、トランジスタ、必要に応じて、
層間絶縁膜、コンタクトホール、キャパシタなどを単数
個または複数個形成し、配線する。
【０１２７】レトログレードＰウェル３内には、表面か
ら０〜０．２μｍの深さに、パンチスルー防止およびし
きい値制御の役割を果たすチャネル注入層や、分離酸化
膜２４の下にチャネルの形成を抑制するチャネルカット
注入などの不純物層を形成する場合もある。
ら０〜０．２μｍの深さに、パンチスルー防止およびし
きい値制御の役割を果たすチャネル注入層や、分離酸化
膜２４の下にチャネルの形成を抑制するチャネルカット
注入などの不純物層を形成する場合もある。
【０１２８】以上説明したように、この半導体装置の製
造方法によれば、レトログレードＰウェル３と半導体基
板１１との電界が緩和されるため、耐圧が向上するとい
う効果を有する半導体装置の製造方法を得ることができ
る。また、半導体基板１１の濃度が高く、トランジスタ
が形成されるレトログレードＰウェル３の表面の不純物
濃度が低いため、しきい値電圧などのトランジスタ特性
の劣化を防ぎ、製造工程においても、不純物濃度の制御
などのプロセス条件の範囲が大きく設定できる。
造方法によれば、レトログレードＰウェル３と半導体基
板１１との電界が緩和されるため、耐圧が向上するとい
う効果を有する半導体装置の製造方法を得ることができ
る。また、半導体基板１１の濃度が高く、トランジスタ
が形成されるレトログレードＰウェル３の表面の不純物
濃度が低いため、しきい値電圧などのトランジスタ特性
の劣化を防ぎ、製造工程においても、不純物濃度の制御
などのプロセス条件の範囲が大きく設定できる。
【０１２９】実施の形態７．図４８はこの発明の実施の
形態７を示す半導体装置の基板の断面図である。以下図
を参照して、１１はＮ型半導体基板、５はＮ型半導体基
板１１中に形成されたＮ型不純物層、３はＮ型半導体基
板１１中に形成されたレトログレードＰウェルである。
図４９は図４８に示した半導体装置の基板のＡ−Ａ’断
面における不純物密度分布を示す図、図５０は図４８に
示した半導体装置の基板のＡ−Ａ’断面におけるボロン
とリンの深さ方向の不純物密度分布を示す断面図であ
る。
形態７を示す半導体装置の基板の断面図である。以下図
を参照して、１１はＮ型半導体基板、５はＮ型半導体基
板１１中に形成されたＮ型不純物層、３はＮ型半導体基
板１１中に形成されたレトログレードＰウェルである。
図４９は図４８に示した半導体装置の基板のＡ−Ａ’断
面における不純物密度分布を示す図、図５０は図４８に
示した半導体装置の基板のＡ−Ａ’断面におけるボロン
とリンの深さ方向の不純物密度分布を示す断面図であ
る。
【０１３０】この半導体装置は、リン濃度１×１０16／
ｃｍ3程度のＮ型半導体基板１１と、リン濃度１×１０
15／ｃｍ3程度のＮ型不純物層５と、ボロン濃度１×１
０18／ｃｍ3程度のレトログレードウェル層３からなる
基板構造を有している。
ｃｍ3程度のＮ型半導体基板１１と、リン濃度１×１０
15／ｃｍ3程度のＮ型不純物層５と、ボロン濃度１×１
０18／ｃｍ3程度のレトログレードウェル層３からなる
基板構造を有している。
【０１３１】Ｎ型半導体基板１１は、リン濃度１×１０
18／ｃｍ3程度のものを用いてもよい。この時、図５１
は図４８に示した半導体装置の基板のＡ−Ａ’断面にお
ける不純物密度分布を示す図であり、図５２は図４８に
示した半導体装置の基板のＡ−Ａ’断面におけるボロン
とリンの不純物密度分布を示す図である。
18／ｃｍ3程度のものを用いてもよい。この時、図５１
は図４８に示した半導体装置の基板のＡ−Ａ’断面にお
ける不純物密度分布を示す図であり、図５２は図４８に
示した半導体装置の基板のＡ−Ａ’断面におけるボロン
とリンの不純物密度分布を示す図である。
【０１３２】また、レトログレードＰウェル３上には、
トランジスタが複数個または単数個形成される。（図示
せず）そして、レトログレードＰウェル３内には、表面
から０〜０．２μｍの深さに、パンチスルー防止および
しきい値制御の役割を果たすチャネル注入層や、分離酸
化膜２４の下にチャネルの形成を抑制するチャネルカッ
ト注入などの不純物層が形成される場合もある。Ｎ型不
純物層５は、レトログレードＰウェル３の底面に接する
ように形成されているが、側面については形成されても
されなくてもよい。
トランジスタが複数個または単数個形成される。（図示
せず）そして、レトログレードＰウェル３内には、表面
から０〜０．２μｍの深さに、パンチスルー防止および
しきい値制御の役割を果たすチャネル注入層や、分離酸
化膜２４の下にチャネルの形成を抑制するチャネルカッ
ト注入などの不純物層が形成される場合もある。Ｎ型不
純物層５は、レトログレードＰウェル３の底面に接する
ように形成されているが、側面については形成されても
されなくてもよい。
【０１３３】この基板構造によれば、Ｎ型不純物層５に
よって、レトログレードＰウェル３と半導体基板１１と
の電界が緩和されるため、耐圧が向上するという効果を
有する。また、半導体基板１１の濃度が高く、トランジ
スタが形成されるレトログレードＰウェル３の表面の不
純物濃度が低いため、しきい値電圧などのトランジスタ
特性の劣化を防ぐことができる。
よって、レトログレードＰウェル３と半導体基板１１と
の電界が緩和されるため、耐圧が向上するという効果を
有する。また、半導体基板１１の濃度が高く、トランジ
スタが形成されるレトログレードＰウェル３の表面の不
純物濃度が低いため、しきい値電圧などのトランジスタ
特性の劣化を防ぐことができる。
【０１３４】さらに、Ｎ型半導体基板１１のリン濃度が
１×１０18／ｃｍ3程度のものの場合、基板抵抗が低く
なり、あわせてレトログレードウェルが形成されている
ため、ＣＭＯＳトランジスタを形成した場合に、ラッチ
アップ耐性がより一層向上するという効果を奏する。
１×１０18／ｃｍ3程度のものの場合、基板抵抗が低く
なり、あわせてレトログレードウェルが形成されている
ため、ＣＭＯＳトランジスタを形成した場合に、ラッチ
アップ耐性がより一層向上するという効果を奏する。
【０１３５】次に、この発明の実施の形態７を示す半導
体装置の基板の製造方法を説明する。まず、リン濃度１
×１０16／ｃｍ3程度のＮ型半導体基板１１上に実施の
形態２と同様にして、リン濃度１×１０15／ｃｍ3程度
のＮ型不純物層５を２〜１０μmエピタキシャル成長に
よって形成した後、素子分離酸化膜２４、下敷き酸化膜
２９を形成する。
体装置の基板の製造方法を説明する。まず、リン濃度１
×１０16／ｃｍ3程度のＮ型半導体基板１１上に実施の
形態２と同様にして、リン濃度１×１０15／ｃｍ3程度
のＮ型不純物層５を２〜１０μmエピタキシャル成長に
よって形成した後、素子分離酸化膜２４、下敷き酸化膜
２９を形成する。
【０１３６】その後、実施の形態２と同様にして、レト
ログレードＰウェル３、トランジスタ、必要に応じて、
層間絶縁膜、コンタクトホール、キャパシタなどを単数
個または複数個形成し、配線する。
ログレードＰウェル３、トランジスタ、必要に応じて、
層間絶縁膜、コンタクトホール、キャパシタなどを単数
個または複数個形成し、配線する。
【０１３７】レトログレードＰウェル３内には、表面か
ら０〜０．２μｍの深さに、パンチスルー防止およびし
きい値制御の役割を果たすチャネル注入層や、分離酸化
膜２４の下にチャネルの形成を抑制するチャネルカット
注入などの不純物層を形成する場合もある。
ら０〜０．２μｍの深さに、パンチスルー防止およびし
きい値制御の役割を果たすチャネル注入層や、分離酸化
膜２４の下にチャネルの形成を抑制するチャネルカット
注入などの不純物層を形成する場合もある。
【０１３８】以上説明したように、この半導体装置の製
造方法によれば、レトログレードＰウェル３と半導体基
板１１との電界が緩和されるため、耐圧が向上するとい
う効果を有する半導体装置の製造方法を得ることができ
る。また、半導体基板１１の濃度が高く、トランジスタ
が形成されるレトログレードＰウェル３の表面の不純物
濃度が低いため、しきい値電圧などのトランジスタ特性
の劣化を防ぎ、製造工程においても、不純物濃度の制御
などのプロセス条件の範囲が大きく設定できる。
造方法によれば、レトログレードＰウェル３と半導体基
板１１との電界が緩和されるため、耐圧が向上するとい
う効果を有する半導体装置の製造方法を得ることができ
る。また、半導体基板１１の濃度が高く、トランジスタ
が形成されるレトログレードＰウェル３の表面の不純物
濃度が低いため、しきい値電圧などのトランジスタ特性
の劣化を防ぎ、製造工程においても、不純物濃度の制御
などのプロセス条件の範囲が大きく設定できる。
【０１３９】さらに、Ｎ型半導体基板１１をリン濃度１
×１０18／ｃｍ3程度のものにすれば、基板抵抗が低く
なり、あわせてレトログレードウェルが形成されている
ため、ＣＭＯＳトランジスタを形成する場合に、ラッチ
アップ耐性がより一層向上するという効果を有する半導
体装置の製造方法を得ることができる。
×１０18／ｃｍ3程度のものにすれば、基板抵抗が低く
なり、あわせてレトログレードウェルが形成されている
ため、ＣＭＯＳトランジスタを形成する場合に、ラッチ
アップ耐性がより一層向上するという効果を有する半導
体装置の製造方法を得ることができる。
【０１４０】実施の形態８．図５３は、この発明の実施
の形態８を示す半導体装置を示す断面図である。以下図
を参照して、１はＰ型半導体基板、５はＰ型半導体基板
１中に形成されたＮ型不純物層、３および８はＰ型半導
体基板１中に形成されたレトログレードＰウェル、４お
よび９はレトログレードＮウェル、２４は素子分離酸化
膜、２５はソース／ドレイン、２６はゲート酸化膜、２
７はゲート電極である。また、図５４はこの発明の実施
の形態８を示す半導体装置の基板を示す断面図である。
の形態８を示す半導体装置を示す断面図である。以下図
を参照して、１はＰ型半導体基板、５はＰ型半導体基板
１中に形成されたＮ型不純物層、３および８はＰ型半導
体基板１中に形成されたレトログレードＰウェル、４お
よび９はレトログレードＮウェル、２４は素子分離酸化
膜、２５はソース／ドレイン、２６はゲート酸化膜、２
７はゲート電極である。また、図５４はこの発明の実施
の形態８を示す半導体装置の基板を示す断面図である。
【０１４１】この半導体装置は、主に大容量の情報を蓄
えることを目的とする素子領域（メモリセル領域）と、
メモリセル領域と大量の情報をやりとりしながら論理演
算を行なうことを目的とする素子領域（ロジック回路領
域）に大別される。メモリセル領域は主にＮＭＯＳＦＥ
Ｔから構成され、ロジック回路領域は主にＣＭＯＳＦＥ
Ｔで構成される。
えることを目的とする素子領域（メモリセル領域）と、
メモリセル領域と大量の情報をやりとりしながら論理演
算を行なうことを目的とする素子領域（ロジック回路領
域）に大別される。メモリセル領域は主にＮＭＯＳＦＥ
Ｔから構成され、ロジック回路領域は主にＣＭＯＳＦＥ
Ｔで構成される。
【０１４２】図５５は、図５４に示した半導体基板のＣ
−Ｃ’断面における不純物密度分布を示す図である。ま
た、図５４に示した半導体基板のＢ−Ｂ’断面における
不純物密度分布は図１０のようになっている。図５４か
らわかるように、メモリセル領域は実施の形態２と同様
の基板構造を有している。
−Ｃ’断面における不純物密度分布を示す図である。ま
た、図５４に示した半導体基板のＢ−Ｂ’断面における
不純物密度分布は図１０のようになっている。図５４か
らわかるように、メモリセル領域は実施の形態２と同様
の基板構造を有している。
【０１４３】レトログレードＰウェル３上には、トラン
ジスタが複数個または単数個形成される。（図示せず）
そして、レトログレードＰウェル３内には、表面から０
〜０．２μｍの深さに、パンチスルー防止およびしきい
値制御の役割を果たすチャネル注入層や、分離酸化膜２
４の下にチャネルの形成を抑制するチャネルカット注入
などの不純物層が形成される場合もある。Ｎ型不純物層
５は、レトログレードＰウェル３の底部に接するように
形成されているが、レトログレードウェルの側面に関し
ては、形成されてもされなくてもどちらでもよい。
ジスタが複数個または単数個形成される。（図示せず）
そして、レトログレードＰウェル３内には、表面から０
〜０．２μｍの深さに、パンチスルー防止およびしきい
値制御の役割を果たすチャネル注入層や、分離酸化膜２
４の下にチャネルの形成を抑制するチャネルカット注入
などの不純物層が形成される場合もある。Ｎ型不純物層
５は、レトログレードＰウェル３の底部に接するように
形成されているが、レトログレードウェルの側面に関し
ては、形成されてもされなくてもどちらでもよい。
【０１４４】レトログレードＰウェル８、レトログレー
ドＮウェル４およびレトログレードＮウェル９上には、
トランジスタが複数個または単数個形成され（図示せ
ず）、ロジック回路領域のＣＭＯＳを形成する。この場
合も、レトログレードウェル内には、表面から０〜０．
２μｍの深さに、パンチスルー防止およびしきい値制御
の役割を果たすチャネル注入層や、分離酸化膜２４の下
にチャネルの形成を抑制するチャネルカット注入などの
不純物層が形成される場合もある。
ドＮウェル４およびレトログレードＮウェル９上には、
トランジスタが複数個または単数個形成され（図示せ
ず）、ロジック回路領域のＣＭＯＳを形成する。この場
合も、レトログレードウェル内には、表面から０〜０．
２μｍの深さに、パンチスルー防止およびしきい値制御
の役割を果たすチャネル注入層や、分離酸化膜２４の下
にチャネルの形成を抑制するチャネルカット注入などの
不純物層が形成される場合もある。
【０１４５】また、レトログレードＮウェル４とレトロ
グレードＰウェル３上にそれぞれ形成されたトランジス
タによって、ロジック回路となるＣＭＯＳを形成しても
よい。その際には、レトログレードＰウェル３上にはメ
モリセルとなるトランジスタも形成される。このとき、
図５６に示すようにＮ型不純物層５が形成されていない
領域まで広げてレトログレードＰウェルを形成してもよ
く、それによってロジック回路領域のラッチアップ耐性
が維持できる。
グレードＰウェル３上にそれぞれ形成されたトランジス
タによって、ロジック回路となるＣＭＯＳを形成しても
よい。その際には、レトログレードＰウェル３上にはメ
モリセルとなるトランジスタも形成される。このとき、
図５６に示すようにＮ型不純物層５が形成されていない
領域まで広げてレトログレードＰウェルを形成してもよ
く、それによってロジック回路領域のラッチアップ耐性
が維持できる。
【０１４６】ロジック回路領域のＣＭＯＳためのウェル
は、レトログレードＰウェル３の一部ととレトログレー
ドＮウェル４だけでもよいし、逆に、この実施の形態に
記載されたものより多くてもよい。
は、レトログレードＰウェル３の一部ととレトログレー
ドＮウェル４だけでもよいし、逆に、この実施の形態に
記載されたものより多くてもよい。
【０１４７】メモリセル領域の基板構造によれば、図１
０からわかるように、Ｐ型半導体基板１中でα線などに
より発生した電子のレトログレードウェル上部に対する
ポテンシャルバリアが、Ｎ型不純物層５の存在によって
大きくなるため、電子がレトログレードＰウェル３表面
に形成されるソース／ドレイン領域に到達するのを防
ぎ、ソフトエラーを抑制する効果を有する。
０からわかるように、Ｐ型半導体基板１中でα線などに
より発生した電子のレトログレードウェル上部に対する
ポテンシャルバリアが、Ｎ型不純物層５の存在によって
大きくなるため、電子がレトログレードＰウェル３表面
に形成されるソース／ドレイン領域に到達するのを防
ぎ、ソフトエラーを抑制する効果を有する。
【０１４８】また、半導体基板１、Ｎ型不純物層５およ
びレトログレードＰウェル３は、電気的に導通してお
り、それぞれ独立に電位を固定する必要がない。よっ
て、端子数増加による素子レイアウト上の制約がなくな
り、半導体集積回路の微細化にも効果がある。
びレトログレードＰウェル３は、電気的に導通してお
り、それぞれ独立に電位を固定する必要がない。よっ
て、端子数増加による素子レイアウト上の制約がなくな
り、半導体集積回路の微細化にも効果がある。
【０１４９】図５７〜図６３は、この発明の実施の形態
８を示す半導体装置の基板の製造方法を示す断面図であ
る。まず、図５７に示すように、ボロン濃度１×１０15
／ｃｍ3程度のＰ型半導体基板１主表面上の分離領域に
素子分離酸化膜２４を形成し、活性領域にゲート酸化膜
となる下敷き酸化膜２９を形成する。ただし、素子分離
酸化膜２４と下敷き酸化膜２９の形成順序はどちらが先
でもかまわない。
８を示す半導体装置の基板の製造方法を示す断面図であ
る。まず、図５７に示すように、ボロン濃度１×１０15
／ｃｍ3程度のＰ型半導体基板１主表面上の分離領域に
素子分離酸化膜２４を形成し、活性領域にゲート酸化膜
となる下敷き酸化膜２９を形成する。ただし、素子分離
酸化膜２４と下敷き酸化膜２９の形成順序はどちらが先
でもかまわない。
【０１５０】次に図５８に示すようにレジスト４０をパ
ターニングしてメモリセル領域を開口した後、Ｎ型の不
純物イオンであるリンを５０ｋｅＶ〜２００ｋｅＶ、１
×１０11〜５×１０12／ｃｍ2の条件で注入して、基板
表面にＮ型層５１を形成する。レジストを除去した後、
図５９に示すように、１１００℃〜１２００℃、０．５
時間から３時間程度の熱処理でリンを拡散させて低濃度
Ｎ型領域５を形成する。
ターニングしてメモリセル領域を開口した後、Ｎ型の不
純物イオンであるリンを５０ｋｅＶ〜２００ｋｅＶ、１
×１０11〜５×１０12／ｃｍ2の条件で注入して、基板
表面にＮ型層５１を形成する。レジストを除去した後、
図５９に示すように、１１００℃〜１２００℃、０．５
時間から３時間程度の熱処理でリンを拡散させて低濃度
Ｎ型領域５を形成する。
【０１５１】ここで、注入されるリンの不純物濃度が小
さい場合、熱処理の温度が高い場合または、熱処理の時
間が長い場合は、図６０に示すようにＮ型不純物層５が
形成される領域に実施の形態１に示したようなＰ型不純
物層２が形成されることがあるが、Ｐ型不純物層２が形
成されても特に問題はない。
さい場合、熱処理の温度が高い場合または、熱処理の時
間が長い場合は、図６０に示すようにＮ型不純物層５が
形成される領域に実施の形態１に示したようなＰ型不純
物層２が形成されることがあるが、Ｐ型不純物層２が形
成されても特に問題はない。
【０１５２】そして、図６１に示すように、再度レジス
ト４０をパターニングしてメモリセル領域のレトログレ
ードＰウェル形成領域を開口した後、Ｐ型の不純物イオ
ンであるボロンを２００ｋｅＶ〜１．５ＭｅＶ、１×１
０12〜１×１０14／ｃｍ2の条件で高エネルギー注入
し、レトログレードＰウェル３を形成する。
ト４０をパターニングしてメモリセル領域のレトログレ
ードＰウェル形成領域を開口した後、Ｐ型の不純物イオ
ンであるボロンを２００ｋｅＶ〜１．５ＭｅＶ、１×１
０12〜１×１０14／ｃｍ2の条件で高エネルギー注入
し、レトログレードＰウェル３を形成する。
【０１５３】その後、図６２に示すように、レジスト４
０をパターニングしてロジック回路領域内のＮＭＯＳＦ
ＥＴ形成部を開口した後、Ｐ型の不純物イオンであるボ
ロンを２００ｋｅＶ〜１．５ＭｅＶ、１×１０12〜１×
１０14／ｃｍ2の条件で高エネルギー注入し、レトログ
レードＰウェル８を形成する。
０をパターニングしてロジック回路領域内のＮＭＯＳＦ
ＥＴ形成部を開口した後、Ｐ型の不純物イオンであるボ
ロンを２００ｋｅＶ〜１．５ＭｅＶ、１×１０12〜１×
１０14／ｃｍ2の条件で高エネルギー注入し、レトログ
レードＰウェル８を形成する。
【０１５４】次に、図６３に示すように、レジスト４０
をパターニングしてロジック回路領域内ＰＭＯＳＦＥＴ
形成部を開口した後、Ｎ型の不純物イオンであるリンを
３００ｋｅＶ〜２．５ＭｅＶ、１×１０12〜１×１０14
／ｃｍ2の条件で高エネルギー注入し、レトログレード
Ｎウェル４および９を形成する。この後トランジスタ、
層間絶縁膜、コンタクトホール、キャパシタなどを形成
し、配線する。（図示せず）
をパターニングしてロジック回路領域内ＰＭＯＳＦＥＴ
形成部を開口した後、Ｎ型の不純物イオンであるリンを
３００ｋｅＶ〜２．５ＭｅＶ、１×１０12〜１×１０14
／ｃｍ2の条件で高エネルギー注入し、レトログレード
Ｎウェル４および９を形成する。この後トランジスタ、
層間絶縁膜、コンタクトホール、キャパシタなどを形成
し、配線する。（図示せず）
【０１５５】なお、レトログレードＰウェル３、８とレ
トログレードＮウェル４、９はそれぞれ同時に形成して
も、単独に形成してもかまわない。また、その形成順序
も適宜変更可能である。
トログレードＮウェル４、９はそれぞれ同時に形成して
も、単独に形成してもかまわない。また、その形成順序
も適宜変更可能である。
【０１５６】以上説明したように、この半導体装置の製
造方法によれば、半導体基板１中でα線などにより発生
した電子の、レトログレードウェル上部に対するポテン
シャルバリアが大きくなり、レトログレードＰウェル３
表面に形成されたソース／ドレイン領域２５に到達する
のを妨げて、電子によるソフトエラーを抑制する半導体
装置を得ることができる。
造方法によれば、半導体基板１中でα線などにより発生
した電子の、レトログレードウェル上部に対するポテン
シャルバリアが大きくなり、レトログレードＰウェル３
表面に形成されたソース／ドレイン領域２５に到達する
のを妨げて、電子によるソフトエラーを抑制する半導体
装置を得ることができる。
【０１５７】また、半導体基板１、レトログレードＰウ
ェル３およびＰ型不純物層２あるいはＮ型不純物層５
を、電気的に導通させることによって、それぞれ独立に
電位を固定する必要がなくなる。よって、端子数増加に
よる素子レイアウト上の制約がなくなり、微細化された
半導体集積回路の製造も可能となる。
ェル３およびＰ型不純物層２あるいはＮ型不純物層５
を、電気的に導通させることによって、それぞれ独立に
電位を固定する必要がなくなる。よって、端子数増加に
よる素子レイアウト上の制約がなくなり、微細化された
半導体集積回路の製造も可能となる。
【０１５８】実施の形態９．図６４は、この発明の実施
の形態９を示す半導体装置の基板を示す断面図であり、
図６５は、この発明の実施の形態９を示す半導体装置の
別の基板を示す断面図である。以下図を参照して、１は
Ｐ型半導体基板、５はＰ型半導体基板１中に形成された
Ｎ型不純物層、３および８はＰ型半導体基板１中に形成
されたレトログレードＰウェル、４および９はレトログ
レードＮウェル、１０はＰ型不純物層である。
の形態９を示す半導体装置の基板を示す断面図であり、
図６５は、この発明の実施の形態９を示す半導体装置の
別の基板を示す断面図である。以下図を参照して、１は
Ｐ型半導体基板、５はＰ型半導体基板１中に形成された
Ｎ型不純物層、３および８はＰ型半導体基板１中に形成
されたレトログレードＰウェル、４および９はレトログ
レードＮウェル、１０はＰ型不純物層である。
【０１５９】図６６は、図６４に示した半導体基板のＣ
−Ｃ’断面における不純物密度分布を示す図である。あ
る。また、図６４に示した半導体基板のＢ−Ｂ’断面に
おける不純物密度分布は図１０のようになっている。
−Ｃ’断面における不純物密度分布を示す図である。あ
る。また、図６４に示した半導体基板のＢ−Ｂ’断面に
おける不純物密度分布は図１０のようになっている。
【０１６０】この半導体装置は、実施の形態８と同様
に、主に大容量の情報を蓄えることを目的とする素子領
域（メモリセル領域）と、メモリセル領域と大量の情報
をやりとりしながら論理演算を行なうことを目的とする
素子領域（ロジック回路領域）に大別される。メモリセ
ル領域は主にＮＭＯＳＦＥＴから構成され、実施の形態
８と同様の構成である。ロジック回路領域は主にＣＭＯ
ＳＦＥＴで構成される。
に、主に大容量の情報を蓄えることを目的とする素子領
域（メモリセル領域）と、メモリセル領域と大量の情報
をやりとりしながら論理演算を行なうことを目的とする
素子領域（ロジック回路領域）に大別される。メモリセ
ル領域は主にＮＭＯＳＦＥＴから構成され、実施の形態
８と同様の構成である。ロジック回路領域は主にＣＭＯ
ＳＦＥＴで構成される。
【０１６１】レトログレードＰウェル８、レトログレー
ドＮウェル４およびレトログレードＮウェル９上には、
トランジスタが複数個または単数個形成され（図示せ
ず）、ロジック回路領域のＣＭＯＳを形成する。この場
合も、レトログレードウェル内には、表面から０〜０．
２μｍの深さに、パンチスルー防止およびしきい値制御
の役割を果たすチャネル注入層や、分離酸化膜２４の下
にチャネルの形成を抑制するチャネルカット注入などの
不純物層が形成される場合もある。
ドＮウェル４およびレトログレードＮウェル９上には、
トランジスタが複数個または単数個形成され（図示せ
ず）、ロジック回路領域のＣＭＯＳを形成する。この場
合も、レトログレードウェル内には、表面から０〜０．
２μｍの深さに、パンチスルー防止およびしきい値制御
の役割を果たすチャネル注入層や、分離酸化膜２４の下
にチャネルの形成を抑制するチャネルカット注入などの
不純物層が形成される場合もある。
【０１６２】また、レトログレードＮウェル４とレトロ
グレードＰウェル３上にそれぞれ形成されたトランジス
タによって、ロジック回路となるＣＭＯＳを形成しても
よい。その際にも、レトログレードＰウェル３上にはメ
モリセルとなるトランジスタが形成される。このとき、
図６５に示すようにＰ型不純物層１０が形成されている
領域上まで広げてレトログレードＰウェル３を形成して
もよく、それによってロジック回路領域のＣＭＯＳＦＥ
Ｔのラッチアップ耐性が維持できる。
グレードＰウェル３上にそれぞれ形成されたトランジス
タによって、ロジック回路となるＣＭＯＳを形成しても
よい。その際にも、レトログレードＰウェル３上にはメ
モリセルとなるトランジスタが形成される。このとき、
図６５に示すようにＰ型不純物層１０が形成されている
領域上まで広げてレトログレードＰウェル３を形成して
もよく、それによってロジック回路領域のＣＭＯＳＦＥ
Ｔのラッチアップ耐性が維持できる。
【０１６３】この半導体装置のメモリセル領域の基板構
造によれば、Ｐ型半導体基板１中でα線などにより発生
した電子のレトログレードウェル上部に対するポテンシ
ャルバリアが、Ｎ型不純物層５の存在によって大きくな
るため、電子がレトログレードＰウェル３表面に形成さ
れるソース／ドレイン領域に到達するのを防ぎ、ソフト
エラーを抑制する効果を有する。
造によれば、Ｐ型半導体基板１中でα線などにより発生
した電子のレトログレードウェル上部に対するポテンシ
ャルバリアが、Ｎ型不純物層５の存在によって大きくな
るため、電子がレトログレードＰウェル３表面に形成さ
れるソース／ドレイン領域に到達するのを防ぎ、ソフト
エラーを抑制する効果を有する。
【０１６４】また、半導体基板１、レトログレードＰウ
ェル３、８、Ｐ型不純物層１０およびＮ型不純物層５あ
るいはＰ型不純物層２は、電気的に導通しており、それ
ぞれ独立に電位を固定する必要がない。よって、端子数
増加による素子レイアウト上の制約がなくなり、半導体
集積回路の微細化にも効果がある。
ェル３、８、Ｐ型不純物層１０およびＮ型不純物層５あ
るいはＰ型不純物層２は、電気的に導通しており、それ
ぞれ独立に電位を固定する必要がない。よって、端子数
増加による素子レイアウト上の制約がなくなり、半導体
集積回路の微細化にも効果がある。
【０１６５】さらに、ロジック回路領域にはＰ型埋込層
１０が存在するため基板抵抗が減少し、特に高いラッチ
アップ耐性を必要とするロジック回路領域において効果
的にラッチアップ耐性を向上させることができる。ここ
で、ラッチアップ耐性を向上させる観点からＰ型埋込層
のピーク濃度はＰウェルのピーク濃度より高い方が望ま
しい。
１０が存在するため基板抵抗が減少し、特に高いラッチ
アップ耐性を必要とするロジック回路領域において効果
的にラッチアップ耐性を向上させることができる。ここ
で、ラッチアップ耐性を向上させる観点からＰ型埋込層
のピーク濃度はＰウェルのピーク濃度より高い方が望ま
しい。
【０１６６】図６７は、この発明の実施の形態９を示す
半導体装置の基板の製造方法を示す断面図である。ま
ず、実施の形態８と同様にして、ボロン濃度１×１０15
／ｃｍ3程度のＰ型半導体基板１主表面上の素子分離領
域に素子分離酸化膜２４、活性領域に下敷き酸化膜２９
を形成した後、メモリセル領域に低濃度Ｎ型層５を形成
する。
半導体装置の基板の製造方法を示す断面図である。ま
ず、実施の形態８と同様にして、ボロン濃度１×１０15
／ｃｍ3程度のＰ型半導体基板１主表面上の素子分離領
域に素子分離酸化膜２４、活性領域に下敷き酸化膜２９
を形成した後、メモリセル領域に低濃度Ｎ型層５を形成
する。
【０１６７】ここで、注入されるリンの不純物濃度が小
さい場合、熱処理の温度が高い場合または、熱処理の時
間が長い場合は、図６０に示すようにＮ型不純物層５が
形成される領域に実施の形態１に示したようなＰ型不純
物層２が形成されることがあるが、Ｐ型不純物層２が形
成されても特に問題はない。
さい場合、熱処理の温度が高い場合または、熱処理の時
間が長い場合は、図６０に示すようにＮ型不純物層５が
形成される領域に実施の形態１に示したようなＰ型不純
物層２が形成されることがあるが、Ｐ型不純物層２が形
成されても特に問題はない。
【０１６８】次に、図６７に示すように、レジスト４０
をパターニングしてロジック回路領域を開口した後、Ｐ
型の不純物イオンであるボロンを５００ｋｅＶ〜１０Ｍ
ｅＶ、５×１０12〜１×１０16／ｃｍ2の条件で高エネ
ルギー注入し、Ｐ型不純物層１０を形成する。
をパターニングしてロジック回路領域を開口した後、Ｐ
型の不純物イオンであるボロンを５００ｋｅＶ〜１０Ｍ
ｅＶ、５×１０12〜１×１０16／ｃｍ2の条件で高エネ
ルギー注入し、Ｐ型不純物層１０を形成する。
【０１６９】その後、実施の形態８と同様にして、レト
ログレードＰウェル３、レトログレードＰウェル８、レ
トログレードＮウェル４および９を形成する。ここで、
レトログレードウェル３、４、８および９と、Ｐ型不純
物層１０の形成順序は逆でもかまわない。そして、トラ
ンジスタ、層間絶縁膜、コンタクトホール、キャパシタ
などを形成し、配線する。（図示せず）
ログレードＰウェル３、レトログレードＰウェル８、レ
トログレードＮウェル４および９を形成する。ここで、
レトログレードウェル３、４、８および９と、Ｐ型不純
物層１０の形成順序は逆でもかまわない。そして、トラ
ンジスタ、層間絶縁膜、コンタクトホール、キャパシタ
などを形成し、配線する。（図示せず）
【０１７０】以上説明したように、この半導体装置の製
造方法によれば、半導体基板１中でα線などにより発生
した電子の、レトログレードウェル上部に対するポテン
シャルバリアが大きくなり、レトログレードＰウェル３
表面に形成されたソース／ドレイン領域に到達するのを
妨げて、電子によるソフトエラーを抑制する半導体装置
を得ることができる。
造方法によれば、半導体基板１中でα線などにより発生
した電子の、レトログレードウェル上部に対するポテン
シャルバリアが大きくなり、レトログレードＰウェル３
表面に形成されたソース／ドレイン領域に到達するのを
妨げて、電子によるソフトエラーを抑制する半導体装置
を得ることができる。
【０１７１】また、半導体基板１、レトログレードＰウ
ェル３、８、Ｐ型不純物層１０およびＮ型不純物層５あ
るいはＰ型不純物層２を、同一導電型にすることによっ
て、電気的に導通させ、それぞれ独立に電位を固定する
必要がない。よって、端子数増加による素子レイアウト
上の制約がなくなり、微細化された半導体集積回路の製
造も可能となる。
ェル３、８、Ｐ型不純物層１０およびＮ型不純物層５あ
るいはＰ型不純物層２を、同一導電型にすることによっ
て、電気的に導通させ、それぞれ独立に電位を固定する
必要がない。よって、端子数増加による素子レイアウト
上の制約がなくなり、微細化された半導体集積回路の製
造も可能となる。
【０１７２】さらに、ロジック回路領域にはＰ型埋込層
１０が存在するため基板抵抗が減少し、特に高いラッチ
アップ耐性を必要とするロジック回路領域において効果
的にラッチアップ耐性を向上させることができる半導体
装置の製造方法を得ることができる。ここで、ラッチア
ップ耐性を向上させる観点からＰ型埋込層のピーク濃度
はＰウェルのピーク濃度より高い方が望ましい。
１０が存在するため基板抵抗が減少し、特に高いラッチ
アップ耐性を必要とするロジック回路領域において効果
的にラッチアップ耐性を向上させることができる半導体
装置の製造方法を得ることができる。ここで、ラッチア
ップ耐性を向上させる観点からＰ型埋込層のピーク濃度
はＰウェルのピーク濃度より高い方が望ましい。
【０１７３】実施の形態１０．図６８は、この発明の実
施の形態１０を示す半導体装置の基板を示す断面図であ
る。以下図を参照して、６はＰ型半導体基板、５はＰ型
半導体基板６中に形成されたＮ型不純物層、２はＰ型半
導体基板６中に形成されたＰ型不純物層、３および８は
Ｐ型半導体基板６中に形成されたレトログレードＰウェ
ル、４および９はレトログレードＮウェルである。
施の形態１０を示す半導体装置の基板を示す断面図であ
る。以下図を参照して、６はＰ型半導体基板、５はＰ型
半導体基板６中に形成されたＮ型不純物層、２はＰ型半
導体基板６中に形成されたＰ型不純物層、３および８は
Ｐ型半導体基板６中に形成されたレトログレードＰウェ
ル、４および９はレトログレードＮウェルである。
【０１７４】この半導体装置は、主に大容量の情報を蓄
えることを目的とする素子領域（メモリセル領域）と、
メモリセル領域と大量の情報をやりとりしながら論理演
算を行なうことを目的とする素子領域（ロジック回路領
域）に大別される。メモリセル領域は主にＮＭＯＳＦＥ
Ｔから構成され、ロジック回路領域は主にＣＭＯＳＦＥ
Ｔで構成される。また、半導体基板の不純物構造は、メ
モリセル領域は実施の形態３と同様に、ロジック回路領
域は実施の形態４と同様になっている。
えることを目的とする素子領域（メモリセル領域）と、
メモリセル領域と大量の情報をやりとりしながら論理演
算を行なうことを目的とする素子領域（ロジック回路領
域）に大別される。メモリセル領域は主にＮＭＯＳＦＥ
Ｔから構成され、ロジック回路領域は主にＣＭＯＳＦＥ
Ｔで構成される。また、半導体基板の不純物構造は、メ
モリセル領域は実施の形態３と同様に、ロジック回路領
域は実施の形態４と同様になっている。
【０１７５】レトログレードＰウェル３上には、トラン
ジスタが複数個または単数個形成される。（図示せず）
そして、レトログレードＰウェル３内には、表面から０
〜０．２μｍの深さに、パンチスルー防止およびしきい
値制御の役割を果たすチャネル注入層や、分離酸化膜２
４の下にチャネルの形成を抑制するチャネルカット注入
などの不純物層が形成される場合もある。Ｎ型不純物層
５は、レトログレードＰウェル３の底部に接するように
形成されているが、レトログレードウェルの側面に関し
ては、形成されてもされなくてもどちらでもよい。
ジスタが複数個または単数個形成される。（図示せず）
そして、レトログレードＰウェル３内には、表面から０
〜０．２μｍの深さに、パンチスルー防止およびしきい
値制御の役割を果たすチャネル注入層や、分離酸化膜２
４の下にチャネルの形成を抑制するチャネルカット注入
などの不純物層が形成される場合もある。Ｎ型不純物層
５は、レトログレードＰウェル３の底部に接するように
形成されているが、レトログレードウェルの側面に関し
ては、形成されてもされなくてもどちらでもよい。
【０１７６】レトログレードＰウェル８、レトログレー
ドＮウェル４およびレトログレードＮウェル９上には、
トランジスタが複数個または単数個形成され（図示せ
ず）、ロジック回路領域のＣＭＯＳを形成する。この場
合も、レトログレードウェル内には、表面から０〜０．
２μｍの深さに、パンチスルー防止およびしきい値制御
の役割を果たすチャネル注入層や、分離酸化膜２４の下
にチャネルの形成を抑制するチャネルカット注入などの
不純物層が形成される場合もある。
ドＮウェル４およびレトログレードＮウェル９上には、
トランジスタが複数個または単数個形成され（図示せ
ず）、ロジック回路領域のＣＭＯＳを形成する。この場
合も、レトログレードウェル内には、表面から０〜０．
２μｍの深さに、パンチスルー防止およびしきい値制御
の役割を果たすチャネル注入層や、分離酸化膜２４の下
にチャネルの形成を抑制するチャネルカット注入などの
不純物層が形成される場合もある。
【０１７７】また、レトログレードＮウェル４とレトロ
グレードＰウェル３上にそれぞれ形成されたトランジス
タによって、ロジック回路となるＣＭＯＳを形成しても
よい。その際には、レトログレードＰウェル３上にはメ
モリセルとなるトランジスタも形成される。このとき、
実施の形態９に示したようにＰ型不純物層２が形成され
ている領域上まで広げてレトログレードＰウェル３を形
成してもよく、それによってロジック回路領域のＣＭＯ
ＳＦＥＴのラッチアップ耐性が維持できる。
グレードＰウェル３上にそれぞれ形成されたトランジス
タによって、ロジック回路となるＣＭＯＳを形成しても
よい。その際には、レトログレードＰウェル３上にはメ
モリセルとなるトランジスタも形成される。このとき、
実施の形態９に示したようにＰ型不純物層２が形成され
ている領域上まで広げてレトログレードＰウェル３を形
成してもよく、それによってロジック回路領域のＣＭＯ
ＳＦＥＴのラッチアップ耐性が維持できる。
【０１７８】このメモリセル領域の基板構造によれば、
Ｐ型半導体基板６中でα線などにより発生した電子のレ
トログレードウェル上部に対するポテンシャルバリア
が、Ｎ型不純物層５の存在によって大きくなるだけでな
く、Ｐ型半導体基板６中では電子のライフタイムが短く
なるため、電子がレトログレードＰウェル３表面に形成
されるソース／ドレイン領域に到達するのを防ぎ、ソフ
トエラーを抑制する効果を有する。
Ｐ型半導体基板６中でα線などにより発生した電子のレ
トログレードウェル上部に対するポテンシャルバリア
が、Ｎ型不純物層５の存在によって大きくなるだけでな
く、Ｐ型半導体基板６中では電子のライフタイムが短く
なるため、電子がレトログレードＰウェル３表面に形成
されるソース／ドレイン領域に到達するのを防ぎ、ソフ
トエラーを抑制する効果を有する。
【０１７９】また、半導体基板６、Ｐ型不純物層２、Ｎ
型不純物層５、レトログレードＰウェル３および８は、
電気的に導通しており、それぞれ独立に電位を固定する
必要がない。よって、端子数増加による素子レイアウト
上の制約がなくなり、半導体集積回路の微細化にも効果
がある。
型不純物層５、レトログレードＰウェル３および８は、
電気的に導通しており、それぞれ独立に電位を固定する
必要がない。よって、端子数増加による素子レイアウト
上の制約がなくなり、半導体集積回路の微細化にも効果
がある。
【０１８０】さらに、半導体基板６の不純物濃度が高い
ため基板抵抗が低くなり、ロジック回路領域におけるラ
ッチアップ耐性を向上させることができる。加えて、エ
ピタキシャル成長によってＮ型不純物層５を形成するた
め、半導体基板６の濃度が高く、トランジスタが形成さ
れるレトログレードウェルの表面の不純物濃度の低い半
導体装置を得ることができる。したがって、半導体基板
６とレトログレードウェルを導通させやすくなるととも
に、しきい値電圧などのトランジスタ特性の劣化を防ぐ
ことができる。
ため基板抵抗が低くなり、ロジック回路領域におけるラ
ッチアップ耐性を向上させることができる。加えて、エ
ピタキシャル成長によってＮ型不純物層５を形成するた
め、半導体基板６の濃度が高く、トランジスタが形成さ
れるレトログレードウェルの表面の不純物濃度の低い半
導体装置を得ることができる。したがって、半導体基板
６とレトログレードウェルを導通させやすくなるととも
に、しきい値電圧などのトランジスタ特性の劣化を防ぐ
ことができる。
【０１８１】図６９は、この発明の実施の形態１０を示
す半導体装置の基板の製造方法を示す断面図である。ま
ず、図６９に示すように、ボロン濃度１×１０18／ｃｍ
3程度のＰ型シリコン基板６の表面上にボロン濃度１×
１０15／ｃｍ3程度のＰ型エピタキシャル層２を２〜１
０μm形成する。
す半導体装置の基板の製造方法を示す断面図である。ま
ず、図６９に示すように、ボロン濃度１×１０18／ｃｍ
3程度のＰ型シリコン基板６の表面上にボロン濃度１×
１０15／ｃｍ3程度のＰ型エピタキシャル層２を２〜１
０μm形成する。
【０１８２】次に、Ｐ型不純物層２の表面の分離領域に
素子分離酸化膜２４を形成し、活性領域にゲート酸化膜
となる下敷き酸化膜２９を形成する。ただし、素子分離
酸化膜２４と下敷き酸化膜２９の形成順序はどちらが先
でもかまわない。その後、実施の形態８と同様にしてＮ
型不純物層５、レトログレードＰウェル３、８、レトロ
グレードＮウェル４、９、トランジスタなどを形成す
る。
素子分離酸化膜２４を形成し、活性領域にゲート酸化膜
となる下敷き酸化膜２９を形成する。ただし、素子分離
酸化膜２４と下敷き酸化膜２９の形成順序はどちらが先
でもかまわない。その後、実施の形態８と同様にしてＮ
型不純物層５、レトログレードＰウェル３、８、レトロ
グレードＮウェル４、９、トランジスタなどを形成す
る。
【０１８３】以上説明したように、この半導体装置の製
造方法によれば、半導体基板６中でα線などにより発生
した電子の、レトログレードウェル上部に対するポテン
シャルバリアが大きくなり、レトログレードＰウェル３
表面に形成されたソース／ドレイン領域に到達するのを
妨げて、電子によるソフトエラーを抑制する半導体装置
の製造方法を得ることができる。
造方法によれば、半導体基板６中でα線などにより発生
した電子の、レトログレードウェル上部に対するポテン
シャルバリアが大きくなり、レトログレードＰウェル３
表面に形成されたソース／ドレイン領域に到達するのを
妨げて、電子によるソフトエラーを抑制する半導体装置
の製造方法を得ることができる。
【０１８４】また、半導体基板６、レトログレードＰウ
ェル３、８、Ｐ型不純物層２、Ｎ型不純物層５を、同一
導電型にすることによって、電気的に導通させ、それぞ
れ独立に電位を固定する必要がない。よって、端子数増
加による素子レイアウト上の制約がなくなり、微細化さ
れた半導体集積回路の製造も可能となる。
ェル３、８、Ｐ型不純物層２、Ｎ型不純物層５を、同一
導電型にすることによって、電気的に導通させ、それぞ
れ独立に電位を固定する必要がない。よって、端子数増
加による素子レイアウト上の制約がなくなり、微細化さ
れた半導体集積回路の製造も可能となる。
【０１８５】さらに、半導体基板６の不純物濃度が高い
ため基板抵抗が低くなり、ロジック回路領域におけるラ
ッチアップ耐性を向上させることができる半導体装置の
製造方法を得ることができる。
ため基板抵抗が低くなり、ロジック回路領域におけるラ
ッチアップ耐性を向上させることができる半導体装置の
製造方法を得ることができる。
【０１８６】加えて、エピタキシャル成長によってＮ型
不純物層５を形成するため、半導体基板６の濃度が高
く、トランジスタが形成されるレトログレードウェルの
表面の不純物濃度の低い半導体装置を得ることができ
る。したがって、半導体基板６とレトログレードウェル
を導通させやすくなるとともに、しきい値電圧などのト
ランジスタ特性の劣化を防ぎ、製造工程においても、不
純物濃度の制御などのプロセス条件の範囲が大きく設定
できる。
不純物層５を形成するため、半導体基板６の濃度が高
く、トランジスタが形成されるレトログレードウェルの
表面の不純物濃度の低い半導体装置を得ることができ
る。したがって、半導体基板６とレトログレードウェル
を導通させやすくなるとともに、しきい値電圧などのト
ランジスタ特性の劣化を防ぎ、製造工程においても、不
純物濃度の制御などのプロセス条件の範囲が大きく設定
できる。
【０１８７】実施の形態１１．図７０は、この発明の実
施の形態１１を示す半導体装置の基板を示す断面図であ
る。以下図を参照して、６はＰ型半導体基板、５はＰ型
半導体基板６中に形成されたＮ型不純物層、１０はＰ型
半導体基板６中に形成されたＰ型不純物層、３および８
はＰ型半導体基板６中に形成されたレトログレードＰウ
ェル、４および９はレトログレードＮウェルである。
施の形態１１を示す半導体装置の基板を示す断面図であ
る。以下図を参照して、６はＰ型半導体基板、５はＰ型
半導体基板６中に形成されたＮ型不純物層、１０はＰ型
半導体基板６中に形成されたＰ型不純物層、３および８
はＰ型半導体基板６中に形成されたレトログレードＰウ
ェル、４および９はレトログレードＮウェルである。
【０１８８】この半導体装置は、主に大容量の情報を蓄
えることを目的とする素子領域（メモリセル領域）と、
メモリセル領域と大量の情報をやりとりしながら論理演
算を行なうことを目的とする素子領域（ロジック回路領
域）に大別される。メモリセル領域は主にＮＭＯＳＦＥ
Ｔから構成され、ロジック回路領域は主にＣＭＯＳＦＥ
Ｔで構成される。
えることを目的とする素子領域（メモリセル領域）と、
メモリセル領域と大量の情報をやりとりしながら論理演
算を行なうことを目的とする素子領域（ロジック回路領
域）に大別される。メモリセル領域は主にＮＭＯＳＦＥ
Ｔから構成され、ロジック回路領域は主にＣＭＯＳＦＥ
Ｔで構成される。
【０１８９】図７１は、図７０のＣ−Ｃ’断面における
不純物密度分布を示す図である。また、図７０に示した
半導体基板のＢ−Ｂ’断面における不純物密度分布は、
実施の形態４と同様で、図３３のようになっている。
不純物密度分布を示す図である。また、図７０に示した
半導体基板のＢ−Ｂ’断面における不純物密度分布は、
実施の形態４と同様で、図３３のようになっている。
【０１９０】レトログレードＰウェル３上には、トラン
ジスタが複数個または単数個形成される。（図示せず）
そして、レトログレードＰウェル３内には、表面から０
〜０．２μｍの深さに、パンチスルー防止およびしきい
値制御の役割を果たすチャネル注入層や、分離酸化膜２
４の下にチャネルの形成を抑制するチャネルカット注入
などの不純物層が形成される場合もある。Ｎ型不純物層
５は、レトログレードＰウェル３の底部に接するように
形成されているが、レトログレードウェルの側面に関し
ては、形成されてもされなくてもどちらでもよい。
ジスタが複数個または単数個形成される。（図示せず）
そして、レトログレードＰウェル３内には、表面から０
〜０．２μｍの深さに、パンチスルー防止およびしきい
値制御の役割を果たすチャネル注入層や、分離酸化膜２
４の下にチャネルの形成を抑制するチャネルカット注入
などの不純物層が形成される場合もある。Ｎ型不純物層
５は、レトログレードＰウェル３の底部に接するように
形成されているが、レトログレードウェルの側面に関し
ては、形成されてもされなくてもどちらでもよい。
【０１９１】レトログレードＰウェル８、レトログレー
ドＮウェル４およびレトログレードＮウェル９上には、
トランジスタが複数個または単数個形成され（図示せ
ず）、ロジック回路領域のＣＭＯＳを形成する。この場
合も、レトログレードウェル内には、表面から０〜０．
２μｍの深さに、パンチスルー防止およびしきい値制御
の役割を果たすチャネル注入層や、分離酸化膜２４の下
にチャネルの形成を抑制するチャネルカット注入などの
不純物層が形成される場合がある。
ドＮウェル４およびレトログレードＮウェル９上には、
トランジスタが複数個または単数個形成され（図示せ
ず）、ロジック回路領域のＣＭＯＳを形成する。この場
合も、レトログレードウェル内には、表面から０〜０．
２μｍの深さに、パンチスルー防止およびしきい値制御
の役割を果たすチャネル注入層や、分離酸化膜２４の下
にチャネルの形成を抑制するチャネルカット注入などの
不純物層が形成される場合がある。
【０１９２】また、レトログレードＮウェル４とレトロ
グレードＰウェル３上にそれぞれ形成されたトランジス
タによって、ロジック回路となるＣＭＯＳを形成しても
よい。その際にも、レトログレードＰウェル３上にはメ
モリセルとなるトランジスタが形成される。このとき、
実施の形態９と同様にＰ型不純物層１０が形成されてい
る領域上まで広げてレトログレードＰウェル３を形成し
てもよく、それによってロジック回路領域のＣＭＯＳＦ
ＥＴのラッチアップ耐性が維持できる。
グレードＰウェル３上にそれぞれ形成されたトランジス
タによって、ロジック回路となるＣＭＯＳを形成しても
よい。その際にも、レトログレードＰウェル３上にはメ
モリセルとなるトランジスタが形成される。このとき、
実施の形態９と同様にＰ型不純物層１０が形成されてい
る領域上まで広げてレトログレードＰウェル３を形成し
てもよく、それによってロジック回路領域のＣＭＯＳＦ
ＥＴのラッチアップ耐性が維持できる。
【０１９３】この半導体装置のメモリセル領域の基板構
造によれば、Ｐ型半導体基板６中でα線などにより発生
した電子のレトログレードウェル上部に対するポテンシ
ャルバリアが、Ｎ型不純物層５の存在によって大きくな
るため、電子がレトログレードＰウェル３表面に形成さ
れるソース／ドレイン領域に到達するのを防ぎ、ソフト
エラーを抑制する効果を有する。
造によれば、Ｐ型半導体基板６中でα線などにより発生
した電子のレトログレードウェル上部に対するポテンシ
ャルバリアが、Ｎ型不純物層５の存在によって大きくな
るため、電子がレトログレードＰウェル３表面に形成さ
れるソース／ドレイン領域に到達するのを防ぎ、ソフト
エラーを抑制する効果を有する。
【０１９４】また、半導体基板６、レトログレードＰウ
ェル３、８、Ｐ型不純物層１０およびＮ型不純物層５あ
るいはＰ型不純物層２は、電気的に導通しており、それ
ぞれ独立に電位を固定する必要がない。よって、端子数
増加による素子レイアウト上の制約がなくなり、半導体
集積回路の微細化にも効果がある。
ェル３、８、Ｐ型不純物層１０およびＮ型不純物層５あ
るいはＰ型不純物層２は、電気的に導通しており、それ
ぞれ独立に電位を固定する必要がない。よって、端子数
増加による素子レイアウト上の制約がなくなり、半導体
集積回路の微細化にも効果がある。
【０１９５】さらに、半導体基板６の不純物濃度が高い
だけでなく、ロジック回路領域にはＰ型埋込層１０が存
在するため基板抵抗が減少し、特に高いラッチアップ耐
性を必要とするロジック回路領域において効果的にラッ
チアップ耐性を向上させることができる。ここで、ラッ
チアップ耐性を向上させる観点からＰ型不純物層１０の
ピーク濃度はレトログレードＰウェル３のピーク濃度よ
り高い方が望ましい。
だけでなく、ロジック回路領域にはＰ型埋込層１０が存
在するため基板抵抗が減少し、特に高いラッチアップ耐
性を必要とするロジック回路領域において効果的にラッ
チアップ耐性を向上させることができる。ここで、ラッ
チアップ耐性を向上させる観点からＰ型不純物層１０の
ピーク濃度はレトログレードＰウェル３のピーク濃度よ
り高い方が望ましい。
【０１９６】図７２は、この発明の実施の形態１１を示
す半導体装置の基板の製造方法を示す断面図である。ま
ず、実施の形態１０と同様にして、ボロン濃度１×１０
18／ｃｍ3程度のＰ型半導体基板６主表面上の素子分離
領域に素子分離酸化膜２４、活性領域に下敷き酸化膜２
９を形成した後、メモリセル領域に低濃度Ｎ型層５を形
成する。
す半導体装置の基板の製造方法を示す断面図である。ま
ず、実施の形態１０と同様にして、ボロン濃度１×１０
18／ｃｍ3程度のＰ型半導体基板６主表面上の素子分離
領域に素子分離酸化膜２４、活性領域に下敷き酸化膜２
９を形成した後、メモリセル領域に低濃度Ｎ型層５を形
成する。
【０１９７】ここで、注入されるリンの不純物濃度が小
さい場合、熱処理の温度が高い場合または、熱処理の時
間が長い場合は、Ｎ型不純物層５が形成される領域に実
施の形態１に示したようなＰ型不純物層２が形成される
ことがあるが、Ｐ型不純物層２が形成されても特に問題
はない。
さい場合、熱処理の温度が高い場合または、熱処理の時
間が長い場合は、Ｎ型不純物層５が形成される領域に実
施の形態１に示したようなＰ型不純物層２が形成される
ことがあるが、Ｐ型不純物層２が形成されても特に問題
はない。
【０１９８】次に、に示すように、レジストをパターニ
ングしてロジック回路領域を開口した後、Ｐ型の不純物
イオンであるボロンを５００ｋｅＶ〜１０ＭｅＶ、５×
１０12〜１×１０16／ｃｍ2の条件で高エネルギー注入
し、Ｐ型不純物層１０を形成する。
ングしてロジック回路領域を開口した後、Ｐ型の不純物
イオンであるボロンを５００ｋｅＶ〜１０ＭｅＶ、５×
１０12〜１×１０16／ｃｍ2の条件で高エネルギー注入
し、Ｐ型不純物層１０を形成する。
【０１９９】その後、実施の形態８と同様にして、レト
ログレードＰウェル３、レトログレードＰウェル８、レ
トログレードＮウェル４および９を形成する。ここで、
レトログレードウェル３、４、８および９と、Ｐ型不純
物層１０の形成順序は逆でもかまわない。そして、トラ
ンジスタ、層間絶縁膜、コンタクトホール、キャパシタ
などを形成し、配線する。（図示せず）
ログレードＰウェル３、レトログレードＰウェル８、レ
トログレードＮウェル４および９を形成する。ここで、
レトログレードウェル３、４、８および９と、Ｐ型不純
物層１０の形成順序は逆でもかまわない。そして、トラ
ンジスタ、層間絶縁膜、コンタクトホール、キャパシタ
などを形成し、配線する。（図示せず）
【０２００】以上説明したように、この半導体装置の製
造方法によれば、半導体基板６中でα線などにより発生
した電子の、レトログレードウェル上部に対するポテン
シャルバリアが大きくなり、レトログレードＰウェル３
表面に形成されたソース／ドレイン領域に到達するのを
妨げて、電子によるソフトエラーを抑制する半導体装置
を得ることができる。
造方法によれば、半導体基板６中でα線などにより発生
した電子の、レトログレードウェル上部に対するポテン
シャルバリアが大きくなり、レトログレードＰウェル３
表面に形成されたソース／ドレイン領域に到達するのを
妨げて、電子によるソフトエラーを抑制する半導体装置
を得ることができる。
【０２０１】また、半導体基板１、レトログレードＰウ
ェル３、８、Ｐ型不純物層１０およびＮ型不純物層５あ
るいはＰ型不純物層２を、同一導電型にすることによっ
て、電気的に導通させ、それぞれ独立に電位を固定する
必要がない。よって、端子数増加による素子レイアウト
上の制約がなくなり、微細化された半導体集積回路の製
造も可能となる。
ェル３、８、Ｐ型不純物層１０およびＮ型不純物層５あ
るいはＰ型不純物層２を、同一導電型にすることによっ
て、電気的に導通させ、それぞれ独立に電位を固定する
必要がない。よって、端子数増加による素子レイアウト
上の制約がなくなり、微細化された半導体集積回路の製
造も可能となる。
【０２０２】さらに、ロジック回路領域にはＰ型埋込層
１０が存在するため基板抵抗が減少し、特に高いラッチ
アップ耐性を必要とするロジック回路領域において効果
的にラッチアップ耐性を向上させることができる半導体
装置の製造方法を得ることができる。ここで、ラッチア
ップ耐性を向上させる観点からＰ型埋込層のピーク濃度
はＰウェルのピーク濃度より高い方が望ましい。
１０が存在するため基板抵抗が減少し、特に高いラッチ
アップ耐性を必要とするロジック回路領域において効果
的にラッチアップ耐性を向上させることができる半導体
装置の製造方法を得ることができる。ここで、ラッチア
ップ耐性を向上させる観点からＰ型埋込層のピーク濃度
はＰウェルのピーク濃度より高い方が望ましい。
【０２０３】実施の形態１２．図７３は、この発明の実
施の形態１２を示す半導体装置の基板を示す断面図であ
る。以下図を参照して、６はＰ型半導体基板、７はＰ型
半導体基板６中に形成されたＮ型不純物層、２はＰ型半
導体基板６中に形成されたＰ型不純物層、３および８は
Ｐ型半導体基板６中に形成されたレトログレードＰウェ
ル、４および９はレトログレードＮウェルである。
施の形態１２を示す半導体装置の基板を示す断面図であ
る。以下図を参照して、６はＰ型半導体基板、７はＰ型
半導体基板６中に形成されたＮ型不純物層、２はＰ型半
導体基板６中に形成されたＰ型不純物層、３および８は
Ｐ型半導体基板６中に形成されたレトログレードＰウェ
ル、４および９はレトログレードＮウェルである。
【０２０４】この半導体装置は、主に大容量の情報を蓄
えることを目的とする素子領域（メモリセル領域）と、
メモリセル領域と大量の情報をやりとりしながら論理演
算を行なうことを目的とする素子領域（ロジック回路領
域）に大別される。メモリセル領域は主にＮＭＯＳＦＥ
Ｔから構成され、ロジック回路領域は主にＣＭＯＳＦＥ
Ｔで構成される。また、半導体基板の不純物構造は、メ
モリセル領域は実施の形態５と同様に、ロジック回路領
域は実施の形態３と同様になっている。
えることを目的とする素子領域（メモリセル領域）と、
メモリセル領域と大量の情報をやりとりしながら論理演
算を行なうことを目的とする素子領域（ロジック回路領
域）に大別される。メモリセル領域は主にＮＭＯＳＦＥ
Ｔから構成され、ロジック回路領域は主にＣＭＯＳＦＥ
Ｔで構成される。また、半導体基板の不純物構造は、メ
モリセル領域は実施の形態５と同様に、ロジック回路領
域は実施の形態３と同様になっている。
【０２０５】レトログレードＰウェル３上には、トラン
ジスタが複数個または単数個形成される。（図示せず）
そして、レトログレードＰウェル３内には、表面から０
〜０．２μｍの深さに、パンチスルー防止およびしきい
値制御の役割を果たすチャネル注入層や、分離酸化膜２
４の下にチャネルの形成を抑制するチャネルカット注入
などの不純物層が形成される場合もある。
ジスタが複数個または単数個形成される。（図示せず）
そして、レトログレードＰウェル３内には、表面から０
〜０．２μｍの深さに、パンチスルー防止およびしきい
値制御の役割を果たすチャネル注入層や、分離酸化膜２
４の下にチャネルの形成を抑制するチャネルカット注入
などの不純物層が形成される場合もある。
【０２０６】Ｎ型不純物層７は、レトログレードＰウェ
ル３の底部に接するように形成されているが、レトログ
レードウェルの側面に関しては、形成されてもされなく
てもどちらでもよい。ただし、Ｎ型不純物層７とレトロ
グレードＮウェル４によって、レトログレードＰウェル
３とＰ型不純物層２は分離されている。
ル３の底部に接するように形成されているが、レトログ
レードウェルの側面に関しては、形成されてもされなく
てもどちらでもよい。ただし、Ｎ型不純物層７とレトロ
グレードＮウェル４によって、レトログレードＰウェル
３とＰ型不純物層２は分離されている。
【０２０７】レトログレードＰウェル８、レトログレー
ドＮウェル４およびレトログレードＮウェル９上には、
トランジスタが複数個または単数個形成され（図示せ
ず）、ロジック回路領域のＣＭＯＳを形成する。この場
合も、レトログレードウェル内には、表面から０〜０．
２μｍの深さに、パンチスルー防止およびしきい値制御
の役割を果たすチャネル注入層や、分離酸化膜２４の下
にチャネルの形成を抑制するチャネルカット注入などの
不純物層が形成される場合もある。
ドＮウェル４およびレトログレードＮウェル９上には、
トランジスタが複数個または単数個形成され（図示せ
ず）、ロジック回路領域のＣＭＯＳを形成する。この場
合も、レトログレードウェル内には、表面から０〜０．
２μｍの深さに、パンチスルー防止およびしきい値制御
の役割を果たすチャネル注入層や、分離酸化膜２４の下
にチャネルの形成を抑制するチャネルカット注入などの
不純物層が形成される場合もある。
【０２０８】この半導体装置の基板構造によれば、高濃
度のＰ型半導体基板６によって、メモリセル領域のＰ型
半導体基板６中での電子のライフタイムが短くなるだけ
でなく、レトログレードＮウェル４、Ｎ型不純物層７に
よってレトログレードＰウェル３が電気的に分離されて
いるため、Ｐ型半導体基板６中でα線などにより発生し
た電子がレトログレードＰウェル３表面に形成されるソ
ース／ドレイン領域に到達するのを防ぎ、ソフトエラー
をさらに抑制する効果を有する。
度のＰ型半導体基板６によって、メモリセル領域のＰ型
半導体基板６中での電子のライフタイムが短くなるだけ
でなく、レトログレードＮウェル４、Ｎ型不純物層７に
よってレトログレードＰウェル３が電気的に分離されて
いるため、Ｐ型半導体基板６中でα線などにより発生し
た電子がレトログレードＰウェル３表面に形成されるソ
ース／ドレイン領域に到達するのを防ぎ、ソフトエラー
をさらに抑制する効果を有する。
【０２０９】また、メモリセル領域のレトログレードＰ
ウェル３とロジック回路領域のレトログレードＰウェル
８は、レトログレードＮウェル４および９によって分離
されているため、異なる電位にすることができ、異なる
基板バイアスで動作させることができる。
ウェル３とロジック回路領域のレトログレードＰウェル
８は、レトログレードＮウェル４および９によって分離
されているため、異なる電位にすることができ、異なる
基板バイアスで動作させることができる。
【０２１０】ロジック回路領域では、半導体基板６、Ｐ
型不純物層２およびレトログレードＰウェル８は、電気
的に導通しており、それぞれ独立に電位を固定する必要
がない。よって、端子数増加による素子レイアウト上の
制約がなくなり、半導体集積回路の微細化にも効果があ
る。また、Ｐ型半導体基板６の濃度が高いため、基板抵
抗が低くなりロジック回路領域におけるラッチアップ耐
性が向上するという効果がある。
型不純物層２およびレトログレードＰウェル８は、電気
的に導通しており、それぞれ独立に電位を固定する必要
がない。よって、端子数増加による素子レイアウト上の
制約がなくなり、半導体集積回路の微細化にも効果があ
る。また、Ｐ型半導体基板６の濃度が高いため、基板抵
抗が低くなりロジック回路領域におけるラッチアップ耐
性が向上するという効果がある。
【０２１１】図７４は、この発明の実施の形態１２を示
す半導体装置の基板の製造方法を示す断面図である。ま
ず、実施の形態１０と同様にして、ボロン濃度１×１０
18／ｃｍ3程度のＰ型半導体基板６主表面上にＰ型不純
物層２を形成し、その表面の素子分離領域に素子分離酸
化膜２４、活性領域に下敷き酸化膜２９を形成する。
す半導体装置の基板の製造方法を示す断面図である。ま
ず、実施の形態１０と同様にして、ボロン濃度１×１０
18／ｃｍ3程度のＰ型半導体基板６主表面上にＰ型不純
物層２を形成し、その表面の素子分離領域に素子分離酸
化膜２４、活性領域に下敷き酸化膜２９を形成する。
【０２１２】次に、図７４に示すように、レジストをパ
ターニングしてメモリセル領域を開口した後、Ｎ型の不
純物イオンであるリンを５００ｋｅＶ〜１０ＭｅＶ、１
×１０12〜５×１０14／ｃｍ2の条件で高エネルギー注
入し、Ｎ型不純物層７を形成する。
ターニングしてメモリセル領域を開口した後、Ｎ型の不
純物イオンであるリンを５００ｋｅＶ〜１０ＭｅＶ、１
×１０12〜５×１０14／ｃｍ2の条件で高エネルギー注
入し、Ｎ型不純物層７を形成する。
【０２１３】その後、実施の形態８と同様にして、レト
ログレードＰウェル３、レトログレードＰウェル８、レ
トログレードＮウェル４および９を形成する。ここで、
レトログレードウェル３、４、８および９と、Ｎ型不純
物層７の形成順序は逆でもかまわない。そして、トラン
ジスタ、層間絶縁膜、コンタクトホール、キャパシタな
どを形成し、配線する。（図示せず）
ログレードＰウェル３、レトログレードＰウェル８、レ
トログレードＮウェル４および９を形成する。ここで、
レトログレードウェル３、４、８および９と、Ｎ型不純
物層７の形成順序は逆でもかまわない。そして、トラン
ジスタ、層間絶縁膜、コンタクトホール、キャパシタな
どを形成し、配線する。（図示せず）
【０２１４】この半導体装置の製造方法によれば、メモ
リセル領域のレトログレードＰウェル３とロジック回路
領域のレトログレードＰウェル８は、レトログレードＮ
ウェル４および９によって分離されているため、異なる
電位にすることができ、異なる基板バイアスで動作させ
ることができる半導体装置を得ることができる。
リセル領域のレトログレードＰウェル３とロジック回路
領域のレトログレードＰウェル８は、レトログレードＮ
ウェル４および９によって分離されているため、異なる
電位にすることができ、異なる基板バイアスで動作させ
ることができる半導体装置を得ることができる。
【０２１５】また、高濃度のＰ型半導体基板６によっ
て、メモリセル領域のＰ型半導体基板６中での電子のラ
イフタイムが短くなるだけでなく、レトログレードＮウ
ェル４、Ｎ型不純物層７によってレトログレードＰウェ
ル３が電気的に分離されているため、Ｐ型半導体基板６
中でα線などにより発生した電子がレトログレードＰウ
ェル３表面に形成されるソース／ドレイン領域に到達す
るのを防ぎ、ソフトエラーをさらに抑制する半導体装置
の製造方法を得ることができる。高濃度のＰ型半導体基
板６はさらに、基板抵抗が低くなりロジック回路領域に
おけるラッチアップ耐性を向上させるという効果があ
る。
て、メモリセル領域のＰ型半導体基板６中での電子のラ
イフタイムが短くなるだけでなく、レトログレードＮウ
ェル４、Ｎ型不純物層７によってレトログレードＰウェ
ル３が電気的に分離されているため、Ｐ型半導体基板６
中でα線などにより発生した電子がレトログレードＰウ
ェル３表面に形成されるソース／ドレイン領域に到達す
るのを防ぎ、ソフトエラーをさらに抑制する半導体装置
の製造方法を得ることができる。高濃度のＰ型半導体基
板６はさらに、基板抵抗が低くなりロジック回路領域に
おけるラッチアップ耐性を向上させるという効果があ
る。
【０２１６】さらに、エピタキシャル成長によってＰ型
不純物層２を形成するため、ロジック回路領域では、半
導体基板６の濃度が高く、トランジスタが形成されるレ
トログレードウェルの表面の不純物濃度の低い半導体装
置を得ることができる。したがって、半導体基板６、Ｐ
型不純物層２およびレトログレードＰウェル８を電気的
に導通させやすくなるとともに、しきい値電圧などのト
ランジスタ特性の劣化を防ぎ、製造工程においても、不
純物濃度の制御などのプロセス条件の範囲が大きく設定
できる。
不純物層２を形成するため、ロジック回路領域では、半
導体基板６の濃度が高く、トランジスタが形成されるレ
トログレードウェルの表面の不純物濃度の低い半導体装
置を得ることができる。したがって、半導体基板６、Ｐ
型不純物層２およびレトログレードＰウェル８を電気的
に導通させやすくなるとともに、しきい値電圧などのト
ランジスタ特性の劣化を防ぎ、製造工程においても、不
純物濃度の制御などのプロセス条件の範囲が大きく設定
できる。
【０２１７】また、ロジック回路領域では、それぞれ独
立に電位を固定する必要がないため、端子数増加による
素子レイアウト上の制約がなくなり、微細化された半導
体集積回路の製造も可能となる。
立に電位を固定する必要がないため、端子数増加による
素子レイアウト上の制約がなくなり、微細化された半導
体集積回路の製造も可能となる。
【０２１８】実施の形態１３．図７５は、この発明の実
施の形態１３を示す半導体装置の基板を示す断面図であ
る。以下図を参照して、６はＰ型半導体基板、７はＰ型
半導体基板６中に形成されたＮ型不純物層、１０はＰ型
半導体基板６中に形成されたＰ型不純物層、３および８
はＰ型半導体基板６中に形成されたレトログレードＰウ
ェル、４および９はレトログレードＮウェルである。
施の形態１３を示す半導体装置の基板を示す断面図であ
る。以下図を参照して、６はＰ型半導体基板、７はＰ型
半導体基板６中に形成されたＮ型不純物層、１０はＰ型
半導体基板６中に形成されたＰ型不純物層、３および８
はＰ型半導体基板６中に形成されたレトログレードＰウ
ェル、４および９はレトログレードＮウェルである。
【０２１９】この半導体装置は、主に大容量の情報を蓄
えることを目的とする素子領域（メモリセル領域）と、
メモリセル領域と大量の情報をやりとりしながら論理演
算を行なうことを目的とする素子領域（ロジック回路領
域）に大別される。メモリセル領域は主にＮＭＯＳＦＥ
Ｔから構成され、ロジック回路領域は主にＣＭＯＳＦＥ
Ｔで構成される。また、半導体基板の不純物構造は、メ
モリセル領域は実施の形態５と同様に、ロジック回路領
域は実施の形態１１と同様になっている。
えることを目的とする素子領域（メモリセル領域）と、
メモリセル領域と大量の情報をやりとりしながら論理演
算を行なうことを目的とする素子領域（ロジック回路領
域）に大別される。メモリセル領域は主にＮＭＯＳＦＥ
Ｔから構成され、ロジック回路領域は主にＣＭＯＳＦＥ
Ｔで構成される。また、半導体基板の不純物構造は、メ
モリセル領域は実施の形態５と同様に、ロジック回路領
域は実施の形態１１と同様になっている。
【０２２０】レトログレードＰウェル３上には、トラン
ジスタが複数個または単数個形成される。（図示せず）
そして、レトログレードＰウェル３内には、表面から０
〜０．２μｍの深さに、パンチスルー防止およびしきい
値制御の役割を果たすチャネル注入層や、分離酸化膜２
４の下にチャネルの形成を抑制するチャネルカット注入
などの不純物層が形成される場合もある。
ジスタが複数個または単数個形成される。（図示せず）
そして、レトログレードＰウェル３内には、表面から０
〜０．２μｍの深さに、パンチスルー防止およびしきい
値制御の役割を果たすチャネル注入層や、分離酸化膜２
４の下にチャネルの形成を抑制するチャネルカット注入
などの不純物層が形成される場合もある。
【０２２１】Ｎ型不純物層７は、レトログレードＰウェ
ル３の底部に接するように形成されているが、レトログ
レードウェルの側面に関しては、形成されてもされなく
てもどちらでもよい。ただし、Ｎ型不純物層７とレトロ
グレードＮウェル４によって、レトログレードＰウェル
３とＰ型不純物層２は分離されている。
ル３の底部に接するように形成されているが、レトログ
レードウェルの側面に関しては、形成されてもされなく
てもどちらでもよい。ただし、Ｎ型不純物層７とレトロ
グレードＮウェル４によって、レトログレードＰウェル
３とＰ型不純物層２は分離されている。
【０２２２】レトログレードＰウェル８、レトログレー
ドＮウェル４およびレトログレードＮウェル９上には、
トランジスタが複数個または単数個形成され（図示せ
ず）、ロジック回路領域のＣＭＯＳを形成する。この場
合も、レトログレードウェル内には、表面から０〜０．
２μｍの深さに、パンチスルー防止およびしきい値制御
の役割を果たすチャネル注入層や、分離酸化膜２４の下
にチャネルの形成を抑制するチャネルカット注入などの
不純物層が形成される場合もある。
ドＮウェル４およびレトログレードＮウェル９上には、
トランジスタが複数個または単数個形成され（図示せ
ず）、ロジック回路領域のＣＭＯＳを形成する。この場
合も、レトログレードウェル内には、表面から０〜０．
２μｍの深さに、パンチスルー防止およびしきい値制御
の役割を果たすチャネル注入層や、分離酸化膜２４の下
にチャネルの形成を抑制するチャネルカット注入などの
不純物層が形成される場合もある。
【０２２３】この半導体装置の基板構造によれば、高濃
度のＰ型半導体基板６によって、メモリセル領域のＰ型
半導体基板６中での電子のライフタイムが短くなるだけ
でなく、レトログレードＮウェル４、Ｎ型不純物層７に
よってレトログレードＰウェル３が電気的に分離されて
いるため、Ｐ型半導体基板６中でα線などにより発生し
た電子がレトログレードＰウェル３表面に形成されるソ
ース／ドレイン領域に到達するのを防ぎ、ソフトエラー
をさらに抑制する効果を有する。
度のＰ型半導体基板６によって、メモリセル領域のＰ型
半導体基板６中での電子のライフタイムが短くなるだけ
でなく、レトログレードＮウェル４、Ｎ型不純物層７に
よってレトログレードＰウェル３が電気的に分離されて
いるため、Ｐ型半導体基板６中でα線などにより発生し
た電子がレトログレードＰウェル３表面に形成されるソ
ース／ドレイン領域に到達するのを防ぎ、ソフトエラー
をさらに抑制する効果を有する。
【０２２４】また、メモリセル領域のレトログレードＰ
ウェル３とロジック回路領域のレトログレードＰウェル
８は、レトログレードＮウェル４および９によって分離
されているため、異なる電位にすることができ、異なる
基板バイアスで動作させることができる。
ウェル３とロジック回路領域のレトログレードＰウェル
８は、レトログレードＮウェル４および９によって分離
されているため、異なる電位にすることができ、異なる
基板バイアスで動作させることができる。
【０２２５】ロジック回路領域では、半導体基板６、Ｐ
型不純物層１０およびレトログレードＰウェル８は、電
気的に導通しており、それぞれ独立に電位を固定する必
要がない。よって、端子数増加による素子レイアウト上
の制約がなくなり、半導体集積回路の微細化にも効果が
ある。また、Ｐ型半導体基板６およびＰ型不純物層１０
の濃度が高いため、基板抵抗が低くなりロジック回路領
域におけるラッチアップ耐性が向上するという効果があ
る。
型不純物層１０およびレトログレードＰウェル８は、電
気的に導通しており、それぞれ独立に電位を固定する必
要がない。よって、端子数増加による素子レイアウト上
の制約がなくなり、半導体集積回路の微細化にも効果が
ある。また、Ｐ型半導体基板６およびＰ型不純物層１０
の濃度が高いため、基板抵抗が低くなりロジック回路領
域におけるラッチアップ耐性が向上するという効果があ
る。
【０２２６】図７６は、この発明の実施の形態１３を示
す半導体装置の基板の製造方法を示す断面図である。ま
ず、実施の形態１２と同様にして、ボロン濃度１×１０
18／ｃｍ3程度のＰ型半導体基板６主表面上にＰ型不純
物層２を形成する。そして、その表面の素子分離領域に
素子分離酸化膜２４、活性領域に下敷き酸化膜２９を形
成し、その内部のメモリセル領域にＮ型不純物層７を形
成する。
す半導体装置の基板の製造方法を示す断面図である。ま
ず、実施の形態１２と同様にして、ボロン濃度１×１０
18／ｃｍ3程度のＰ型半導体基板６主表面上にＰ型不純
物層２を形成する。そして、その表面の素子分離領域に
素子分離酸化膜２４、活性領域に下敷き酸化膜２９を形
成し、その内部のメモリセル領域にＮ型不純物層７を形
成する。
【０２２７】次に、図７６に示すように、レジストをパ
ターニングしてロジック回路領域を開口した後、Ｐ型の
不純物イオンであるボロンを５００ｋｅＶ〜１０Ｍｅ
Ｖ、５×１０12〜１×１０16／ｃｍ2の条件で高エネル
ギー注入し、Ｐ型不純物層１０を形成する。
ターニングしてロジック回路領域を開口した後、Ｐ型の
不純物イオンであるボロンを５００ｋｅＶ〜１０Ｍｅ
Ｖ、５×１０12〜１×１０16／ｃｍ2の条件で高エネル
ギー注入し、Ｐ型不純物層１０を形成する。
【０２２８】その後、実施の形態８と同様にして、レト
ログレードＰウェル３、レトログレードＰウェル８、レ
トログレードＮウェル４および９を形成する。ここで、
レトログレードウェル３、４、８、９と、Ｎ型不純物層
７およびＰ型不純物層１０の形成は、どのような順序で
もかまわない。そして、トランジスタ、層間絶縁膜、コ
ンタクトホール、キャパシタなどを形成し、配線する。
（図示せず）
ログレードＰウェル３、レトログレードＰウェル８、レ
トログレードＮウェル４および９を形成する。ここで、
レトログレードウェル３、４、８、９と、Ｎ型不純物層
７およびＰ型不純物層１０の形成は、どのような順序で
もかまわない。そして、トランジスタ、層間絶縁膜、コ
ンタクトホール、キャパシタなどを形成し、配線する。
（図示せず）
【０２２９】この半導体装置の製造方法によれば、メモ
リセル領域のレトログレードＰウェル３とロジック回路
領域のレトログレードＰウェル８は、レトログレードＮ
ウェル４および９によって分離されているため、異なる
電位にすることができ、異なる基板バイアスで動作させ
ることができる半導体装置を得ることができる。
リセル領域のレトログレードＰウェル３とロジック回路
領域のレトログレードＰウェル８は、レトログレードＮ
ウェル４および９によって分離されているため、異なる
電位にすることができ、異なる基板バイアスで動作させ
ることができる半導体装置を得ることができる。
【０２３０】また、高濃度のＰ型半導体基板６によっ
て、メモリセル領域のＰ型半導体基板６中での電子のラ
イフタイムが短くなるだけでなく、レトログレードＮウ
ェル４、Ｎ型不純物層７によってレトログレードＰウェ
ル３が電気的に分離されているため、Ｐ型半導体基板６
中でα線などにより発生した電子がレトログレードＰウ
ェル３表面に形成されるソース／ドレイン領域に到達す
るのを防ぎ、ソフトエラーをさらに抑制する半導体装置
の製造方法を得ることができる。
て、メモリセル領域のＰ型半導体基板６中での電子のラ
イフタイムが短くなるだけでなく、レトログレードＮウ
ェル４、Ｎ型不純物層７によってレトログレードＰウェ
ル３が電気的に分離されているため、Ｐ型半導体基板６
中でα線などにより発生した電子がレトログレードＰウ
ェル３表面に形成されるソース／ドレイン領域に到達す
るのを防ぎ、ソフトエラーをさらに抑制する半導体装置
の製造方法を得ることができる。
【０２３１】ロジック回路領域には高濃度のＰ型半導体
基板６と合わせてＰ型埋込層１０が存在するため基板抵
抗が減少し、特に高いラッチアップ耐性を必要とするロ
ジック回路領域において効果的にラッチアップ耐性を向
上させることができる半導体装置の製造方法を得ること
ができる。ここで、ラッチアップ耐性を向上させる観点
からＰ型埋込層のピーク濃度はＰウェルのピーク濃度よ
り高い方が望ましい。
基板６と合わせてＰ型埋込層１０が存在するため基板抵
抗が減少し、特に高いラッチアップ耐性を必要とするロ
ジック回路領域において効果的にラッチアップ耐性を向
上させることができる半導体装置の製造方法を得ること
ができる。ここで、ラッチアップ耐性を向上させる観点
からＰ型埋込層のピーク濃度はＰウェルのピーク濃度よ
り高い方が望ましい。
【０２３２】さらに、エピタキシャル成長によってＰ型
不純物層２を形成するため、ロジック回路領域では、半
導体基板６の濃度が高く、トランジスタが形成されるレ
トログレードウェルの表面の不純物濃度の低い半導体装
置を得ることができる。したがって、半導体基板６、Ｐ
型不純物層１０およびレトログレードＰウェル８を電気
的に導通させやすくなるとともに、しきい値電圧などの
トランジスタ特性の劣化を防ぎ、製造工程においても、
不純物濃度の制御などのプロセス条件の範囲が大きく設
定できる。また、それぞれ独立に電位を固定する必要が
ないため、端子数増加による素子レイアウト上の制約が
なくなり、微細化された半導体集積回路の製造も可能と
なる。
不純物層２を形成するため、ロジック回路領域では、半
導体基板６の濃度が高く、トランジスタが形成されるレ
トログレードウェルの表面の不純物濃度の低い半導体装
置を得ることができる。したがって、半導体基板６、Ｐ
型不純物層１０およびレトログレードＰウェル８を電気
的に導通させやすくなるとともに、しきい値電圧などの
トランジスタ特性の劣化を防ぎ、製造工程においても、
不純物濃度の制御などのプロセス条件の範囲が大きく設
定できる。また、それぞれ独立に電位を固定する必要が
ないため、端子数増加による素子レイアウト上の制約が
なくなり、微細化された半導体集積回路の製造も可能と
なる。
【０２３３】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下のような効果を奏する。本発明は、半
導体基板よりも低濃度の第２の不純物層の存在によっ
て、半導体基板中でα線などにより発生した電子の素子
形成領域に対するポテンシャルバリアが大きくなり、素
子に到達するのを妨げるため、電子によるソフトエラー
を抑制することができる。また、半導体基板と第１の不
純物層は同一導電型であり、第２の不純物層は濃度が低
いため、電気的に導通しており、それぞれ独立に電位を
固定する必要がない。よって、端子数増加による素子レ
イアウト上の制約がなくなり、半導体集積回路の微細化
にも効果がある。
ているので、以下のような効果を奏する。本発明は、半
導体基板よりも低濃度の第２の不純物層の存在によっ
て、半導体基板中でα線などにより発生した電子の素子
形成領域に対するポテンシャルバリアが大きくなり、素
子に到達するのを妨げるため、電子によるソフトエラー
を抑制することができる。また、半導体基板と第１の不
純物層は同一導電型であり、第２の不純物層は濃度が低
いため、電気的に導通しており、それぞれ独立に電位を
固定する必要がない。よって、端子数増加による素子レ
イアウト上の制約がなくなり、半導体集積回路の微細化
にも効果がある。
【０２３４】さらに、半導体基板の濃度が高いため、半
導体基板中で電子のライフタイムが短くなり、電子がソ
ース／ドレイン領域に到達するのを防ぎ、ソフトエラー
を抑制する効果を有する。
導体基板中で電子のライフタイムが短くなり、電子がソ
ース／ドレイン領域に到達するのを防ぎ、ソフトエラー
を抑制する効果を有する。
【０２３５】また、第２導電型の第２の不純物層の存在
によって、半導体基板中でα線などにより発生した電子
の素子形成領域に対するポテンシャルバリアがより大き
くなり、素子に到達するのを妨げるため、電子によるソ
フトエラーをより一層抑制することができる。
によって、半導体基板中でα線などにより発生した電子
の素子形成領域に対するポテンシャルバリアがより大き
くなり、素子に到達するのを妨げるため、電子によるソ
フトエラーをより一層抑制することができる。
【０２３６】また、第１の不純物層と半導体基板との電
界が、第２の不純物層によって緩和されるため、半導体
装置の耐圧が向上するという効果を奏する。
界が、第２の不純物層によって緩和されるため、半導体
装置の耐圧が向上するという効果を奏する。
【０２３７】さらに、半導体基板中に発生した電子の、
トランジスタ形成領域に対するポテンシャルバリアが大
きく、トランジスタが形成される第１の不純物層の表面
の不純物濃度が低いため、しきい値電圧などのトランジ
スタ特性の劣化を防ぐことができる。
トランジスタ形成領域に対するポテンシャルバリアが大
きく、トランジスタが形成される第１の不純物層の表面
の不純物濃度が低いため、しきい値電圧などのトランジ
スタ特性の劣化を防ぐことができる。
【０２３８】また、第２の不純物層によって、半導体基
板中で発生した電子のレトログレードウェル上部に対す
るポテンシャルバリアが大きくなり、メモリセル領域に
形成されたＭＯＳトランジスタのソース／ドレイン領域
に電子が到達するのを抑制するため、ソフトエラー耐性
を向上させるという効果を奏する。さらに、半導体基
板、第１、第２および第４の不純物層は、電気的に導通
しており、それぞれ独立に電位を固定する必要がない。
よって、端子数増加による素子レイアウト上の制約がな
くなり、半導体集積回路の微細化にも効果がある。
板中で発生した電子のレトログレードウェル上部に対す
るポテンシャルバリアが大きくなり、メモリセル領域に
形成されたＭＯＳトランジスタのソース／ドレイン領域
に電子が到達するのを抑制するため、ソフトエラー耐性
を向上させるという効果を奏する。さらに、半導体基
板、第１、第２および第４の不純物層は、電気的に導通
しており、それぞれ独立に電位を固定する必要がない。
よって、端子数増加による素子レイアウト上の制約がな
くなり、半導体集積回路の微細化にも効果がある。
【０２３９】さらに、第５の不純物層の濃度が高いた
め、ロジック回路領域に形成されたＣＭＯＳのラッチア
ップを抑制するという効果を奏する。
め、ロジック回路領域に形成されたＣＭＯＳのラッチア
ップを抑制するという効果を奏する。
【０２４０】また、第２導電型の第２の不純物層によっ
て、半導体基板中で発生した電子のレトログレードウェ
ル上部に対するポテンシャルバリアが大きくなるだけで
なく、メモリセル領域が分離されるため、メモリセル領
域に形成されたＭＯＳトランジスタのソース／ドレイン
領域に電子が到達するのをより一層抑制するため、ソフ
トエラー耐性を向上させるという効果を奏する。さら
に、半導体基板、第４および第５の不純物層は、電気的
に導通しており、それぞれ独立に電位を固定する必要が
ない。よって、端子数増加による素子レイアウト上の制
約がなくなり、半導体集積回路の微細化にも効果があ
る。
て、半導体基板中で発生した電子のレトログレードウェ
ル上部に対するポテンシャルバリアが大きくなるだけで
なく、メモリセル領域が分離されるため、メモリセル領
域に形成されたＭＯＳトランジスタのソース／ドレイン
領域に電子が到達するのをより一層抑制するため、ソフ
トエラー耐性を向上させるという効果を奏する。さら
に、半導体基板、第４および第５の不純物層は、電気的
に導通しており、それぞれ独立に電位を固定する必要が
ない。よって、端子数増加による素子レイアウト上の制
約がなくなり、半導体集積回路の微細化にも効果があ
る。
【０２４１】また、半導体基板よりも低濃度の第２の不
純物層を形成することによって、半導体基板中でα線な
どにより発生した電子の素子形成領域に対するポテンシ
ャルバリアが大きくなり、素子に到達するのを妨げるた
め、電子によるソフトエラーを抑制することができる。
加えて、半導体基板と第１の不純物層は同一導電型であ
り、第２の不純物層は濃度が低いため、電気的に導通し
ており、それぞれ独立に電位を固定する必要がなく、端
子数増加による素子レイアウト上の制約がなくなるた
め、微細化された半導体集積回路の製造も可能となる。
純物層を形成することによって、半導体基板中でα線な
どにより発生した電子の素子形成領域に対するポテンシ
ャルバリアが大きくなり、素子に到達するのを妨げるた
め、電子によるソフトエラーを抑制することができる。
加えて、半導体基板と第１の不純物層は同一導電型であ
り、第２の不純物層は濃度が低いため、電気的に導通し
ており、それぞれ独立に電位を固定する必要がなく、端
子数増加による素子レイアウト上の制約がなくなるた
め、微細化された半導体集積回路の製造も可能となる。
【０２４２】また、不純物濃度ピークを有する第２導電
型の第２の不純物層を形成することによって、半導体基
板中でα線などにより発生した電子の素子形成領域に対
するポテンシャルバリアが大きくなるだけでなく、半導
体基板の不純物濃度が第２および第３の不純物濃度より
も大きく、半導体基板中での電子のライフタイムが短く
なるため、電子が素子に到達するのを妨げ、より一層ソ
フトエラーを抑制する半導体装置の製造方法を得ること
ができる。
型の第２の不純物層を形成することによって、半導体基
板中でα線などにより発生した電子の素子形成領域に対
するポテンシャルバリアが大きくなるだけでなく、半導
体基板の不純物濃度が第２および第３の不純物濃度より
も大きく、半導体基板中での電子のライフタイムが短く
なるため、電子が素子に到達するのを妨げ、より一層ソ
フトエラーを抑制する半導体装置の製造方法を得ること
ができる。
【０２４３】また、第１の不純物層によって半導体基板
と第２の不純物層との電界が緩和されるため、耐圧が向
上するという効果を有する半導体装置の製造方法を得る
ことができる。
と第２の不純物層との電界が緩和されるため、耐圧が向
上するという効果を有する半導体装置の製造方法を得る
ことができる。
【０２４４】さらに、エピタキシャル成長によって第１
の不純物層を形成するため、半導体基板の濃度が高く、
素子が形成される表面の不純物濃度の低い半導体装置を
得ることができる。したがって、半導体基板と第２の不
純物層を導通させやすくなるとともに、しきい値電圧な
どのトランジスタ特性の劣化を防ぎ、製造工程において
も、不純物濃度の制御などのプロセス条件の範囲が大き
く設定できる。
の不純物層を形成するため、半導体基板の濃度が高く、
素子が形成される表面の不純物濃度の低い半導体装置を
得ることができる。したがって、半導体基板と第２の不
純物層を導通させやすくなるとともに、しきい値電圧な
どのトランジスタ特性の劣化を防ぎ、製造工程において
も、不純物濃度の制御などのプロセス条件の範囲が大き
く設定できる。
【０２４５】また、第１の不純物層によって、半導体基
板中でα線などにより発生した電子の、第２の不純物層
上部に対するポテンシャルバリアが大きくなり、ＭＯＳ
トランジスタのソース／ドレインに到達するのを妨げ
て、電子によるソフトエラーを抑制する半導体装置の製
造方法を得ることができる。加えて、第１、第２、第４
の不純物層および半導体基板を、電気的に導通させるこ
とによって、それぞれ独立に電位を固定する必要がなく
なり、端子数増加による素子レイアウト上の制約がなく
なるため、微細化された半導体集積回路の製造も可能と
なる。
板中でα線などにより発生した電子の、第２の不純物層
上部に対するポテンシャルバリアが大きくなり、ＭＯＳ
トランジスタのソース／ドレインに到達するのを妨げ
て、電子によるソフトエラーを抑制する半導体装置の製
造方法を得ることができる。加えて、第１、第２、第４
の不純物層および半導体基板を、電気的に導通させるこ
とによって、それぞれ独立に電位を固定する必要がなく
なり、端子数増加による素子レイアウト上の制約がなく
なるため、微細化された半導体集積回路の製造も可能と
なる。
【０２４６】さらに、不純物濃度の高い第５の不純物層
を形成するため、ＣＭＯＳトランジスタのラッチアップ
を抑制するという効果を奏する。
を形成するため、ＣＭＯＳトランジスタのラッチアップ
を抑制するという効果を奏する。
【０２４７】また、第２の不純物層によって、半導体基
板中でα線などにより発生した電子の、第３の不純物層
上部に対するポテンシャルバリアが大きくなり、ＭＯＳ
トランジスタのソース／ドレインに到達するのを妨げ
て、電子によるソフトエラーを抑制する半導体装置の製
造方法を得ることができる。加えて、第１、第５の不純
物層および半導体基板を、電気的に導通させることによ
って、それぞれ独立に電位を固定する必要がなくなり、
端子数増加による素子レイアウト上の制約がなくなるた
め、微細化された半導体集積回路の製造も可能となる。
板中でα線などにより発生した電子の、第３の不純物層
上部に対するポテンシャルバリアが大きくなり、ＭＯＳ
トランジスタのソース／ドレインに到達するのを妨げ
て、電子によるソフトエラーを抑制する半導体装置の製
造方法を得ることができる。加えて、第１、第５の不純
物層および半導体基板を、電気的に導通させることによ
って、それぞれ独立に電位を固定する必要がなくなり、
端子数増加による素子レイアウト上の制約がなくなるた
め、微細化された半導体集積回路の製造も可能となる。
【０２４８】また、第２の不純物層の濃度が高いため、
半導体基板中でα線などにより発生した電子の、第３の
不純物層上部に対するポテンシャルバリアがさらに大き
くなるだけでなく、ＭＯＳトランジスタが分離されるた
め、モストランジスタのソース／ドレインに電子が到達
するのを妨げて、電子によるソフトエラーをより一層抑
制する半導体装置の製造方法を得ることができる。
半導体基板中でα線などにより発生した電子の、第３の
不純物層上部に対するポテンシャルバリアがさらに大き
くなるだけでなく、ＭＯＳトランジスタが分離されるた
め、モストランジスタのソース／ドレインに電子が到達
するのを妨げて、電子によるソフトエラーをより一層抑
制する半導体装置の製造方法を得ることができる。
【０２４９】さらに、不純物濃度の高い第６の不純物層
を形成するため、ＣＭＯＳトランジスタのラッチアップ
を抑制するという効果を奏する。
を形成するため、ＣＭＯＳトランジスタのラッチアップ
を抑制するという効果を奏する。
【０２５０】さらに、エピタキシャル成長によって第１
の不純物層を形成するため、半導体基板の濃度が高く、
トランジスタが形成される第３、第４および第５の不純
物層の表面の不純物濃度の低い半導体装置を得ることが
できる。したがって、第１あるいは第６の不純物層と第
５の不純物層および半導体基板を導通させやすくなると
ともに、しきい値電圧などのトランジスタ特性の劣化を
防ぎ、製造工程においても、不純物濃度の制御などのプ
ロセス条件の範囲が大きく設定できる。
の不純物層を形成するため、半導体基板の濃度が高く、
トランジスタが形成される第３、第４および第５の不純
物層の表面の不純物濃度の低い半導体装置を得ることが
できる。したがって、第１あるいは第６の不純物層と第
５の不純物層および半導体基板を導通させやすくなると
ともに、しきい値電圧などのトランジスタ特性の劣化を
防ぎ、製造工程においても、不純物濃度の制御などのプ
ロセス条件の範囲が大きく設定できる。
【図１】 本発明の実施の形態１の半導体装置を示す断
面図である。
面図である。
【図２】 本発明の実施の形態１の半導体装置の基板を
示す断面図である。
示す断面図である。
【図３】 図２に示した半導体装置の基板のＡ−Ａ’断
面における不純物密度分布を示す図である。
面における不純物密度分布を示す図である。
【図４】 図２に示した半導体装置の基板のＡ−Ａ’断
面における基板の内部ポテンシャルを示す図である。
面における基板の内部ポテンシャルを示す図である。
【図５】 本発明の実施の形態１の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図６】 本発明の実施の形態１の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図７】 本発明の実施の形態１の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図８】 図５に示した半導体装置の基板のＡ−Ａ’断
面における不純物密度分布を示す図である。
面における不純物密度分布を示す図である。
【図９】 本発明の実施の形態２の半導体装置の基板を
示す断面図である。
示す断面図である。
【図１０】 図９に示した半導体装置の基板のＡ−Ａ’
断面における不純物密度分布を示す図である。
断面における不純物密度分布を示す図である。
【図１１】 図９に示した半導体装置の基板のＡ−Ａ’
断面における基板の内部ポテンシャルを示す図である。
断面における基板の内部ポテンシャルを示す図である。
【図１２】 本発明の実施の形態２の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１３】 本発明の実施の形態２の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１４】 本発明の実施の形態２の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１５】 本発明の実施の形態２の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１６】 図１４に示した半導体装置の基板のＡ−
Ａ’断面におけるボロンとリンの不純物密度分布を示す
図である。
Ａ’断面におけるボロンとリンの不純物密度分布を示す
図である。
【図１７】 図１５に示した半導体装置の基板のＡ−
Ａ’断面におけるボロンとリンの不純物密度分布を示す
図である。
Ａ’断面におけるボロンとリンの不純物密度分布を示す
図である。
【図１８】 本発明の実施の形態２の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１９】 本発明の実施の形態２の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図２０】 本発明の実施の形態２の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図２１】 図１９に示した半導体装置の基板のＡ−
Ａ’断面におけるボロンとリンの不純物密度分布を示す
図である。
Ａ’断面におけるボロンとリンの不純物密度分布を示す
図である。
【図２２】 図２０に示した半導体装置の基板の深さ方
向のボロンとリンの不純物密度分布を示す図である。
向のボロンとリンの不純物密度分布を示す図である。
【図２３】 本発明の実施の形態２の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図２４】 本発明の実施の形態２の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図２５】 図２３に示した半導体装置の基板のＡ−
Ａ’断面におけるボロンとリンとの不純物密度分布を示
したものである。
Ａ’断面におけるボロンとリンとの不純物密度分布を示
したものである。
【図２６】 図２４に示した半導体装置の基板の深さ方
向のボロンとリンの不純物密度分布を示す図である。
向のボロンとリンの不純物密度分布を示す図である。
【図２７】 本発明の実施の形態３の半導体装置の基板
を示す断面図である。
を示す断面図である。
【図２８】 図２７に示した半導体装置の基板のＡ−
Ａ’断面における不純物密度分布を示す図である。
Ａ’断面における不純物密度分布を示す図である。
【図２９】 本発明の実施の形態３の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図３０】 本発明の実施の形態３の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図３１】 図２９に示した半導体装置の基板のＡ−
Ａ’断面における不純物密度分布を示す図である。
Ａ’断面における不純物密度分布を示す図である。
【図３２】 本発明の実施の形態４の半導体装置の基板
を示す断面図である。
を示す断面図である。
【図３３】 図３２に示した半導体装置の基板のＡ−
Ａ’断面における不純物密度分布を示す図である。
Ａ’断面における不純物密度分布を示す図である。
【図３４】 本発明の実施の形態４の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図３５】 本発明の実施の形態４の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図３６】 図３４に示した半導体装置の基板のＡ−
Ａ’断面における不純物密度分布を示す図である。
Ａ’断面における不純物密度分布を示す図である。
【図３７】 図３５に示した半導体装置の基板の深さ方
向のボロンとリンとの不純物密度分布を示したものであ
る。
向のボロンとリンとの不純物密度分布を示したものであ
る。
【図３８】 本発明の実施の形態５の半導体装置の基板
を示す断面図である。
を示す断面図である。
【図３９】 図３８に示した半導体装置の基板のＡ−
Ａ’断面における不純物密度分布を示す図である。
Ａ’断面における不純物密度分布を示す図である。
【図４０】 本発明の実施の形態５の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図４１】 本発明の実施の形態５の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図４２】 図４０に示した半導体装置の基板の深さ方
向のボロンとリンとの不純物密度分布を示す図である。
向のボロンとリンとの不純物密度分布を示す図である。
【図４３】 図４１に示した半導体装置の基板の深さ方
向のボロンとリンとの不純物密度分布を示す図である。
向のボロンとリンとの不純物密度分布を示す図である。
【図４４】 本発明の実施の形態６の半導体装置の基板
を示す断面図である。
を示す断面図である。
【図４５】 図４４に示した半導体装置の基板のＡ−
Ａ’断面における不純物密度分布を示す図である。
Ａ’断面における不純物密度分布を示す図である。
【図４６】 図４４に示した半導体基板のＡ−Ａ’断面
におけるボロンとリンの不純物密度分布を示す図であ
る。
におけるボロンとリンの不純物密度分布を示す図であ
る。
【図４７】 本発明の実施の形態６の半導体装置の製造
方法の一過程におけるボロンとリンの深さ方向の不純物
密度分布を示す図である。
方法の一過程におけるボロンとリンの深さ方向の不純物
密度分布を示す図である。
【図４８】 本発明の実施の形態７の半導体装置の基板
を示す断面図である。
を示す断面図である。
【図４９】 図４８に示した半導体装置の基板のＡ−
Ａ’断面における不純物密度分布を示す図である。
Ａ’断面における不純物密度分布を示す図である。
【図５０】 図４８に示した半導体装置の基板のＡ−
Ａ’断面におけるボロンとリンの深さ方向の不純物密度
分布を示す断面図である。
Ａ’断面におけるボロンとリンの深さ方向の不純物密度
分布を示す断面図である。
【図５１】 図４８に示した半導体装置の基板のＡ−
Ａ’断面における不純物密度分布を示す図である。
Ａ’断面における不純物密度分布を示す図である。
【図５２】 図４８に示した半導体装置の基板のＡ−
Ａ’断面におけるボロンとリンの不純物密度分布を示す
図である。
Ａ’断面におけるボロンとリンの不純物密度分布を示す
図である。
【図５３】 本発明の実施の形態８を示す半導体装置を
示す断面図である。
示す断面図である。
【図５４】 本発明の実施の形態８を示す半導体装置の
基板を示す断面図である。
基板を示す断面図である。
【図５５】 図５４に示した半導体装置の基板のＢ−
Ｂ’断面における不純物密度分布を示す図である。
Ｂ’断面における不純物密度分布を示す図である。
【図５６】 本発明の実施の形態８を示す半導体装置の
基板を示す断面図である。
基板を示す断面図である。
【図５７】 本発明の実施の形態８を示す半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図５８】 本発明の実施の形態８を示す半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図５９】 本発明の実施の形態８を示す半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図６０】 本発明の実施の形態８を示す半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図６１】 本発明の実施の形態８を示す半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図６２】 本発明の実施の形態８を示す半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図６３】 本発明の実施の形態８を示す半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図６４】 本発明の実施の形態９を示す半導体装置の
基板を示す断面図である。
基板を示す断面図である。
【図６５】 本発明の実施の形態９を示す半導体装置の
基板を示す断面図である。
基板を示す断面図である。
【図６６】 図６４に示した半導体装置の基板のＣ−
Ｃ’断面における不純物密度分布を示す図である。
Ｃ’断面における不純物密度分布を示す図である。
【図６７】 本発明の実施の形態９を示す半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図６８】 本発明の実施の形態１０を示す半導体装置
の基板を示す断面図である。
の基板を示す断面図である。
【図６９】 本発明の実施の形態１０を示す半導体装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図７０】 本発明の実施の形態１１を示す半導体装置
の基板を示す断面図である。
の基板を示す断面図である。
【図７１】 図７０に示した半導体装置の基板のＣ−
Ｃ’断面における不純物密度分布を示す図である。
Ｃ’断面における不純物密度分布を示す図である。
【図７２】 本発明の実施の形態１１を示す半導体装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図７３】 本発明の実施の形態１２を示す半導体装置
の基板を示す断面図である。
の基板を示す断面図である。
【図７４】 本発明の実施の形態１２を示す半導体装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図７５】 本発明の実施の形態１３を示す半導体装置
の基板を示す断面図である。
の基板を示す断面図である。
【図７６】 本発明の実施の形態１３を示す半導体装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図７７】 従来の半導体装置の基板を示した断面図で
ある。
ある。
【図７８】 図７７に示した半導体装置の基板部分の、
深さ方向の不純物プロファイルを示す図である。
深さ方向の不純物プロファイルを示す図である。
【図７９】 図７７に示した半導体装置の、深さ方向の
ポテンシャルを示す図である。
ポテンシャルを示す図である。
【図８０】 従来の半導体装置の基板を示した断面図で
ある。
ある。
【図８１】 図８０に示した半導体装置の、深さ方向の
不純物プロファイルを示す図である。
不純物プロファイルを示す図である。
【図８２】 従来の半導体装置の基板を示した断面図で
ある。
ある。
【図８３】 図８２に示した半導体装置の、深さ方向の
不純物プロファイルを示す図である。
不純物プロファイルを示す図である。
１．Ｐ型半導体基板 ２．Ｐ型不純物層 ３．レトログレードＰウェル ４．レトログレードＮウェル ５．Ｎ型不純物層 ６．Ｐ型半導体基板 ７．Ｎ型不純物層 ８．レトログレードＰウェル ９．レトログレードＮウェル １０．Ｐ型不純物層 １１．Ｎ型半導体基板 ２１．セルプレート ２２．ストレージノード ２３．キャパシタ絶縁膜 ２４．素子分離酸化膜 ２５．ソース／ドレイン領域 ２６．ゲート酸化膜 ２７．ゲート電極 ２８．シリコン酸化膜 ２９．下敷き酸化膜 ３０．層間絶縁膜 ３１．ビット線 ４０．レジスト １０１．Ｐ型半導体基板 １０２．Ｐ型不純物層 １０３．レトログレードＰウェル １０４．レトログレードＮウェル １０５．Ｎ型不純物層 １１３．Ｐウェル １２４．素子分離酸化膜 １２５．ソース／ドレイン領域 １２６．ゲート酸化膜 １２７．ゲート電極 １２８．シリコン酸化膜
Claims (18)
- 【請求項１】 第１不純物濃度を有する第１導電型の半
導体基板と、前記半導体基板の一主表面に形成された、
不純物濃度ピークを有する第２不純物濃度の第１導電型
の第１の不純物層と、前記第１の不純物層の底面に接す
るように形成され、前記第１および前記第２不純物濃度
の不純物濃度ピークよりも小さい第３不純物濃度を有す
る第２の不純物層と、前記第１の不純物層上に形成され
た素子を備えた半導体装置。 - 【請求項２】 第２不純物濃度の不純物濃度ピークおよ
び第３不純物濃度が第１不純物濃度よりも小さいことを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 第１不純物濃度を有する第１導電型の半
導体基板と、前記半導体基板の一主表面に形成された、
前記第１の不純物濃度よりも小さい不純物濃度ピークを
有する第２不純物濃度の第１導電型の第１の不純物層
と、前記第１の不純物層の底面に接するように形成され
た前記第１の不純物濃度よりも小さい不純物濃度ピーク
を有する第３不純物濃度の第２導電型の第２の不純物層
と、前記第１の不純物層上に形成された素子を備えた半
導体装置。 - 【請求項４】 第１不純物濃度を有する第２導電型の半
導体基板と、前記半導体基板の一主表面に形成された、
不純物濃度ピークを有する第２不純物濃度の第１導電型
の第１の不純物層と、前記第１の不純物層の底面に接す
るように形成され、前記第１および前記第２不純物濃度
よりも小さい第３不純物濃度を有する第２の不純物層
と、前記第１の不純物層上に形成された素子を備えた半
導体装置。 - 【請求項５】 第１の不純物層がレトログレードＰウェ
ル、前記第１の不純物層上に形成された素子がＭＯＳ型
トランジスタであることを特徴とする請求項１ないし請
求項４のいずれかに記載の半導体装置。 - 【請求項６】 第１の不純物層がレトログレードＰウェ
ル、第１の不純物層上に形成された素子がＭＯＳ型トラ
ンジスタで、さらに半導体基板の他主表面に互いに隣接
するように形成された第４の不純物濃度を有する第２導
電型の第３の不純物層および第５の不純物濃度を有する
第１導電型の第４の不純物層と、少なくとも前記第３お
よび前記第４の不純物層の表面上に形成され、前記ＭＯ
Ｓトランジスタを制御するＣＭＯＳトランジスタを備え
たことを特徴とする請求項１または請求項２記載の半導
体装置。 - 【請求項７】 第１の不純物層がレトログレードＰウェ
ル、第１の不純物層上に形成された素子がＭＯＳ型トラ
ンジスタで、さらに半導体基板の他主表面に互いに隣接
するように形成された第４の不純物濃度を有する第２導
電型の第３の不純物層および第５の不純物濃度を有する
第１導電型の第４の不純物層と、少なくとも第３および
第４の不純物層の底面に接するように形成され、第１な
いし第５の不純物濃度よりも大きい第６の不純物濃度を
有する第１導電型の第５の不純物層と、少なくとも前記
第３および第４の不純物層の表面上に形成され、前記Ｍ
ＯＳ型トランジスタを制御するＣＭＯＳトランジスタを
備えたことを特徴とする請求項１記載の半導体装置。 - 【請求項８】 第１の不純物層がレトログレードＰウェ
ル、第１の不純物層上に形成された素子がＭＯＳ型トラ
ンジスタで、さらに半導体基板の他主表面に互いに隣接
するように形成された第４の不純物濃度を有する第２導
電型の第３の不純物層および第５の不純物濃度を有する
第１導電型の第４の不純物層と、少なくとも前記第３お
よび第４の不純物層の表面上に形成され、前記ＭＯＳ型
トランジスタを制御するＣＭＯＳトランジスタを備えた
ことを特徴とする請求項３記載の半導体装置。 - 【請求項９】 第１不純物濃度を有する第１導電型の半
導体基板の一主表面に前記第１の不純物濃度よりも小さ
い第２の不純物濃度を有する第１の不純物層を形成する
工程と、前記第１の不純物層の表面に前記第２の不純物
濃度より大きい不純物濃度ピークを有する第３不純物濃
度の第２の不純物層を形成する工程と、前記第２の不純
物層の表面上に素子を形成する工程を備えた半導体装置
の製造方法。 - 【請求項１０】 第１不純物濃度を有する第１導電型の
半導体基板の一主表面に前記第１の不純物濃度よりも小
さい不純物濃度ピークを有する第２の不純物濃度の第２
導電型の第１の不純物層を形成する工程と、前記第１の
不純物層の表面に第１の不純物濃度よりも小さい不純物
ピークを有する第３の不純物濃度の第２の不純物層を形
成する工程と、前記第２の不純物層の表面上に素子を形
成する工程を備えた半導体装置の製造方法。 - 【請求項１１】 第１の不純物濃度を有する第２導電型
の半導体基板の一主表面に前記第１の不純物濃度よりも
小さい第２不純物濃度の第１の不純物層を形成する工程
と、前記第１の不純物層の表面に前記第１の不純物濃度
よりも小さい不純物濃度ピークを有する第３の不純物濃
度の第１導電型の第２の不純物層を形成する工程と、前
記第２の不純物層の表面上に素子を形成する工程を備え
た半導体装置の製造方法。 - 【請求項１２】 エピタキシャル成長によって第１の不
純物層を形成する工程と、イオン注入によって第２の不
純物層を形成する工程を備えたことを特徴とする請求項
９または請求項１１のいずれかに記載の半導体装置の製
造方法。 - 【請求項１３】 半導体基板の他主表面に互いに隣接す
るように第４の不純物濃度を有する第２導電型の第３の
不純物層および第５の不純物濃度を有する第１導電型の
第４の不純物層を形成する工程と、少なくとも前記第３
および第４の不純物層の表面上に前記ＭＯＳトランジス
タを制御するＣＭＯＳトランジスタを形成する工程を備
えた請求項９記載の半導体装置の製造方法。 - 【請求項１４】 第１の不純物層に隣接するように半導
体基板内に第１ないし第５の不純物濃度よりも大きい第
６の不純物濃度を有する第１導電型の第５の不純物層を
形成する工程を備えた請求項１３記載の半導体装置の製
造方法。 - 【請求項１５】 第１の不純物濃度を有する第１導電型
の半導体基板の主表面上に第１の不純物濃度よりも小さ
い第２の不純物濃度を有する第１の不純物層を形成する
工程と、前記第１の不純物層の第１の部分に前記第１の
不純物濃度よりも小さい第３の不純物濃度を有する第２
導電型の第２の不純物層を形成する工程と、前記第１の
不純物層の第１の部分の表面に前記第２および第３の不
純物濃度よりも大きい不純物濃度ピークを有する第４の
不純物濃度の第１導電型の第３の不純物層を形成する工
程と、前記第１の不純物層の第２の部分の表面に互いに
隣接するように第５の不純物濃度を有する第２導電型の
第４の不純物層および第６の不純物濃度を有する第１導
電型の第５の不純物層を形成する工程と、前記第３の不
純物層の表面上にＭＯＳ型トランジスタを形成する工程
と、少なくとも前記第４および第５の不純物層の表面上
に前記ＭＯＳトランジスタを制御するＣＭＯＳトランジ
スタを形成する工程を備えた半導体装置の製造方法。 - 【請求項１６】 第１の不純物濃度は第２ないし第４の
不純物濃度よりも大きく、第２の不純物層は不純物濃度
ピークを有することを特徴とする請求項１５記載の半導
体装置の製造方法。 - 【請求項１７】 第１の不純物層の第２の部分の底部に
第２および第３の不純物濃度よりも大きい第７の不純物
濃度を有する第１導電型の第６の不純物層を形成する工
程を備えたことを特徴とする請求項１５または請求項１
６記載の半導体装置の製造方法。 - 【請求項１８】 第１の不純物層をエピタキシャル成長
によって形成し、第３ないし第５の不純物層をイオン注
入によって形成することを特徴とする請求項１５ないし
請求項１７のいずれかに記載の半導体装置の製造方法。
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