JP3768088B2 - メモリカード装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリカード装置に係わり、特にフラッシュ型EEPROMを用いたメモリカードのデータの読み出し、書き込みの際の省電力化に関するものである。
【0002】
【従来の技術】
フラッシュ型EEPROMを用いたメモリカード装置は、データ保持用の電源が不要であるため、SRAMやDRAMを用いたメモリカード装置に替わる新しいメモリカード装置として使われるようになった。例えば、特開平8−221312号号公報にそのメモリカード装置の記載がある。
【0003】
図11は従来のメモリカード装置の構成例を示すブロック図であり、図12はその動作説明図である。このメモリカード装置1101は、複数のフラッシュ型EEPROM1102(1102a,1102b,1102c)、ホストインタフェースコントローラ1103、ホストインタフェース1104、アクセスコントローラ1105、複数のデータバッファ1107(1107a,1107b)、バッファ切替回路1112を含んで構成される。
【0004】
フラッシュ型EEPROM1102では、書き込みや消去を行う際に、扱うデータ量に最低単位が定まっており、その単位分のデータが一括して扱われる。以下の説明では、消去単位が書込単位の3倍の大きさを持つものとして説明する。
【0005】
図11において、ホストインタフェースコントローラ1103は、ホストインタフェース1104を介して図示しないホストCPUなどから送られる命令やアドレスを受け取り、アクセスコントローラ1105にセットしたり、ホストCPUに対して読み出しデータを出力するものである。アクセスコントローラ1105はホストインタフェースコントローラ1103を介して与えられたアドレスや命令を解読して、フラッシュ型EEPROM1102の読み書きを制御するものである。アクセスコントローラ1105内のアドレス変換回路1106は、フラッシュ型EEPROM1102に対して同時にデータを読み書きするためにアドレスの変換を行うものである。
【0006】
データバッファ1107は、ホストインタフェースコントローラ1103を通して読み込んだデータを一時的に記憶するものである。選択信号1108(1108a,1108b,1108c)はフラッシュ型EEPROM1102を選択制御するため、アクセスコントローラ1105から出力される信号である。バッファ切替回路1112は2つのデータバッファ1107aと1107bをアクセスコントローラ1105の指示によって切り替えるものである。ホストCPUからフラッシュ型EEPROM1102にデータを書き込む場合、ホストCPUはホストインタフェース1104を通してホストインタフェースコントローラ1103に対して書込アドレスと、書込データ量、書込命令を夫々与える。そうするとホストインタフェースコントローラ1103は、書込アドレス、書込データ量、書込命令を夫々アクセスコントローラ1105にセットする。
【0007】
アクセスコントローラ1105はセットされた命令を解析し、書き込み動作を行う前に、フラッシュ型EEPROM1102a〜1102cの書き込むべきアドレスに位置する旧データを消去単位分消去する。この間に、データバッファ1107aとデータバッファ1107bには、図12の(1),(2)に示すように、ホストインタフェースコントローラ1103を通して書込データがセットされる。そしてフラッシュ型EEPROM1102の消去終了を待って、アクセスコントローラ1105は書込アドレスをアドレス変換回路1106にセットして選択信号1108を出力する。
【0008】
次にアクセスコントローラ1105はバッファ切替回路1112を制御し、データバス1111がデータバッファ1107aに、データバス1110がデータバッファ1107bに接続されるようにする。そして図12(1),(3)に示すように、アクセスコントローラ1105の制御動作により、データバッファ1107aからフラッシュ型EEPROM1102aにデータの転送が行われ、転送終了後に書込命令が発行される。これによりフラッシュ型EEPROM1102aに対してデータの書込動作が開始される。
【0009】
次にアクセスコントローラ1105はバッファ切替回路1112を制御し、データバス1110がデータバッファ1107aに、データバス1111がデータバッファ1107bに接続されるようにする。そして図12(2),(4)に示すように、アクセスコントローラ1105の制御動作により、データバッファ1107bからフラッシュ型EEPROM1102bにデータ転送が行われ、転送終了後に書込命令が発行される。これによりフラッシュ型EEPROM1102bに対してデータの書込動作が開始される。このとき、同時にホストインタフェースコントローラ1103は、ホストインタフェース1104を通して次の書込データをデータバッファ1107aに書き込む。これらの動作を繰り返すことにより、図12(3)〜(5)に示すように、消去したブロックすべてに待機時間を発生させることなく、フラッシュ型EEPROM1102a〜1102cに対してデータを書き込むことができる。
【0010】
この従来例では、メモリカード装置において、データバッファ1107を複数個にし、夫々のデータバッファ1107をアクセスコントローラ1105の制御により切り替えるため、バッファ切替回路1112を設けたところに特徴がある。夫々のフラッシュ型EEPROM1102で一回だけ消去動作を行ったときに確保できる書込容量をNとすると、1つのデータバッファ1107がN以上容量を持つことができない場合でも、夫々のデータバッファ1107がバッファ切替回路1112によって交互に切り替わることにより、ホストCPUからのデータの読み込みと、データバッファ1107からフラッシュ型EEPROM1102へのデータの書き込みを同時に行うため、消去待ち以外の待機時間が発生しないこととなる。このように、データバッファ1107の容量を十分に確保できない場合でも、データの書き込み速度が低下せず、更にデータバッファ1107の容量を小さくでき、回路規模を削減できるという特徴があった。
【0011】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、以下に示す問題点を有していた。即ち、フラッシュ型EEPROMの消去単位N未満のデータを書き込む場合、例えば、フラッシュ型EEPROM1102aの第2番目の書込単位エリアに対して、ホストCPUから送られてきた新規データを書き込む場合、フラッシュ型EEPROMは原理的に上書きが不可能なため、消去済みのエリアにデータを書き込む必要がある。そのため、データの書き換えを行わないフラッシュ型EEPROM1102aの第1及び第3の書込単位エリアに書き込まれているデータ、並びにフラッシュ型EEPROM1102b及び1102cの書き込まれているデータを消去単位に一度読み出し、消去済みの他のエリアと相対関係を保ったままデータを待避し、且つ書き換えるエリアには新規データを書き込む必要が発生する。そのため、このようなデータ待避処理に時間を要し、ホストCPUからのデータ転送を一旦待機させる必要が生じるという問題点があった。
【0012】
また、データバッファの容量より小さなデータがホストCPUから送られてきた場合、その余分なバッファに無駄な消費電力が発生するという問題点もあった。
【0013】
また、複数のフラッシュ型EEPROMに対して、同時にデータの読み書きの動作をさせると、並列動作に伴い大きなピーク電流が生じる。このため、携帯用機器に用いられるメモリカード装置において、電池の消耗が早くなるという問題点も有していた。
【0014】
本発明は上記従来の問題点を解決するもので、複数個のフラッシュ型EEPROMの各々に対してデータバッファを対応させることで、フラッシュ型EEPROM間で待機時間が異なることのないメモリカード装置を実現することを目的とする。
【0015】
また本発明は、フラッシュ型EEPROMの消去単位より小さな単位のデータを書き込む際も、待避処理時間を少なくできるメモリカード装置を実現することを目的とする。
【0016】
また本発明は、データバッファをフラッシュ型EEPROMのページサイズと同容量のメモリを最小単位として構成することで、小さなデータがホスト装置より送られてきた場合、余分なメモリの動作を停止させることで、省電力を可能とするメモリカード装置を実現することを目的とする。
【0017】
また本発明は、ホスト装置のデータ転送量に応じて同時に動作するフラッシュ型EEPROMの個数を制御することで、ピーク電流を削減できるメモリカード装置を提供することを目的とする。
【0018】
【課題を解決するための手段】
本願の請求項1の発明は、外部のホスト装置と制御信号及びデータを送受信するホストインタフェース手段と、消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するP個(Pは2以上)のフラッシュ型EEPROMと、前記ホストインタフェース手段を介して入力される制御信号及びアドレスに応じて、前記フラッシュ型EEPROMの所定のデータ領域における読出動作、書込動作、及び消去動作を制御するフラッシュ制御手段と、前記ホストインタフェース手段を介して前記ホスト装置とデータを入出力し、前記ホスト装置から入力されるデータ、又は前記フラッシュ型EEPROMから読み出されたデータを一時的に記憶するQ個(QはPの整数倍)のデータバッファと、を備え、前記Q個のデータバッファの各々は、前記フラッシュ型EEPROMに対する書込単位としての最小単位メモリ領域をN個(Nは2以上)有し、前記N個の最小単位メモリ領域の総容量が、前記フラッシュ型EEPROMのデータ消去単位に等しいことを特徴とし、前記P個のフラッシュ型EEPROMは、各々等しい数の前記データバッファに対応し、前記フラッシュ制御手段は、前記ホスト装置からのデータ転送量に基づき、データ記憶に用いる前記データバッファの最小単位メモリ領域の個数を制御し、データ記憶に使用しない前記最小単位メモリ領域の電源を遮断するようにしたことを特徴とするものである。
【0019】
本願の請求項2の発明は、外部のホスト装置と制御信号及びデータを送受信するホストインタフェース手段と、消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するP個(Pは2以上)のフラッシュ型EEPROMと、前記ホストインタフェース手段を介して入力される制御信号及びアドレスに応じて、前記フラッシュ型EEPROMの所定のデータ領域における読出動作、書込動作、及び消去動作を制御するフラッシュ制御手段と、前記ホストインタフェース手段を介して前記ホスト装置とデータを入出力し、前記ホスト装置から入力されるデータ、又は前記フラッシュ型EEPROMから読み出されたデータを一時的に記憶するQ個(QはPの整数倍)のデータバッファと、を備え、前記Q個のデータバッファの各々は、前記フラッシュ型EEPROMに対する書込単位としての最小単位メモリ領域をN個(Nは2以上)有し、前記N個の最小単位メモリ領域の総容量が、前記フラッシュ型EEPROMのデータ消去単位に等しいことを特徴とし、前記P個のフラッシュ型EEPROMは、各々等しい数の前記データバッファに対応し、前記ホスト装置と前記メモリカード装置とのデータ転送は、基準転送クロックに同期して行われ、前記フラッシュ制御手段は、前記基準転送クロックの周波数に応じて、データ記憶に用いる前記データバッファの最小単位メモリ領域の個数を制御し、データ記憶に使用しない前記最小単位メモリ領域の電源を遮断するようにしたことを特徴とするものである。
【0020】
本願の請求項3の発明は、外部のホスト装置と制御信号及びデータを送受信するホストインタフェース手段と、消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するP個(Pは2以上)のフラッシュ型EEPROMと、前記ホストインタフェース手段を介して入力される制御信号及びアドレスに応じて、前記フラッシュ型EEPROMの所定のデータ領域における読出動作、書込動作、及び消去動作を制御するフラッシュ制御手段と、前記ホストインタフェース手段を介して前記ホスト装置とデータを入出力し、前記ホスト装置から入力されるデータ、又は前記フラッシュ型EEPROMから読み出されたデータを一時的に記憶するQ個(QはPの整数倍)のデータバッファと、を備え、前記Q個のデータバッファの各々は、前記フラッシュ型EEPROMに対する書込単位としての最小単位メモリ領域をN個(Nは2以上)有し、前記N個の最小単位メモリ領域の総容量が、前記フラッシュ型EEPROMのデータ消去単位に等しいことを特徴とし、前記P個のフラッシュ型EEPROMは、各々等しい数の前記データバッファに対応し、前記ホスト装置と前記メモリカード装置とのデータ転送は、基準転送クロックに同期して行われ、前記フラッシュ制御手段は、前記ホスト装置からのデータ転送期間及び転送間隔を含むデータ転送レートに応じて、データ記憶に用いる前記データバッファの最小単位メモリ領域の個数を制御し、データ記憶に使用しない前記最小単位メモリ領域の電源を遮断するようにしたことを特徴とするものである。
【0027】
【発明の実施の形態】
以下、本発明の実施の形態におけるメモリカード装置について、図面を参照しながら説明する。
(実施の形態1)
図1は本発明の実施の形態1におけるメモリカード装置の構成を示すブロック図である。このメモリカード装置は、ホストインタフェース101、コントローラ102、バッファ制御回路103、データバッファ104,105,106、フラッシュ制御回路107、フラッシュ型EEPROM108,109,110を含んで構成される。
【0028】
ホストインタフェース101は、外部のホスト装置と制御信号及びデータを送受信するインタフェースである。フラッシュ型EEPROM108,109,110は、消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するROMである。一般的にはP個のフラッシュ型EEPROMが設けられるものとする。フラッシュ制御回路107は、ホストインタフェース101を介して入力される制御信号及びアドレスに応じて、フラッシュ型EEPROM108,109,110の所定のデータ領域における読出動作、書込動作、及び消去動作を制御するものである。データバッファ104,105,106は、ホストインタフェース101を介してホスト装置とデータを入出力し、ホスト装置から入力されるデータ、又はフラッシュ型EEPROM108,109,110から読み出されたデータを一時的に記憶するものである。一般的にはQ個(QはPの整数倍)のデータバッファが設けられる。
【0029】
本発明のメモリカード装置では、データバッファは、フラッシュ型EEPROMに対する書込単位としての最小単位メモリ領域をN個有し、N個の最小単位メモリ領域の総容量が、フラッシュ型EEPROMのデータ消去単位に等しいことを特徴とする。
【0030】
このように構成された本実施の形態によるメモリカード装置において、待機状態を解消する動作について説明する。図2は本実施の形態のメモリカード装置において、ホスト装置から送信されてきたデータを、フラッシュ型EEPROM108〜110に書き込む場合の動作を示す説明図である。
【0031】
このメモリカード装置は、ホスト装置からの命令に従って、ホスト装置から送られてきたデータをフラッシュ型EEPROMに書き込む機能と、フラッシュ型EEPROMから読み出したデータをホスト装置に出力する機能と、フラッシュ型EEPROMの所定の領域内のデータを消去する機能を有する。
【0032】
ホスト装置から入力される命令(読出、書込、消去)、アドレス(データ格納アドレス)、書込データは、ホストインタフェース101を介してメモリカード装置に入力される。またメモリカード装置から読み出された読出データは、ホストインタフェース101を介してホスト装置に出力される。ホストインタフェース101はホスト装置から入力された命令及びアドレスを解読し、コントローラ102に解読内容を伝える。
【0033】
バッファ制御回路103は、ホストインタフェース101及びコントローラ102の制御信号に基づき、データバッファ104,105,106を制御し、ホストインタフェース101を介してデータを入出力する。データバッファ104はフラッシュ型EEPROM108への書込データ、又はフラッシュ型EEPROM108からの読出データを一時的に記憶する。データバッファ105はフラッシュ型EEPROM109への書込データ、又はフラッシュ型EEPROM109からの読出データを一時的に記憶する。データバッファ106はフラッシュ型EEPROM110への書込データ、又はフラッシュ型EEPROM110からの読出データを一時的に記憶する。
【0034】
そして、フラッシュ制御回路107は、コントローラ102の指示に従って、データバッファ104,105,106のデータを読み出し、フラッシュ型EEPROM108,109,110に夫々書き込む。またフラッシュ制御回路107は、フラッシュ型EEPROM108,109,110からデータを読み出し、読出データをデータバッファ104,105,106に夫々出力する。更にフラッシュ制御回路107は、フラッシュ型EEPROM108,109,110の所定エリアに書き込まれているデータを消去する動作も行う。
【0035】
次に、メモリカード装置の動作を、消去、読み出し、書き込みの各場合に分けて説明する。まず、消去動作を説明する。ホスト装置から、消去命令と消去エリアを指定するアドレスが送られてくると、ホストインタフェース101はその命令及びアドレスを解読し、コントローラ102に解読内容を出力する。コントローラ102は解読内容に基づき、フラッシュ制御回路107を動作させる。フラッシュ制御回路107はコントローラ102の命令に従い、消去アドレスに該当するフラッシュ型EEPROM108,109,110の何れかの所定のエリアのデータを消去し、消去完了後、消去完了の信号をコントローラ102に返す。コントローラ102は受け取った消去完了信号に基づき、ホストインタフェース101を介してホスト装置に対して消去完了の返答を返す。この場合のフラッシュ型EEPROMは、図2の(2)〜(4)に示す消去の状態にある。
【0036】
次に、読出動作を説明する。ホスト装置から読出命令と読出開始アドレスが送られてくると、ホストインタフェース101はその命令及びアドレスを解読してコントローラ102に解読内容を出力する。コントローラ102は解読内容に基づき、フラッシュ制御回路107を動作させる。フラッシュ制御回路107はコントローラ102の命令に従い、読出開始アドレスに該当するフラッシュ型EEPROM108,109,110の何れかの所定のアドレスからデータを読み出し、該当するデータバッファ104,105,106の何れかにデータを出力する。尚、データバッファ104,105,106は、読出命令を受け取った段階で、データ内容を初期化しているものとする。
【0037】
バッファ制御回路103は、データバッファ104〜106からデータを読み出し、ホストインタフェース101を介して読出データをホスト装置に返す。以上の読み出し動作は、ホスト装置から読出動作停止の命令を受け取るまで繰り返される。ホスト装置から読出停止命令が出されたときは、ホストインタフェース101はその命令を解読してコントローラ102に解読内容を出力する。コントローラ102は解読内容に基づき、フラッシュ制御回路107及びバッファ制御回路103の動作を停止させる。読出動作の停止完了後、停止完了の信号をコントローラ102に返す。コントローラ102は受け取った停止完了信号に基づき、ホストインタフェース101を介してホスト装置に対して読出停止完了の返答を返す。
【0038】
尚、上記では読出動作は、ホスト装置から読出開始アドレスを指定して、読出停止命令で読出動作を完了させる例で説明したが、ホスト装置から読出開始アドレス及び読出データ数を指定しても、或いはホスト装置から読出開始アドレス及び読出終了アドレスを指定しても、同様な動作になることはいうまでもない。
【0039】
次に、書込動作を説明する。ホスト装置から、書込命令と書込開始のアドレス及びデータが送られてくると、ホストインタフェース101はその命令及びアドレスを解読してコントローラ102に解読内容を出力する。コントローラ102は解読内容に基づき、フラッシュ制御回路107を動作させる。フラッシュ制御回路107はコントローラ102の命令に従い、書込開始アドレスに該当するフラッシュ型EEPROM108,109,110の何れかに対応した所定のアドレスからデータをデータバッファ104,105,106に書込み、ホスト装置から書込停止命令が来るまで書込みを続ける。
【0040】
書込動作を図2を用いてより詳細に説明する。フラッシュ型EEPROMは原理上重ね書きができない。例えばNAND構成のフラッシュ型EEPROMでは、データを書き込む前に一度データを消去して書込対象エリア内のデータを「1」にし、その後新規のデータを書き込むようにしている。また、消去される最小単位及び書込単位も決まっている。ここで、消去単位をブロックとし、最小書込単位をページとし、1ブロックを3ページとして説明する。ホスト装置から書込命令が来ると、図2の(2)〜(4)の左部分に示すように、消去動作をフラッシュ型EEPROM108,109,110の全てについて同時に行う。その間に、ホスト装置からは転送されるデータは、図2(1)に示すように、バッファ制御回路103の制御によってデータバッファ104に記憶され、データバッファ104が一杯になれば次にデータバッファ105へ、続いてデータバッファ106に記憶される。尚、データバッファは書込命令を受け取った段階でデータ内容が初期化されているものとする。
【0041】
消去動作が完了すると、1ページ毎にデータバッファからデータをフラッシュ型EEPROMに転送し、データの書き込みを行う。その場合、データバッファ104に記憶されているデータはフラッシュ型EEPROM108に書き込まれ、同様にデータバッファ105に記憶されているデータはフラッシュ型EEPROM109に書き込まれ、データバッファ106に記憶されているデータはフラッシュ型EEPROM110に書き込まれる。図2では、ホスト装置からのデータ転送時間がフラッシュ型EEPROMの消去時間よりも短い場合を示している。既にデータバッファ104〜106にはホスト装置からのデータが蓄積されているため、3個のフラッシュ型EEPROM108〜110は同時にデータの書き込みを行うことができる。
【0042】
以上の書込動作は、ホスト装置から書込動作停止の命令を受け取るまで繰り返される。ホスト装置から書込停止の命令が出されたときは、ホストインタフェース101はその命令を解読してコントローラ102に解読内容を出力する。コントローラ102は解読内容に基づき、フラッシュ制御回路107及びバッファ制御回路103の動作を停止させる。書込動作停止完了後、停止完了の信号をコントローラ102に返す。コントローラ102は受け取った停止完了信号に基づき、ホストインタフェース101を介してホスト装置に対して書込停止完了の返答を返す。
【0043】
尚、上記では書込動作は、ホスト装置から書込開始アドレスを指定して、書込停止命令で書込動作を完了させる例で説明しているが、ホスト装置から書込開始アドレス及び書込データ数を指定しても、或いはホスト装置から書込開始アドレス及び書込終了アドレスを指定しても、同様の動作になることはいうまでもない。
【0044】
尚、図1に示す構成では、フラッシュ型EEPROMの消去単位の容量を持つデータバッファ104〜106を1組しか設けていない。このため、図2(1)に示すデータバッファの動作におけるフラッシュ型EEPROMへの転送期間においては、ホスト装置を待機させておく必要がある。しかし、1つのフラッシュ型EEPROMに対してデータバッファを2組以上備えれば、ホスト装置は絶え間なくデータを転送することができる。
【0045】
また、3ブロック未満のデータが転送された場合は、ホスト装置からの転送データのない区間に該当するフラッシュ型EEPROMへの書込動作を停止すればよい。
【0046】
また、例えばフラッシュ型EEPROM108の2ページ目のみのデータを更新したい場合、フラッシュ制御回路107は、フラッシュ型EEPROM109及び110の書込動作を停止し、フラッシュ型EEPROM108の1及び3ページ目を待避させるだけでよく、そのため待避処理時間は従来例のメモリカード装置に比べて短くて済む。
【0047】
以上のように本実施の形態のメモリカード装置によれば、フラッシュ型EEPROMの消去単位の容量を持つデータバッファを、フラッシュ型EEPROMの少なくとも構成数、或いはその整数倍備えることで、ホスト装置を待機させることなくデータを転送することができる。また、1つのフラッシュ型EEPROMには、消去単位毎に独立にデータを書き込むことができるため、フラッシュ型EEPROMの消去単位未満のデータを書き込む場合、データ待避処理時間を短くすることができる。そのため、高速にデータ書込みが可能な大容量メモリカード装置を実現できる。
【0048】
(実施の形態2)
次に本発明の実施の形態2におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図1に示す実施の形態1のメモリカード装置と同一である。図3は本実施の形態によるメモリカード装置において、データバッファ104〜106の構成を示すブロック図である。ここでは、フラッシュ型EEPROMの消去単位を1ブロックとし、最小書込単位を1ページとし、1ブロックをN(Nは2以上の整数)ページとしている。
【0049】
図3において、データバッファ104〜106は、1ブロック即ちNページ分の記憶領域を有し、夫々の最小単位メモリ領域をメモリ301,302,・・・305とする。メモリ301は1ページ分の容量の1ページ目に対応し、メモリ302は1ページ分の容量の2ページ目に対応し、メモリ303は1ページ分の容量の3ページ目に対応し、メモリ304は1ページ分の容量の4ページ目に対応し、メモリ305は1ページ分の容量のNページ目に対応する。メモリ301,302,303,304・・・305には、電源スイッチ306,307,308,309・・・310が夫々設けられている。これらの電源スイッチ306〜310は、図1のフラッシュ制御回路107により開閉制御される。
【0050】
本実施の形態のフラッシュ制御回路107は、ホスト装置からのデータ転送量に基づき、データ記憶に用いる最小単位メモリ領域の個数を制御し、データ記憶に使用しない最小単位メモリ領域の電源を遮断する機能を有する。
【0051】
このように構成された本実施の形態によるメモリカード装置の動作を説明する。基本的な動作は実施の形態1のメモリカード装置と同じであるため、ここでは相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送される読み書きするデータ量が1ブロック未満である場合、ホスト装置は扱うデータ量に応じて、使用する最小単位メモリ領域の数をメモリカード装置に命令する。コントローラ102はこの命令を解読し、フラッシュ制御回路107を介してメモリ数に応じて最小単位メモリ領域の電源スイッチを制御する。例えば、転送するデータが2ページ分であれば、ホスト装置は使用するメモリ数「2」をメモリカード装置に命令する。それを受けて、コントローラ102は、フラッシュ制御回路107を介して電源スイッチ306,307をオンに設定し、電源スイッチ308、309,・・・310をオフに設定する。これにより、データバッファ104〜106の消費電力は2/Nに減少する。
【0052】
このような実施の形態のメモリカード装置によれば、フラッシュ型EEPROMの最小単位メモリ領域を、データバッファ内に複数個設け、最小単位メモリ領域のトータル容量をフラッシュ型EEPROMの消去単位の容量と等しくする。このような構成のデータバッファを、フラッシュ型EEPROMの少なくとも構成数、或いはその整数倍だけ備えるようにする。こうして、ホスト装置からの命令により、最小単位メモリ領域毎にデータバッファの動作を部分的に停止することで、省電力化が可能な大容量メモリカード装置を実現できる。
【0053】
(実施の形態3)
次に本発明の実施の形態3におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図1に示す実施の形態1のメモリカード装置と同一である。また図1に示すデータバッファ104〜106は、図3で示す構成を有するものとする。ここでも、フラッシュ型EEPROMの消去単位を1ブロックとし、最小書込単位を1ページとし、1ブロックをNページとしている。
【0054】
本実施の形態のフラッシュ制御回路107は、基準転送クロックの周波数に応じて、データ記憶に用いるデータバッファ104〜106の最小単位メモリ領域の個数を制御し、データ記憶に使用しない最小単位メモリ領域の電源を遮断する機能を有する。
【0055】
図4は本実施の形態によるメモリカード装置において、データと転送クロックと関係を示す動作説明図である。本実施の形態のメモリカード装置の基本的な動作は、実施の形態1のメモリカード装置と同じであるため、相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送されるデータ、即ち読み書きするデータは、図4(5)の転送クロックに同期して行われる。ここでは、図4(1)〜(4)に示すようにデータバス幅が4ビットの場合を示している。転送クロックの1クロックで4ビットのデータが転送されるため、転送クロックの周波数から転送されるデータ量が特定できる。従って、図1のコントローラ102はホストインタフェース101で動作している転送クロックの周波数を検出して転送データ量を算出し、必要なデータバッファ容量を計算する。その計算結果に基づきフラッシュ制御回路107はデータバッファ104〜106の電源スイッチ306〜310を制御する。特にデータ量が1ブロック未満である場合は、データバッファ104〜106の消費電力は減少する。
【0056】
このような実施の形態のメモリカード装置によれば、フラッシュ型EEPROMの最小単位メモリ領域をデータバッファ内に複数個設け、前記最小単位メモリ領域のトータル容量をフラッシュ型EEPROMの消去単位の容量と等しくする。このような構成のデータバッファを、フラッシュ型EEPROMの少なくとも構成数、或いはその整数倍だけ備えるようにする。そしてデータ転送用の転送クロックの周波数に応じて、最小単位メモリ領域の動作を所定数だけ停止することで、省電力化が可能な大容量のメモリカード装置を実現できる。
【0057】
(実施の形態4)
次に本発明の実施の形態4におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図1に示す実施の形態1のメモリカード装置と同じである。また図1に示すデータバッファ104〜106は、図3で示す構成を有するものとする。ここでも、フラッシュ型EEPROMの消去単位を1ブロックとし、最小書込単位を1ページとし、1ブロックをNページとしている。
【0058】
本実施の形態のフラッシュ制御回路107は、ホスト装置からのデータ転送期間及び転送間隔を含むデータ転送レートに応じて、データバッファ104〜106のデータ記憶に用いる最小単位メモリ領域の個数を制御し、データ記憶に使用しない最小単位メモリ領域の電源を遮断する機能を有する。
【0059】
図5は本実施の形態によるメモリカード装置において、ホスト装置からのデータの転送期間と転送間隔を示す動作説明図である。本実施の形態のメモリカード装置の基本的な動作は、実施の形態1のメモリカード装置と同じであるため、相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送されるデータは、図5に示すように転送間隔がTkであり、実際にデータを転送しているデータ転送期間がTtとする。このように、転送速度を重視しない状況も多々存在する。このような場合、実際にデータが転送される時間と転送クロック周波数とより、コントローラ102は転送されるデータ量を算出し、必要なデータバッファ容量を求めることができる。そして算出結果に基づいてフラッシュ制御回路107がデータバッファ104〜106の電源スイッチ306〜310を制御する。こうしてデータ転送期間中の消費電力を削減すると共に、データ転送されない時間もコントローラ102はデータ量を算出し、データが転送されていない期間は、データバッファ104〜106の電源スイッチ306〜310を全てオフとすることにより、データバッファ104〜106の消費電力をゼロにすることができる。
【0060】
このような実施の形態のメモリカード装置によれば、フラッシュ型EEPROMの最小単位メモリ領域を、データバッファ内に複数個設け、最小単位メモリ領域のトータル容量をフラッシュ型EEPROMの消去単位の容量と等しくする。このような構成のデータバッファを、フラッシュ型EEPROMの少なくとも構成数、或いはその整数倍だけ備えるようにする。そしてデータ転送レート(データ転送期間及び転送間隔)に応じて、必要な期間のみ必要最小限のデータバッファを動作させることで、省電力化が可能な大容量のメモリカード装置を実現できる。
【0061】
(実施の形態5)
次に本発明の実施の形態5におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図1に示す実施の形態1のメモリカード装置と同一である。図6は本実施の形態によるメモリカード装置の動作説明図であり、(1)はホスト装置の処理を示し、(2)はメモリカード装置の処理を示す。
【0062】
本実施の形態のフラッシュ制御回路107は、ホスト装置からデータ読出命令を受けた場合は、データバッファの容量分だけフラッシュ型EEPROMからデータを先読みしてデータバッファに格納し、データの先読後は少なくともデータバッファを動作させる機能を有する。
【0063】
本実施の形態のメモリカード装置の基本的な動作は、実施の形態1のメモリカード装置と同じであるため、相違点のみを詳しく説明する。このメモリカード装置は、データの読み出し時に特徴があるので、データ読み出し時の動作説明を行う。
【0064】
ホスト装置からデータ読出命令を受けると、コントローラ102は図6(2)に示すように、フラッシュ制御回路107を制御してデータバッファ104〜106のメモリ容量分(3ブロック以上)、フラッシュ型EEPROM108〜110からデータを先読みする。その後、ホストインタフェース101、バッファ制御回路103、データバッファ104〜106のみを活かして、他のブロックの動作を停止するか、少なくともフラッシュ型EEPROMの動作を停止する。このことにより省電力化を図る。そして、バッファ制御回路103は、図6(1)に示すように、ホストインタフェース101を介して、ホスト装置の要求に応じて、先読みしたデータをデータバッファ104〜106より取り出す。
【0065】
また、バッファ制御回路103は、データバッファ104〜106に記憶されているデータ量が所定量以下になると、コントローラ102に信号を送る。それを受けてコントローラ102は動作を開始し、他のブロックの動作を再開させて、再びデータバッファ104〜106が一杯になるまでデータの先読みを行い、以降同様の動作を繰り返す。
【0066】
このような実施の形態のメモリカード装置によれば、ホスト装置からデータ読出命令を受けると、フラッシュ型EEPROMよりデータをデータバッファの容量分先読みし、その後はホストインタフェース、バッファ制御回路及びデータバッファのみを動作させ、それ以外のブロックの動作を停止する。こうして、省電力化が可能なメモリカード装置を実現できる。
【0067】
(実施の形態6)
次に本発明の実施の形態6におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図1に示す実施の形態1のメモリカード装置と同一である。図7はデータ書込時における本実施の形態のメモリカード装置の動作シーケンスを示す説明図である。
【0068】
本実施の形態のフラッシュ制御回路107は、複数個設けられたフラッシュ型EEPROMのうち、ホスト装置からの命令によって同時動作の個数を制御する機能を有する。尚、以下で述べる同時動作とは、フラッシュ型EEPROMにおいて、消費電力が大きくなるモード、即ち消去動作や書込動作が複数のフラッシュ型EEPROMで同時に行われることを意味する。
【0069】
本実施の形態のメモリカード装置の基本的な動作は、実施の形態1のメモリカード装置と同じであるため、相違点のみを詳しく説明する。図7(1)に示すように、ホスト装置とメモリカード装置間で転送されるデータ転送速度が低い場合、ホスト装置は扱うデータ転送速度に応じて同時に動作させるフラッシュ型EEPROMの個数を、メモリカード装置に命令するものとする。コントローラ102はこの命令を解読し、同時に動作するフラッシュ型EEPROMの個数を制御する。例えば、同時に動作するフラッシュ型EEPROMの個数が2個であれば、ホスト装置は同時動作させるフラッシュ型EEPROMの個数「2」をメモリカード装置に伝える。コントローラ102はこの命令を受け取り、書込動作であれば、図7(2)〜(4)に示すように消去、データ転送、書込動作のいずれかが同時に発生する期間を最大2個になるように制御する。こうしてフラッシュ型EEPROMが消費する電流量を抑え、とりわけ内部抵抗の高い電源、例えば電池を使用したときの省電力を実現することができる。
【0070】
このような実施の形態のメモリカード装置によれば、複数のフラッシュ型EEPROMを備えた構成において、ホスト装置からの命令により同時動作のフラッシュ型EEPROMの個数を制御することで、消費電流を抑えて省電力化を図ることができる。特に内部抵抗が大きい電池からなる電源を使用しても、動作時間の長い大容量のメモリカード装置を実現できる。
【0071】
(実施の形態7)
次に本発明の実施の形態7におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図1に示す実施の形態1のメモリカード装置と同一である。また図1に示すデータバッファ104〜106は、図3で示す構成を有するものとする。
【0072】
本実施の形態のフラッシュ制御回路107は、ホスト装置からの命令によって与えられたデータバッファの最小単位メモリ領域の組み合わせ、又は複数個設けられたフラッシュ型EEPROMの同時動作の個数を初期値データとし、メモリカード装置の動作終了時にフラッシュ型EEPROMに初期値データを記録し、メモリカード装置の次回動作時はホスト装置からの命令がなくともフラッシュ型EEPROMに記録された初期値データを用いて、データバッファ及びフラッシュ型EEPROMの同時動作の個数を制御する機能を有する。
【0073】
本実施の形態のメモリカード装置の基本的な動作は、実施の形態1のメモリカード装置と同じであるため、相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送されるデータ量が1ブロック未満である場合、ホスト装置は扱うデータ量に応じて使用する最小単位メモリ領域の数をメモリカード装置に命令する。コントローラ102はこの命令を解読し、メモリ領域の数に応じて、フラッシュ制御回路107がデータバッファ104〜106の電源スイッチを制御する。例えば、転送するデータが2ページ分であれば、ホスト装置は使用する最小単位メモリ領域の数を「2」とし、メモリカード装置に命令する。これを受けて、コントローラ102は、図3の電源スイッチ306,307をオンに設定し、電源スイッチ308、309,・・・310をオフに設定するようフラッシュ制御回路107に指示する。これにより、例えばデータバッファ104の消費電力は2/Nに減少する。
【0074】
それとは別に、図8に示すようにホスト装置から受け取った命令を解読し、最小単位メモリ領域の数をフラッシュ型EEPROM108〜110の何れかのメモリ領域に記録する。記録する頻度は、ホスト装置から命令を受け取る毎に行うものとする。そして、メモリカード装置の電源を再投入した場合や、リセットした場合のように、メモリカード装置が初期化された際には、コントローラ102がフラッシュ制御回路107を制御して、フラッシュ型EEPROMの所定部分に記録している最小単位メモリ領域の数を読み出す。そして、電源スイッチ306〜310を制御して、前回ホスト装置から命令を受けた状態を再現する。
【0075】
またホスト装置とメモリカード装置間で転送されるデータ転送速度が低い場合、ホスト装置は扱うデータ転送速度に応じて、同時に動作させるフラッシュ型EEPROMの個数をメモリカード装置に命令する。この命令を解読し、コントローラ102はその命令に応じて、同時に動作するフラッシュ型EEPROMの個数を制御する。例えば、同時に動作するフラッシュ型EEPROMの個数が2個であれば、ホスト装置は同時動作させるフラッシュ型EEPROMの個数「2」をメモリカード装置に命令する。それを受けて、コントローラ102は、書込動作であれば、図7に示すように、消去、データ転送、書込動作のいずれかが同時に発生する期間を最大2個になるように制御する。こうしてフラッシュ型EEPROMが消費する電流量を抑え、とりわけ内部抵抗の高い電源を使用したときの省電力を実現することができる。
【0076】
上記動作とは別に、図8に示すように、ホスト装置から受け取った同時動作のフラッシュ型EEPROMの個数を、フラッシュ型EEPROM108〜110の何れかの部分に記録する。記録する頻度は、ホスト装置から命令を受け取る毎に行うものとする。そして、メモリカード装置の電源を再投入した場合や、リセットした場合のように、メモリカード装置が初期化された際には、コントローラ102がフラッシュ制御回路107を制御して、フラッシュ型EEPROMの所定部分に記録した同時動作のフラッシュ型EEPROMの個数を読み出す。こうしてフラッシュ制御回路107を制御して、前回ホスト装置から命令を受けた状態を再現することができる。
【0077】
このような実施の形態のメモリカード装置によれば、フラッシュ型EEPROMの最小書込単位の容量を持つ最小単位メモリ領域を、データバッファ内に複数個設け、最小単位メモリ領域のトータル容量をフラッシュ型EEPROMの消去単位の容量と等しくする。このような構成のデータバッファを、フラッシュ型EEPROMの少なくとも構成数、或いはその整数倍だけ備えるようにする。そして、ホスト装置からの命令により、最小単位メモリ領域の動作を停止することで、省電力化を図ることができる。またホスト装置からのデータバッファの最小単位メモリ領域の個数を、フラッシュ型EEPROMの所定領域に命令が来る度に記録し、電源再投入やリセット時等の初期化された際に、フラッシュ型EEPROMの所定領域から最小単位メモリ領域の個数を読み出すことにより、前回ホスト装置から命令を受けた状態を再現することができる。こうすると、一層の省電力化が可能なメモリカード装置を実現できる。
【0078】
また、本実施の形態のメモリカード装置によれば、複数のフラッシュ型EEPROMを備えた構成において、ホスト装置からの命令により同時に動作させるフラッシュ型EEPROMの個数を制御することで、消費電流を抑えて省電力化を図ることができる。こうすると、内部抵抗が大きい電池からなる電源を使用しても、メモリカード装置を長時間動作させることができる。またホスト装置から同時動作のフラッシュ型EEPROMの個数の命令が来る度に、フラッシュ型EEPROMの所定領域にその個数を記録し、電源再投入やリセット時等の初期化された際に、フラッシュ型EEPROMの所定領域から同時動作のフラッシュ型EEPROMの個数を読み出し、前回ホスト装置から命令を受けた状態を再現することで、一層の省電力化が可能なメモリカード装置を実現できる。
【0079】
(実施の形態8)
次に本発明の実施の形態8におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図1に示す実施の形態1のメモリカード装置と同一である。図9はデータ書込時における本実施の形態のメモリカード装置の動作シーケンスを示す説明図である。
【0080】
本実施の形態のフラッシュ制御回路107は、基準転送クロックの周波数に応じて、データ記憶に用いるフラッシュ型EEPROMの同時動作の個数を制御する機能を有する。
【0081】
本実施の形態のメモリカード装置の基本的な動作は、実施の形態1のメモリカード装置と同じであるため、相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送されるデータは、図4に示すように転送クロックに同期して転送が行われる。ここでは、転送クロックの1クロックで4ビットのデータが転送されるため、転送クロックの周波数から転送されるデータ量が特定できる。従って、コントローラ102はホストインタフェース101で動作している転送クロックの周波数を検出して転送データ量を算出し、同時に動作させるフラッシュ型EEPROMの個数を算出することができる。その算出結果に基づきバッファ制御回路103及びフラッシュ制御回路107を制御する。
【0082】
例えば書込動作であれば、図9(1)に示すように転送クロックが遅くて、ホスト装置からのデータ転送が遅い場合、コントローラ102は同時動作、ここでは消去動作のフラッシュ型EEPROMの個数が2個に設定しても、ホスト装置に対する待機状態がないと判断し、同時動作させるフラッシュ型EEPROMの個数を「2」と決定する。そして図9(2)〜(4)に示すように、消去、データ転送、書込動作のいずれかが同時に発生する期間が最大2個になるように制御を行う。こうしてフラッシュ型EEPROMが消費する電流量を抑え、とりわけ内部抵抗の高い電源を使用したときの省電力を実現することができる。
【0083】
このような実施の形態のメモリカード装置によれば、複数のフラッシュ型EEPROMを備えた構成において、データ転送クロックの周波数に応じて同時動作のフラッシュ型EEPROMの個数を制御することで、消費電流を抑えて省電力化を図ることができる。このため内部抵抗が大きい電池からなる電源を使用しても、動作時間の長い大容量メモリカード装置を実現できる。
【0084】
(実施の形態9)
次に本発明の実施の形態9におけるメモリカード装置について説明する。本実施の形態におけるメモリカード装置の構成は、図1に示す実施の形態1のメモリカード装置と同一である。図10はデータ書込時における本実施の形態のメモリカード装置の動作シーケンスを示す説明図である。
【0085】
本実施の形態のフラッシュ制御回路107は、ホスト装置からのデータ転送期間及び転送間隔を含むデータ転送レートに応じて、データ記憶に用いるフラッシュ型EEPROMの同時動作の個数を制御する機能を有する。
【0086】
本実施の形態のメモリカード装置の基本的な動作は、実施の形態1のメモリカード装置と同じであるため、相違点のみを詳しく説明する。ホスト装置とメモリカード装置間で転送されるデータは、図10(1)に示すように、転送間隔がTkで、実際にデータを転送しているデータ転送期間がTtである。このように、転送速度を重視しない状況も多々存在する。このような場合、コントローラ102は実際にデータが転送される時間と転送クロック周波数とより、転送されるデータ量を算出する。そしてフラッシュ型EEPROM108〜110の消去、データ転送、書込みに要する時間を考慮して、同時動作させる個数を算出する。その算出結果に基づき、コントローラ102はバッファ制御回路103及びフラッシュ制御回路107を制御する。
【0087】
例えば、書込動作であれば図10(1)に示すように転送期間が短く、転送間隔が長い場合、同時に動作するフラッシュ型EEPROMの個数が2個でもホスト装置に対する待機状態がないと判断する。そしてコントローラ102は同時動作させるフラッシュ型EEPROMの個数を「2」と決定する。このようにすると、図10(2)〜(4)に示すように、消去、データ転送、書込動作のいずれかが同時に発生する期間を最大2個になるように制御を行い、フラッシュ型EEPROMの消費電流量を抑える。こうすると、内部抵抗の高い電源を使用したときの省電力化を図ることができる。
【0088】
このような実施の形態のメモリカード装置によれば、複数のフラッシュ型EEPROMを備えた構成において、データ転送レート、即ちデータ転送期間及び転送間隔に応じて、同時に動作させるフラッシュ型EEPROMの個数を制御することで、消費電流を抑えて省電力化を図ることができる。このため、内部抵抗が大きい電池からなる電源を使用しても、動作時間の長い大容量のメモリカード装置を実現できる。
【0089】
【発明の効果】
請求項1記載の発明によれば、メモリカード装置に実装されているフラッシュ型EEPROMの個数分又はその整数倍だけのデータバッファを設けることにより、フラッシュ型EEPROMの待機時間を削減することができる。さらに、ホスト装置からの命令によりデータバッファのサイズを変えて動作させ、不要なバッファメモリは電源を切ることで、省電力を実現することができる。
【0091】
請求項2記載の発明によれば、メモリカード装置に実装されているフラッシュ型EEPROMの個数分又はその整数倍だけのデータバッファを設けることにより、フラッシュ型EEPROMの待機時間を削減することができる。さらに、ホスト装置からの供給されるクロック信号の周波数により、データバッファのサイズを変えて動作させ、不要なバッファメモリは電源を切ることで、省電力を実現することができる。
【0092】
請求項3記載の発明によれば、メモリカード装置に実装されているフラッシュ型EEPROMの個数分又はその整数倍だけのデータバッファを設けることにより、フラッシュ型EEPROMの待機時間を削減することができる。さらに、ホスト装置からのデータ転送レート(データ転送期間及び転送間隔)に応じて、データバッファのサイズを変えて動作させ、不要なバッファメモリは電源を切ることで、省電力を実現することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1におけるメモリカード装置の構成を示すブロック図である。
【図2】実施の形態1におけるメモリカード装置の動作シーケンスを示す説明図である。
【図3】本発明の実施の形態2によるメモリカード装置において、データバッファの構成を示す説明図である。
【図4】本発明の実施の形態3によるメモリカード装置の動作説明図である。
【図5】本発明の実施の形態4によるメモリカード装置の動作説明図である。
【図6】本発明の実施の形態5によるメモリカード装置の動作説明図である。
【図7】本発明の実施の形態6によるメモリカード装置の動作説明図である。
【図8】本発明の実施の形態7によるメモリカード装置の動作説明図である。
【図9】本発明の実施の形態8によるメモリカード装置の動作説明図である。
【図10】本発明の実施の形態9によるメモリカード装置の動作説明図である。
【図11】従来のメモリカード装置の構成を示すブロック図である。
【図12】従来のメモリカード装置の動作説明図である。
【符号の説明】
101 ホストインタフェース
102 コントローラ
103 バッファ制御回路
104,105,106 データバッファ
107 フラッシュ制御回路
108,109,110 フラッシュ型EEPROM
Claims (3)
- 外部のホスト装置と制御信号及びデータを送受信するホストインタフェース手段と、
消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するP個(Pは2以上)のフラッシュ型EEPROMと、
前記ホストインタフェース手段を介して入力される制御信号及びアドレスに応じて、前記フラッシュ型EEPROMの所定のデータ領域における読出動作、書込動作、及び消去動作を制御するフラッシュ制御手段と、
前記ホストインタフェース手段を介して前記ホスト装置とデータを入出力し、前記ホスト装置から入力されるデータ、又は前記フラッシュ型EEPROMから読み出されたデータを一時的に記憶するQ個(QはPの整数倍)のデータバッファと、を備え、
前記Q個のデータバッファの各々は、
前記フラッシュ型EEPROMに対する書込単位としての最小単位メモリ領域をN個(Nは2以上)有し、前記N個の最小単位メモリ領域の総容量が、前記フラッシュ型EEPROMのデータ消去単位に等しいことを特徴とし、
前記P個のフラッシュ型EEPROMは、各々等しい数の前記データバッファに対応し、
前記フラッシュ制御手段は、
前記ホスト装置からのデータ転送量に基づき、データ記憶に用いる前記データバッファの最小単位メモリ領域の個数を制御し、データ記憶に使用しない前記最小単位メモリ領域の電源を遮断するようにしたことを特徴とするメモリカード装置。 - 外部のホスト装置と制御信号及びデータを送受信するホストインタフェース手段と、
消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するP個(Pは2以上)のフラッシュ型EEPROMと、
前記ホストインタフェース手段を介して入力される制御信号及びアドレスに応じて、前記フラッシュ型EEPROMの所定のデータ領域における読出動作、書込動作、及び消去動作を制御するフラッシュ制御手段と、
前記ホストインタフェース手段を介して前記ホスト装置とデータを入出力し、前記ホスト装置から入力されるデータ、又は前記フラッシュ型EEPROMから読み出されたデータを一時的に記憶するQ個(QはPの整数倍)のデータバッファと、を備え、
前記Q個のデータバッファの各々は、
前記フラッシュ型EEPROMに対する書込単位としての最小単位メモリ領域をN個(Nは2以上)有し、前記N個の最小単位メモリ領域の総容量が、前記フラッシュ型EEPROMのデータ消去単位に等しいことを特徴とし、
前記P個のフラッシュ型EEPROMは、各々等しい数の前記データバッファに対応し、
前記ホスト装置と前記メモリカード装置とのデータ転送は、基準転送クロックに同期して行われ、
前記フラッシュ制御手段は、
前記基準転送クロックの周波数に応じて、データ記憶に用いる前記データバッファの最小単位メモリ領域の個数を制御し、データ記憶に使用しない前記最小単位メモリ領域の電源を遮断するようにしたことを特徴とするメモリカード装置。 - 外部のホスト装置と制御信号及びデータを送受信するホストインタフェース手段と、
消去単位でデータを電気的に消去し、書込単位でデータを記録し、不揮発性のメモリセルを有するP個(Pは2以上)のフラッシュ型EEPROMと、
前記ホストインタフェース手段を介して入力される制御信号及びアドレスに応じて、前記フラッシュ型EEPROMの所定のデータ領域における読出動作、書込動作、及び消去動作を制御するフラッシュ制御手段と、
前記ホストインタフェース手段を介して前記ホスト装置とデータを入出力し、前記ホスト装置から入力されるデータ、又は前記フラッシュ型EEPROMから読み出されたデータを一時的に記憶するQ個(QはPの整数倍)のデータバッファと、を備え、
前記Q個のデータバッファの各々は、
前記フラッシュ型EEPROMに対する書込単位としての最小単位メモリ領域をN個(Nは2以上)有し、前記N個の最小単位メモリ領域の総容量が、前記フラッシュ型EEPROMのデータ消去単位に等しいことを特徴とし、
前記P個のフラッシュ型EEPROMは、各々等しい数の前記データバッファに対応し、
前記ホスト装置と前記メモリカード装置とのデータ転送は、基準転送クロックに同期して行われ、
前記フラッシュ制御手段は、
前記ホスト装置からのデータ転送期間及び転送間隔を含むデータ転送レートに応じて、データ記憶に用いる前記データバッファの最小単位メモリ領域の個数を制御し、データ記憶に使用しない前記最小単位メモリ領域の電源を遮断するようにしたことを特徴とするメモリカード装置。
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