JP5259257B2 - 記憶装置 - Google Patents

Description

この発明は、記憶装置に関し、多値フラッシュメモリを用いて構成され、例えばＨＤＤ置き換え可能な記憶装置に利用して有効な技術に関するものである。

ハードディスクドライブ（以下：ＨＤＤ）の置き換え製品として、記憶媒体に半導体不揮発性メモリを使用したＦＭＤ（Flash Memory Drive）の製品化を図った記憶装置として、例えば特開２００６−２５２５３５号公報がある。上記公報の記憶装置においては、システム側において予期しない電源遮断が行われた場合でもコンデンサの保持電荷を利用してコントローラ部及び不揮発性メモリ、揮発性メモリに対する動作電圧の供給を継続して、不揮発性メモリ等の正常動作終了状態を確保することが示されている。また、多値不揮発性半導体記憶装置に関しては、例えば特開２００７−０８０３０７号公報、特開２００８−０６５９７８号公報がある。
特開２００６−２５２５３５号公報 特開２００７−０８０３０７号公報 特開２００８−０６５９７８号公報

前記特許文献１のＦＭＤにおいては、電源遮断検出後に揮発性メモリの内容を２値フラッシュメモリに書き込むために必要な時間をキャパシタに蓄積された電荷（保持電圧）でまかなうものである。この書き込み時間として数百ミリ秒を確保する場合、キャパシタの容量値は０．１Ｆ程度の比較的大きな容量に設定する必要がある。本願発明者においては、上記ＦＭＤの大記憶容量化のために１つのメモリセルに２ビット以上の記憶が可能な多値フラッシュメモリを用いることを検討した。この場合、上記１ビットの記憶を行うフラッシュメモリのように２種類のしきい値電圧の分布とするような書き込み動作に比べ、１つのメモリセルの記憶ビット数に対応した２の巾乗ものしきい値電圧の分布、例えば１つのメモリセルに２ビット記憶させるとすると４種類のしきい値電圧の分布となるように制御された書き込み動作を行うことの必要から必然的に書き込み時間が長くなってしまう。このため、前記ＦＭＤにおける電源遮断時での正常動作終了時間等を前記のようにキャパシタによる蓄積電荷で実現するためには、キャパシタの更なる大容量化が必要となり、ＦＭＤの小型化や低コスト化の大きな障害になるという問題が生じる。

この発明の１つの目的は、簡単な構成で小型化が可能な記憶装置を提供することにある。この発明の他の目的は、小型、大記憶容量で使い勝手のよい記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される１つの実施例は、以下の通りである。記憶装置は、１つのメモリセルに複数ビットの記憶が可能とされた半導体不揮発性メモリと、半導体揮発性メモリと、上記半導体不揮発性メモリ及び半導体揮発性メモリに対してメモリアクセスを行うコントローラ部と、電源検出回路と、電圧保持回路とを有する。上記半導体不揮発性メモリは、１つのメモリセルに上記記憶可能な複数ビットに対応した複数アドレスが割り当てられ、かかる複数アドレスに対応した複数ページモードを有し、記憶領域に退避領域とデータ領域が割り当てられる。上記コントローラ部は、電源遮断時において上記電源検出回路の電源遮断検出信号により、上記電圧保持回路の保持電圧を上記コントローラ、半導体揮発性メモリ及び半導体不揮発性メモリの動作電圧に切り替え、上記半導体揮発性メモリの退避対象データを読み出して上記半導体不揮発性メモリの退避領域に対して上記複数ページモードのうち最下位ビットに対応した第１回目の第１ページモードのみにより書き込みを行う。上記コントローラ部は、電源投入時において上記電源投入検出信号により電源電圧を上記電圧保持回路の入力電圧、上記コントローラ、半導体揮発性メモリ及び半導体不揮発性メモリの動作電圧として供給し、上記半導体不揮発性メモリにおける退避領域の退避対象データを読み出して上記半導体揮発性メモリに書き込みを行い、この後の電源供給状態において上記半導体不揮発性メモリの退避領域以外に対する書き込み動作は上記第１ページモードを含む複数ページモードにより行う。

電源遮断時での半導体不揮発性メモリへの退避データの書き込みを最下位ビットに対応した第１回目の第１ページモードのみで行うことにより書き込み時間の短縮化が図られ、必要なキャパシタの容量値を小さくなり、簡単な構成で小型、大記憶容量で使い勝手のよい記憶装置を実現できる。

図３には、この発明に係る記憶装置の一実施例の概略ブロック図が示されている。この実施例の記憶装置は、ＨＤＤ互換記憶装置（Flash Memory Drive：ＦＭＤと略す）として、特に制限されないが、１０２４Ｍビットの記憶容量を持つ多値（４値）不揮発性メモリ（フラッシュメモリ）を、３２個又は６４個のように多数個を１つのパッケージの中に搭載して複数ページ分の記憶容量を持つようなファイルメモリを構成するようにされる。上記多値（４値）フラッシュメモリは、１つのメモリセルに２ビットの記憶が可能とされ、２ビットの書き込み情報に応じて４種類のしきい値電圧の分布のうちの１つに対応したしきい値電圧を持つようにされる。これにより、この実施例のＦＭＤは、１つのメモリセルに１ビットの記憶を行う５１２Ｍビットの記憶容量を持つフラッシュメモリを用いたＦＭＤに比べて同じパッケージサイズで２倍もの大きな記憶容量を持つようにされる。

これら多数個の不揮発性メモリは、不揮発性メモリＩ／Ｆ（インターフェイス）を通して内部バスＤＢに接続される。内部バスＤＢは、例えばＡＴＡ又はＳＣＳＩのようなインターフェイスＩ／Ｆを有するコントローラ部に接続される。上記コントローラ部は、ＣＰＵで示したような１チップマイクロコンピュータ等のようなコントローラと上記ＡＴＡ（AT Attachment)又はＳＣＳＩ(Small Computer System Interface) のようなインターフェイスＩ／Ｆとから構成される。したがって、コントローラ部は、不揮発性メモリインターフェイスＩ／Ｆに設けられたドライバと上記不揮発性メモリとの間でデータのやりとり、つまりはデータの書き込みや読み出しが行われる。また、特に制限されないが、コントローラ部に記憶回路ＲＥＧを有し、上記ＣＰＵ及びＡＴＡｏｒＳＣＳＩ Ｉ／Ｆの動作に必要な各種フラグ、モード等のような必要な情報が記憶される。

この実施例では、上記パッケージには、電源検出回路と電源遮断時の動作電圧を確保するためのコンデンサＣＰ及びスイッチＳＷ及び揮発性メモリを更に備えている。このコンデンサＣＰは、システム側において予期しない電源遮断が生じた場合でも、その蓄積電荷によって不揮発性メモリやコントローラ部及び揮発性メモリや電源検出回路に電圧を供給して、不揮発性メモリの中断処理を含めた正常終了状態まで動作電圧を維持するように動作する。上記のような中断処理が行われるような動作電圧確保のために、セラミックコンデンサを複数個並列して例えば約数百μＦ程度の容量値を持つようにされる。

上記電源検出回路は、マイクロコンピュータ等のようなホスト側からの電源電圧Ｖccを受けて、その電源投入と電源遮断を検出する。この検出信号は、ゲート回路Ｇの一方の入力に供給される。このゲート回路Ｇの他方の入力にはコントロール線を通したコントロール信号が供給される。ゲート回路Ｇは、例えばナンド（ＮＡＮＤ）ゲート回路のような論理回路からなり、電源投入又は電源遮断に対応したコントローラ部からの信号、あるいはコントロール線から供給される制御信号に対応してスイッチＳＷの制御や後述するような不揮発性メモリと揮発性メモリとの間でのデータ転送動作の指示に用いられる。

スイッチＳＷは、ゲート回路Ｇの出力信号によって切り替えられ、コンデンサＣＰが電源Ｖccによる充電動作から、その保持電圧を記憶装置ＦＭＤの内部回路の動作電圧として供給する動作を行う。上記電源検出回路は、上記コンデンサＣＰの保持電圧が有効に利用できるようにするために、コンデンサＣＰで形成された動作電圧がシステム側に逆流してしまうのを防止するような機能も持つものである。最も簡単な構成は、ダイオード等の一方向性素子を通してシステム側からの電源電圧Ｖccが、記憶装置ＦＭＤの電源電圧として上記スイッチＳＷを通してコンデンサＣＰにチャージアップされるとともに、コントロール部、不揮発性メモリ、揮発性メモリ、インターフェイス回路Ｉ／Ｆ及び電源検出回路に伝えられる。

システム側において電源遮断等が発生した場合、上記のように電圧検出回路によりコントローラ部及び不揮発性メモリにはコンデンサＣＰから動作電圧が維持される逆流防止が行われるとともに、インターフェイス回路Ｉ／Ｆが上記システム側からの信号に応答しないように制御され、揮発性メモリや記憶回路ＲＥＧに退避データが存在するときには不揮発性メモリの退避領域にかかる退避データの退避が行われる。もしも不揮発性メモリへの書き込み動作中ならば、リセットコマンドが発行されて不揮発性メモリの書き込み動作の中断処理される。同様に、不揮発性メモリの消去動作中ならばリセットコマンドが発行されて不揮発性メモリの消去動作も中断処理される。

上記記憶装置ＦＭＤは、例えば２．５インチのハードディスクドライブ装置と同様な外形サイズ（７０．０×１００．０×９．５ｍｍ）又は３．５インチのハードディスクドライブ装置と同様な外形サイズ（１０１．６×１４６．０×２５．４ｍｍ）のパッケージに搭載され、インターフェイス回路ＩＮＦに接続されるコネクタピンも上記２．５インチのハードディスクドライブ装置又は３．５インチのハードディスクドライブ装置と同様なものが用いられる。これにより、この実施例の記憶装置ＦＭＤは、ＨＤＤ（ハードディスクドライブ）互換性記憶装置とされる。

揮発性メモリは、例えばＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）からなり、多値フラッシュメモリの書き換え耐性を向上させる為、ホストからの書き込みデータ、およびそれらを管理などする非ホストデータを維持、キャッシュするため等に用いられる。

この実施例の記憶装置ＦＭＤにおいては、電源検出回路によって電源遮断を検出したときの動作中の取扱いは、正常動作完了させるまで待つ場合と、動作中断させる場合が選択できる。これは、動作中の処理内容、そのメモリコントローラ部による揮発性メモリから不揮発性メモリに書き込むデータ量（所要時間）および電源再投入時の継続可否などから決められる。

図１には、この発明に係る記憶装置における揮発性メモリ１と不揮発性メモリ２の対応関係の説明図が示されている。揮発性メモリ１は、上記ＳＤＲＡＭにより構成される。揮発性メモリ１に記憶されるデータの具体的な内容、および仕組みは特に問わないが、多値フラッシュメモリの書き換え耐性を向上させるための内容や高速メモリアクセス実現に用いられることができる。例えばホストデータ、一次キャッシュのようにホストライトで、揮発性メモリ上のデータがキャッシュヒット、あるいはデータの継続アドレスからの開始に該当すると不揮発性メモリ２の余分な書き換えを削減できる。また、コントローラ部での制御動作に用いられる非ホストデータ、一次キャッシュのようにホストアクセス論理アドレスがアドレスを管理する情報にキャッシュヒットすればアドレスを管理する情報自体の不揮発性メモリへの書き換えを削減できる。

電源遮断時に揮発性メモリ１に維持、キャッシュする内容の一部あるいは全てを、不揮発性メモリ２に書き込む。このような電源遮断時のデータ不揮発化を行う退避データの不揮発性メモリ２への書き込み時間の短縮化のために、上記不揮発性メモリ２においては、特定の記憶領域が退避領域４として設定されている。これ以外の記憶領域はデータ領域３とされる。なお、退避領域４、データ領域３の他に不揮発性メモリ２にコントローラ部のＣＰＵ等の動作に必要なデータを記憶する専用領域を設けるものであってもよい。

上記不揮発性メモリ２において、１つのメモリセルに２ビットの記憶が可能とされる場合、１つのメモリセルに記憶される２ビットは、異なるページのデータとして割り付けられる。例えば、ＮＡＮＤ型フラッシュメモリでは、２キロバイトや４キロバイト等のページ単位毎にデータの書き込みと読み出しが行われる。上記２ビットを記憶させる場合、１つのメモリセルに２つのロウアドレスに対応するデータが記憶される。それを下位ページ（又は第１ページ）及び上位ページ（第２ページ）というように２つに分けられる。製品によっては、Ａページ、Ｂページというように呼ぶ場合もある。

上記退避領域４は、退避領域多値ページ構成に示すように、下位ページ５と上位ページ６の２つに分けられる。つまり、退避領域４は、例えばページ番号Page0,Page2,Page4,Page6,Page8 …が例えば下位ページ５とされ、例えばページ番号Page1,Page3,Page5,Page7,Page9 …が例えば上位ページ6 とされる。このうち、この実施例の記憶装置ＦＭＤにおいては、下位ページ５にのみに対して退避データの書き込みが行われ、上位ページ６については何も書き込まないようにされる。

図２には、特定の多値不揮発性メモリ製品についてのページ書き込み測定結果が示されている。上位（ワードページ）の書き込み時間は、約９６０ｕｓであり、下位（ワードページ）の書き込み時間は約２４０ｕｓで、上位ワードページの約１／４程度の優位差が存在している。このような下位（ワードページ）の上位（ワードページ）に対する優位差により、下位（ワードページ）のみによる退避データの書き込み動作に限定して使用することにより、多値フラッシュメモリを使用しつつ、電源遮断時に必要な退避データの不揮発化のための書き込み時間の短縮化を図ることができる。これにより、前記のように数百μＦ程度の容量値の小さなコンデンサＣＰを用いることができ、記憶装置ＦＭＤの小型化や低コスト化が実現できる。

図４には、この発明に係る記憶装置おける退避対象データの説明図が示されている。複数物理媒体の場合は、前記図３の実施例に対応しており、退避対象データが記憶回路ＲＥＧと揮発性メモリ（ＳＤＲＡＭ）のように複数にされる。この場合、それぞれにおいてバッファとして使用される部分が非退避対象とされる。記憶回路ＲＥＧにおいては常駐管理情報、非ホストデータキャッシュ０〜Ｎが、揮発性メモリ（ＳＤＲＡＭ）においてはホストデータキャッシュ０〜Ｍが退避対象として、電源遮断時には不揮発性メモリの退避領域に退避される。電源遮断時の退避したデータは、次回電源投入時に不揮発性メモリの退避領域の退避データが読み出されて、上記記憶回路ＲＥＧ及び揮発性メモリに再び展開（書き戻される）ことにより、電源遮断前後の揮発性メモリ内容の継続性が保持される。

単数物理媒体の場合は、前記図３の記憶回路ＲＥＧが省略されており、常駐管理情報、非ホストデータキャッシュ０〜Ｎ及びホストデータキャッシュ０〜Ｍとが退避対象として電源遮断時には不揮発性メモリの退避領域に退避される。電源遮断時の退避したデータは、次回電源投入時に不揮発性メモリの退避領域の退避データが読み出されて、揮発性メモリに再び展開（書き戻される）ことにより、電源遮断前後の揮発性メモリ内容の継続性が保持される。

図５には、この発明に係る記憶装置におけるデータ退避処理の一実施例のフローチャート図が示されている。この実施例では、次のステップ（１）ないし（９）により電源遮断から退避完了までの処理が行われる。

ステップ（１）では、電源検出回路により電源遮断検出が行われる。電源検出信号により前記のように動作電圧がキャパシタＣＰの蓄積電圧に切り替えられる。

ステップ（２）では、動作中処理有無が判定される。例えば、前記のように揮発性メモリあるいは不揮発性メモリに対して書き込み動作中であるか、あるいは不揮発性メモリに対して消去動作中であるかの判定が行われる。動作中なしと判定されたならステップ（６）に移行する。動作中と判定されたならステップ（３）に移行する。

ステップ（３）では、動作中処理中断有無が判定される。この判定は、動作終了までの時間が短い動作なら継続とされ、動作終了までの時間が長い動作なら中断とされる。例えば、揮発性メモリへの書き込み中なら動作継続とされ、不揮発性メモリへの書き込み動作や消去動作なら中断とされる。継続の判定されたならステップ（５）に移行し、中断と判定されたならステップ（４）に移行する。

ステップ（４）では、中断処理が行われる。中断処理は、動作を中断させることの他に再電源投入に際して動作継続の維持に必要な情報を揮発性メモリあるいは記憶回路に記憶させる。

ステップ（５）では、上記継続処理及び中断処理の完了待ちが行われる。

ステップ（６）では、不揮発性メモリ（記憶回路）の退避データを不揮発性メモリの退避領域の下位ワードページに書き込む。例えば前記図１の例では、ページPage0 に退避データの一部が書き込まれる。

ステップ（７）では、退避領域の１つのページに対する退避データの書き込み処理待ちが行われる。

ステップ（８）では、退避データに残りページがあるかが判定される。残ページがあるときには、ステップ（６）に戻り、次の下位ページPage2 に退避データの一部の書き込みが行われるとう動作が繰り返されて退避データの全てが複数の下位ページPage0-Page2-Page4-Page6 …のように順次書き込まれる。このような繰り返しにより退避分完了になるとステップ（９）に移行して退避完了とされる。

図６には、この発明に係る記憶装置におけるデータ復帰処理の一実施例のフローチャート図が示されている。この実施例では、次のステップ（１）ないし（９）により電源投入から復帰完了までの処理が行われる。

ステップ（１）では、電源検出回路により電源投入検出が行われる。電源検出信号により前記のように動作電圧がキャパシタＣＰからシステム電源電圧に切り替えられる。このとき、キャパシタＣＰにもシステム電源電圧が供給されて充電動作が行われる。

ステップ（２）では、退避データの検索が判定される。例えば、不揮発性メモリの退避領域のどこに退避データが記憶されているかを探し出す。

ステップ（３）では、上記検索結果により不揮発性メモリの退避領域の退避データを読み出し揮発性メモリに書き込む。前記の例では、ページPage0 の退避データを読み出して揮発性メモリ又は記憶回路ＲＥＧに書き込む。

ステップ（４）では、退避データに残りページがあるかが判定される。残ページがあるときには、ステップ（３）に戻り、次の下位ページPage2 の退避データを読み出して揮発性メモリに書き込むという動作が繰り返され、不揮発性メモリの複数の下位ページPage0-Page2-Page4-Page6 …の退避データが順次に読み出されて揮発性メモリあるいは記憶回路ＲＥＧに書き込まれる。このような繰り返しにより退避分完了になるとステップ（５）に移行する。

ステップ（５）では、次回路退避領域確保済みの判定が行われる。特に制限されないが、不揮発性メモリの退避領域は、電源遮断毎の退避データの更新による特性劣化を防ぐために複数の消去単位と、上記各消去単位に対して複数回分の退避データの書き込みが可能な記憶ブロックを有している。例えば第１と第２の消去単位を有し、第１の消去単位の記憶ブロックに電源遮断毎に上記退避データを順次書き込む。第１の消去単位の全記憶ブロックについて退避データの書き込むが行われると、第２の消去単位の記憶ブロックに退避データを書き込む。このようにして、第１と第２の消去単位に退避データが書き込まれてしまうと、次回退避領域が存在しなくなる。ステップ（５）では、上記のような退避領域に未書込記憶ブロックが存在するかの判定が行われる。未確保のときには、ステップ（６）に移行し、確保済みのときにはステップ（８）に移行する。

ステップ（６）では、前記例では第１の消去単位に対する消去コマンドの発行が行われる。前回の電源遮断により第１の消去単位の最後の記憶ブロックに対して退避データの書き込みが行われ、第２の消去単位の全記憶ブロックには過去の電源遮断による退避データが既に存在する場合には、第２の消去単位に対する消去コマンドの発行が行われる。これにより、消去動作回数が少なくなり、電源遮断毎の退避データの更新に伴う退避領域での特性劣化が防止できる。

ステップ（７）では、上記第１消去単位又は第２消去単位の消去動作待ちが行われる。ここでの電源遮断が行われた場合には、前記図５のようなデータ退避は不要となる。

ステップ（８）では、上記退避データを用いた継続性保持処理が行われて、ステップ（９）の復帰完了とされる。

図７には、この発明に用いられる多値フラッシュメモリのメモリセルの多値記憶動作を説明するしきい値電圧分布図が示されている。この実施例では、１つのメモリセルに２ビットを記憶させる４値の例が示されている。メモリセルの消去状態は"11"である。この消去状態のメモリセルの下位ページにデータ"0" を書き込む場合は、分布"11"を分布"10"にシフトさせる。かかる下位ページに"1" を書き込む場合は分布をシフトさせない。

前記メモリセルの上位ページにデータ"0" を書き込み場合であって、前記下位ページに"1" が記憶されている場合には、分布"11"を分布"01"にシフトさせる。上位ページにデータ"0" を書き込み場合であって、前記下位ページに"0" が記憶されている場合には、分布"10"を分布"00"にシフトさせる。なお、かかる上位ページに"1" を書き込む場合は分布をシフトさせない。このように、上位ページの書き込みは、下位ページの記憶状態に応じて２通りの書き込みを行う必要があるために書き込み時間は、下位ページに対する書き込み時間よりも長くなる。つまり、同じ２ビットを書き込む場合、１つのメモリセルの下位ページに１ビットを書き込んだ後に上位ページに残り１ビットの書き込みを行うものに比べて、２つのメモリセルを用いて下位ページに１ビットずつ２回の書き込みを行う方が前記図２に示したように短時間で行うことができる。

下位ページの読み出しは、参照電圧ＶＲＣを用いたしきい値電圧分布のハイ／ロウのセンス動作の後に、参照電圧ＶＲＡを用いたしきい値電圧分布のハイ／ロウのセンス動作を行うことにより行われる。これに対して上位ページの読み出しは、参照電圧ＶＲＢを用いたしきい値電圧分布のハイ／ロウのセンス動作により行うことができる。

この実施例では、前記不揮発性メモリの退避領域においては、下位ページのみを用いたデータ書き込みが行われることから、前記のように参照電圧ＶＲＣを用いたしきい値電圧分布のハイ／ロウのセンス動作が省略でき、参照電圧ＶＲＡを用いたしきい値電圧分布のハイ／ロウのセンス動作のみにより行う。これにより、電源投入後の復帰動作での不揮発性メモリの読み出しを高速にできる。

この実施例では、電源遮断検出後に揮発性メモリの内容を多値フラッシュメモリに書き込む処理方法として、前記のような下位ページのみを使用することによりメモリコントローラ部にて、多値フラッシュメモリへの書き込み時間の低減が図られる。これにより、データ退避時間の短縮化が図られて搭載するコンデンサを小容量化できる。このような不揮発性メモリへの退避データの書き込み時間低減のために２値フラッシュメモリと、多値のフラッシュメモリ混載や、他の高速書き込みが可能な不揮発性メモリの混載など構成要素の変更が不要となり、大記憶容量化を図りつつ記憶装置の構成が簡単となる。

多値フラッシュメモリのページは、１つのメモリセルを共有する下位ワードページと上位ワードページのように複数ページから構成され、書き込みに要する時間差がある。このうち書き込み時間の短い、下位ワードページ側だけをメモリコントローラ部が退避データの記憶先に利用することで、書き込み時間を低減させる。つまり、同じデータ量を多値の通常方法で書き込む場合の約３０％のもの時間で処理できる。したがって、小容量のコンデンサ搭載で、電源遮断時に退避が必要なデータを多値フラッシュメモリに書き込みが可能になり、前記問題点が解消できる。また、メモリセルを共有する複数ページ構成の１ページのみを使用するため、書き込み中の電源消失やリセットコマンド（ＦＦ）発行による構成相手のページデータへの影響の心配も不要となる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、多値フラッシュメモリは、４値の他に８値等のように１つのメモリセルに３ビットを記憶させるものにも同様に適用できる。４値及び８値のＮＡＮＤ型フラッシュメモリについては、前記特許文献２，３に詳しく述べられている。また、ＮＯＲ型の多値フラッシュメモリにも前記同様なしきい値電圧の分布により複数ビットを記憶させる場合には同様に適用できる。電源遮断時に退避させるデータは、前記実施例の他に記憶装置を電源手段前の状態に復帰させるもの、あるいは不揮発性メモリの記憶データが破壊されない状態で初期状態にするに必要なもの等種々の実施形態を採ることができるものである。また、不揮発性メモリの退避領域は、一定回数の退避データの更新が行われると、データ領域として使用していた他のアドレスに移動させるようにするものであってもよい。この場合には、もとの退避領域はデータ領域として使用できる。

２ビット以上の多値不揮発性メモリを用い、書き換え耐性を向上させるためのホストからの書き込みデータ、およびそれらを管理などする非ホストデータを維持、キャッシュし、電源遮断時に高速に多値フラッシュメモリへ格納することが求められる記憶装置に広く利用できる。

この発明に係る記憶装置における揮発性メモリ１と不揮発性メモリ２の対応関係の説明図である。 特定の多値不揮発性メモリ製品についてのページ書き込み測定結果である。 この発明に係る記憶装置の一実施例の概略ブロック図である。 この発明に係る記憶装置おける退避対象データの説明図である。 この発明に係る記憶装置におけるデータ退避処理の一実施例のフローチャート図である。 この発明に係る記憶装置におけるデータ復帰処理の一実施例のフローチャート図である。 この発明に用いられる多値フラッシュメモリのメモリセルの多値記憶動作を説明するしきい値電圧分布図である。

符号の説明

１…揮発性メモリ、２…不揮発性メモリ、３…データ領域、４…退避領域、５…下位ページ、６…上位ページ、
ＣＰＵ…１チップマイクロコンピュータ、ＤＢ…内部バス、ＲＥＧ…記憶回路、ＳＷ…スイッチ、ＣＰ…コンデンサ、Ｇ…ゲート回路、

Claims (7)

1. １つのメモリセルに複数ビットの記憶が可能なメモリセルで構成された半導体不揮発性記憶媒体を複数配置し、上記複数のビットのそれぞれに異なったページのデータが格納されるように割り当てられた記憶領域を構成する半導体不揮発性メモリ部と、
   半導体揮発性記憶媒体で構成され、少なくとも退避対象データを格納するように割り当てられた記憶領域を含む半導体揮発性メモリ部と、
   上記半導体不揮発性メモリ部及び半導体揮発性メモリ部に対するアクセスを制御するコントローラ部と、
   電源検出回路と、
   コンデンサを含んで構成される電圧保持回路とを有し、
   上記半導体不揮発性メモリ部は、１つのメモリセルに上記記憶可能な複数ビットに対応した複数アドレスが割り当てられ、かかる複数アドレスに対応した複数ページモードを有し、記憶領域に退避領域とデータ領域が割り当てられ、
   上記コントローラ部は、
   電源投入時においてホストから供給される電源電圧を、上記コントローラ部、半導体揮発性メモリ部及び半導体不揮発性メモリ部それぞれへの動作電圧として供給するとともに、上記半導体不揮発性メモリ部における上記退避領域に格納された退避対象データを読み出して上記半導体揮発性メモリ部に書き込みを行い、
   この後の電源供給状態において上記半導体不揮発性メモリ部の退避領域以外に対する書き込み動作は、上記複数ビットのそれぞれに割り当てられた各ページに対し書き込む複数ページモードにより行うように制御し、
   電源遮断時においては、
   上記電源検出回路の検出する電源遮断検出信号に応じて、上記電圧保持回路が保持する電圧を、上記コントローラ部、半導体揮発性メモリ部及び半導体不揮発性メモリ部の動作電圧としてそれぞれ供給するように切り替え、
   上記半導体揮発性メモリ部に記憶されている退避対象データの上記半導体不揮発性メモリの退避領域への書き込み動作は、上記複数ページモードのうち最下位ビットに対応した第１ページモードのみにより行うように制御する構成の記憶装置。
2. 請求項１において、
   上記コントローラ部は、ホストとの間でのデータの入出力を行うＨＤＤ互換性のインターフェイス部とコントローラ部の動作に必要な制御データの記憶回路とを更に備え、
   上記半導体不揮発性メモリ部は、ＮＡＮＤ型多値フラッシュメモリで構成される複数の記憶媒体からなり、
   上記記憶回路の制御データは、上記電源遮断時の上記退避対象データの一部として上記半導体不揮発性メモリ部の退避領域に記憶され、上記電源投入時の上記退避対象データの一部は上記記憶回路に記憶される記憶装置。
3. 請求項２において、
   上記半導体不揮発性メモリ部の退避領域からの読み出しは、上記第１ページモードに対応した１つの参照電圧による１回の読み出しにより行う記憶装置。
4. 請求項３において、
   上記コントローラ部は、上記インターフェイス部を介して入力されたデータ量が上記半導体揮発性メモリ部の所定の記憶容量内にあるときには、上記半導体揮発性メモリ部をアクセスして上記退避データとして書き込み、上記入力されたデータ量が上記半導体揮発性メモリ部の所定の記憶容量を超えるときには、上記半導体不揮発性メモリ部のデータ領域をアクセスして上記複数ページモードにより書き込むメモリアクセスモードを含む記憶装置。
5. 請求項４において、
   上記コントローラ部は、制御入力端子を有し、上記制御入力端子から入力された制御信号により、上記半導体揮発性メモリ部の退避データを読み出して上記半導体不揮発性メモリ部のデータ領域に上記複数ページモードにより書き込みを行うメモリアクセスモードを含む記憶装置。
6. 請求項５において、
   上記記憶装置は、２．５インチ又は３．５インチのハードディスクドライブ装置に対応された外形サイズ及びコネクタピンを備えたパッケージに搭載され、
   上記２．５インチ又は３．５インチのハードディスクドライブ装置との互換性を持つ記憶装置。
7. １つのメモリセルに複数ビットの記憶が可能なメモリセルで構成された半導体不揮発性記憶媒体を複数配置し、退避領域と、上記複数のビットのそれぞれに異なったページのデータが格納されるように割り当てられたデータ領域と、を含む記憶領域を構成する半導体不揮発性メモリ部と、
   半導体揮発性記憶媒体で構成され、少なくとも退避対象データを格納するように割り当てられた記憶領域を含む半導体揮発性メモリ部と、
   コントローラ部と、
   ホストからの電源供給状態を検出する電源検出手段と、ホストからの電源で充電されるキャパシタを含む電圧保持手段と、スイッチ手段と、を含む電源部と、
   ホストとの間でのデータ伝送を行うインターフェイスとを有し、
   上記コントローラ部は、
   電源供給状態においては、
   上記ホストから供給される電源電圧を、上記コントローラ、半導体揮発性メモリ部及び半導体不揮発性メモリ部それぞれへの動作電圧として供給するとともに、上記キャパシタを充電する接続状態に維持し、
   上記インターフェイスを介してホストから伝送されるデータの上記半導体不揮発性メモリ部の上記データ領域に対する書き込み動作が、上記複数ビットに割り当てられた複数ページに対し行われる複数ページモードによって行われる
   ように制御し、
   電源遮断時においては、
   上記電源検出手段が検出した電源遮断検出信号に応じて、上記キャパシタが保持する電圧を上記コントローラ部、半導体揮発性メモリ部及び半導体不揮発性メモリ部それぞれへの動作電圧として供給するように上記スイッチ手段を切り替え、
   上記半導体揮発性メモリ部に記憶されている退避対象データの上記半導体不揮発性メモリ部の上記退避領域への書き込み動作が、上記退避領域における各メモリセルの最下位ビットに割り当てられた第１ページに対し書き込む第１ページモードのみで行われるように制御する構成の記憶装置。

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