KR100536492B1 - 래치가 공유되는 페이지-버퍼를 구비한 플래쉬 메모리 - Google Patents

래치가 공유되는 페이지-버퍼를 구비한 플래쉬 메모리 Download PDF

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유성진
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Abstract

래치가 공유되는 2개의 페이지-버퍼를 구비함으로서, 전체적인 기록 시간 및 내부 데이터 이동 시간을 단축시킨 플래쉬 메모리가 개시된다. 상기 플래쉬 메모리는 플래시 메모리의 읽기/쓰기/소거 동작을 제어하기 위한 콘트롤러; 데이터를 저장하기 위한 2개의 메모리 셀 어레이; 상기 콘트롤러의 제어 및 어드레스 신호에 따라, 데이터를 읽고/쓰기 위하여 메모리 셀 어레이의 비트 라인을 제어하는 Y-버퍼 래치 및 디코더; 상기 콘트롤러의 제어 및 어드레스 신호에 따라, 데이터를 읽고/쓰기 위하여 메모리 셀 어레이의 워드 라인을 제어하는 2개의 X-버퍼 래치 및 디코더; 상기 2개의 메모리 셀 어레이에 각각 연결되어 있으며, 상기 2개의 메모리 셀 어레이에 데이터를 읽기/쓰기 위한 두 개의 페이지-버퍼; 및 상기 콘트롤러의 출력신호에 따라, I/O 버퍼 및 래치로부터 데이터를 입력받아 상기 페이지-버퍼에 전달하거나, 선택된 메모리 셀로부터 감지된 페이지-버퍼의 데이터를 상기 I/O 버퍼 및 래치로 출력하는 Y-게이팅 회로를 포함한다.

Description

래치가 공유되는 페이지-버퍼를 구비한 플래쉬 메모리 {Flash memory having page-buffer for shared latch}
본 발명은 비휘발성 메모리(nonvolatile memory)에 관한 것으로서, 더욱 상세하게는 래치가 공유되는 2개의 페이지-버퍼를 구비한 플래쉬 메모리에 관한 것이다.
터널링 현상을 이용하여 데이터를 기록하고 소거하는 플래쉬 메모리는 데이터의 보존성이 우수한 비휘발성 메모리라는 점 외에도, 하드디스크 등에 비해 소비전력이 낮고 외부충격에 강한 장점을 가지고 있다. 플래쉬 메모리에 있어서, 플래쉬 메모리 셀(flash memory cell)에 저장된 데이터를 읽는(read) 과정은 플래쉬 메모리 셀에 저장된 데이터를 읽어서 내부 레지스터(register)에 저장하는 제1 단계와 상기 내부 레지스터에 저장된 데이터를 플래쉬 메모리칩(memory chip) 밖으로 출력하는 제2 단계로 이루어진다. 또한, 플래쉬 메모리 셀에 데이터를 기록(program)하는 과정은 기록할 데이터(write data)를 플래쉬 메모리에 입력하여 내부 레지스터에 저장하는 제1 단계와 상기 내부 레지스터에 저장된 데이터를 플래쉬 메모리 셀로 다시 옮겨 저장함으로서, 메모리칩에 전원이 차단되어도 데이터를 보존하는 제2 단계로 이루어진다.
플래쉬 메모리의 경우, 데이터를 읽는 시간은 매우 빠른(1 byte read time = 수십[ns] ~ 수[us]) 반면, 데이터를 기록(data write)하는 시간은 매우 느린(1 byte program time = 수십[us] ~ 수백 [us]) 특성이 있다. 이러한 단점을 보완하기 위하여, 페이지(page) 단위로 데이터를 읽고 기록함으로서, 즉, 한 번에 수 내지 수백 바이트 단위로 데이터를 읽고 기록함으로서, 전체적인 읽기/쓰기(read/write) 시간을 향상시키는 방법이 사용되고 있다. 따라서, 읽기/쓰기(read/write) 시간을 더욱 향상시키기 위해서는 보다 큰 크기의 페이지 단위를 사용하여야 한다. 그러나, 페이지의 단위가 커지면, 플래쉬 메모리 셀에 데이터를 저장 할 경우, 내부 레지스터에 저장된 데이터를 플래쉬 메모리 셀로 옮기는 제2 단계의 시간은 단축되지만, 데이터를 내부 레지스터에 저장하는 제1 단계의 시간이 증가하므로, 전체적인 기록시간의 향상에는 한계가 있다.
또한, 플래쉬 메모리의 물리적 특성에 의하여, 수 만번 이상 데이터를 기록/삭제(program/erase)하면, 더 이상 데이터를 기록/삭제 할 수 없는 에러-비트 셀(error-bit cell)이 발생하며, 이와 같은 에러-비트 셀이 발생한 블록의 데이터는 다른 블록으로 이동(replacement)되어야 한다. 따라서, 플래쉬 메모리에 있어서는 에러-비트 셀을 포함한 블록의 데이터를 읽어서, 에러-비트 셀을 포함하지 않은 블록에 기록하는 기능이 요구된다. 이 경우에도 페이지의 크기가 크면, 데이터를 읽는 과정의 제2 단계와 데이터를 기록하는 과정의 제1 단계에서 많은 시간이 소요되기 때문에, 메모리 칩의 읽기/쓰기 속도를 충분히 향상시킬 수 없는 단점이 있다.
따라서, 본 발명의 목적은 기록(program) 과정에 있어서, 플래쉬 메모리 셀에 데이터를 저장하는 제2 단계와, 기록 데이터를 내부 레지스터에 저장하는 제1 단계를 동시에 수행하도록 함으로서, 전체적인 기록 시간을 향상시킨 플래쉬 메모리를 제공하는 것이다.
본 발명의 다른 목적은 메모리의 사용 중, 에러-비트 셀이 발생한 경우, 해당 블록을 간단히 그리고 빠른 시간 내에 다른 블록으로 이동시키기 위하여, Y-게이팅 회로(gating circuit)에 의하여 페이지-버퍼의 레지스터를 상호 공유하도록 한 플래쉬 메모리를 제공하는 것이다.
본 발명의 또 다른 목적은 하나의 콘트롤러와 하나의 고전압 제너레이터를 이용하여 상기 목적을 실현함으로서, 플래쉬 메모리 칩의 크기 증가를 최소화시킨 플래쉬 메모리를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 플래시 메모리의 읽기/쓰기/소거 동작을 제어하기 위한 콘트롤러; 데이터를 저장하기 위한 2개의 메모리 셀 어레이; 상기 콘트롤러의 제어 및 어드레스 신호에 따라, 데이터를 읽고/쓰기 위하여 메모리 셀 어레이의 비트 라인을 제어하는 Y-버퍼 래치 및 디코더; 상기 콘트롤러의 제어 및 어드레스 신호에 따라, 데이터를 읽고/쓰기 위하여 메모리 셀 어레이의 워드 라인을 제어하는 2개의 X-버퍼 래치 및 디코더; 상기 2개의 메모리 셀 어레이에 각각 연결되어 있으며, 상기 2개의 메모리 셀 어레이에 데이터를 읽기/쓰기 위한 두 개의 페이지-버퍼; 상기 콘트롤러의 출력신호에 따라, I/O 버퍼 및 래치로부터 데이터를 입력받아 상기 페이지-버퍼에 전달하거나, 선택된 메모리 셀로부터 감지된 페이지-버퍼의 데이터를 상기 I/O 버퍼 및 래치로 출력하는 Y-게이팅 회로를 포함하는 플래쉬 메모리를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 NAND형 플래쉬 메모리의 전체 구성을 도시한 블록 다이아그램으로서, 도 1에서는 메모리 셀의 수가 210개(A0~A11)이고, 메모리 블록의 수가 214(A12~A27)개인 플래쉬 메모리의 경우를 나타내었다. 도 1에 도시된 바와 같이, 본 발명에 따른 플래쉬 메모리는 콘트롤러(120), Y-버퍼 래치 및 디코더(130, latches & decoder), 2개의 X-버퍼 래치 및 디코더(111, 112), Y-게이팅 회로(160, gating circuit), 두 개의 페이지-버퍼(151, 152), 두 개로 나눠진 메모리 셀 어레이(181, 182), 및 I/O 버퍼 및 래치(190, Buffer & Latches)를 포함하며, 필요에 따라 글로벌 버퍼(140, global buffers)를 더욱 포함할 수 있다.
상기 콘트롤러(120)는 읽기(read)/쓰기(write)/소거(erase) 명령 등에 따라 플래쉬 메모리의 다른 구성요소들을 제어하기 위한 것으로서, 플래쉬 메모리 제어 명령을 저장하는 코맨드 레지스터(command register), 플래쉬 메모리의 읽기(read)/쓰기(write)/소거(erase) 등을 수행하기 위하여 필요한 고전압을 생성하는 고전압 제네레이터(high voltage generator), 상기 고전압 제네레이터에서 생성된 고전압을 상기 코맨드 레지스터에서 지시하는 플래쉬 메모리 위치에 인가하기 위하여, 전원을 제어하는 전원스위치 상태제어기(power switch state machine: PSSM) 등을 포함할 수 있다. 상기 Y-버퍼 래치 및 디코더(130)는 상기 콘트롤러(120)의 제어 및 어드레스 신호(A0~A11)에 따라, 데이터를 읽고/쓰기 위하여 메모리 셀 어레이(181, 182)의 비트 라인(B/L: bit-line)을 제어하는 기능을 하고, 상기 2개의 X-버퍼 래치 및 디코더(111, 112)는 상기 콘트롤러(120)의 제어 및 어드레스 신호(A12~A27)에 따라, 데이터를 읽고/쓰기 위하여 메모리 셀 어레이(181, 182)의 워드 라인(W/L: word line)을 제어하는 기능을 한다. 상기 Y-게이팅 회로(160)는 콘트롤러(120)의 출력신호에 따라, 상기 Y-버퍼 래치 및 디코더(130)에 의하여 선택된 메모리 셀에 데이터를 기록하기 위하여, I/O 버퍼 및 래치(190)로부터 데이터를 입력받아 페이지-버퍼(151, 152)에 전달하거나, 선택된 메모리 셀(181, 182)로부터 감지된 페이지-버퍼(151, 152)의 데이터를 I/O 버퍼 및 래치(190)로 출력하는 먹스-회로(mux-circuit)의 기능을 한다. 또한 상기 Y-게이팅 회로(160)는 내부 데이터 이동(internally data replacement)을 위하여 두개의 페이지-버퍼(151, 152)의 래치를 상호 공유(share)한다.
상기 두 개의 페이지-버퍼(151, 152)는 상기 두개의 메모리 셀 어레이(181, 182)의/에 데이터를 읽기/쓰기 위한 것으로서, 하나의 Y-게이팅 회로(160)에 의하여 서로 연결되어 있으며, 각 메모리 셀 어레이와 그에 상응하는 페이지-버퍼(181, 151 및 182, 152)는 외부로부터 주어진 어드레스(address, A0~A11 및 A12~A27)에 의하여 구별된다. 또한 상기 I/O 버퍼 및 래치(190)는 상기 데이터를 입출력하기 위한 것으로서, 글로벌 버퍼(140)와 Y-게이팅 회로(160)의 데이터를 상호 연결하는 기능을 한다. 상기 글로벌 버퍼(140)는 데이터 입출력, 어드레스 신호(A0~A11, A12~A27) 및 각종 명령(command)을 총괄하여 입출력하기 위한 것으로서, 필요에 따라 사용될 수 있다. 도 1에 도시된 바와 같이, 본 발명에 따른 플래쉬 메모리 칩은 하나의 콘트롤러(120) 및 Y-버퍼 래치 및 디코더(130)를 이용하여, 두 개의 메모리 셀 어레이(181, 182) 및 두 개의 페이지-버퍼(151, 152)를 구동시킨다.
도 2는 본 발명에 따른 플래쉬 메모리에 사용되는 페이지-버퍼(151, 152)의 일 예를 도시한 구성 블록도이다. 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 플래쉬 메모리에 있어서는, 두 개의 동일한 형태의 페이지-버퍼(151, 152)가 하나의 Y-게이팅 회로(160)에 의하여 상호 연결되어 있고, 각각의 제1 및 제2 페이지-버퍼(151, 152)는 각각 제1 및 제2 메모리 셀 어레이(181, 182)에 바이어스(bias)를 전달하는 제1 및 제2 바이어스 수단(212, 222), 데이터 센싱(sensing)을 위한 제1 및 제2 감지 수단(213, 223), 및 감지된 데이터(sensing data) 및 기록 데이터(program data)를 래치하기 위한 제1 및 제2 래치(214, 224)를 포함한다. 상기 제1 및 제2 래치(214, 224)는 상기 콘트롤러(120)에 의하여 제어되는 하나 이상의 스위치를 매개로 상호 연결되어 데이터를 교환할 수 있으며, 바람직하게는 상기 Y-게이팅 회로(160)에 의하여 상호 연결되어 있을 수 있다. 예를 들면, 상기 제1 및 제2 래치(214, 224)를 연결하는 하나 이상의 스위치로는 도 2에 도시된 바와 같이, 상기 Y-게이팅 회로(160)에서 데이터를 각각의 페이지-버퍼(151, 152)로 전달하는 스위치가 사용될 수 있다.
도 3은 본 발명에 따른 플래쉬 메모리에 있어서, 페이지 버퍼(151)가 메모리 셀 어레이(181)에 저장된 데이터를 읽는(sensing) 과정을 설명하기 위한 도면이고, 도 4는 페이지 버퍼(151)가 메모리 셀 어레이(181)의 데이터를 읽는 과정의 타이밍도(timing diagram)이다. 도 3에 도시된 바와 같이, 콘트롤러(120)의 코맨드 레지스터로부터 읽기(read) 동작을 수행하라는 명령 및 Y-버퍼 래치 및 디코더(130)로부터 짝수(even) 또는 홀수(odd) 중, 어떤 비트-라인(bit-line)을 읽으라는 명령이 전달되면, 플래쉬 메모리 셀(181)에 저장된 데이터를 읽기 위한 동작이 수행된다. 플래쉬 메모리 셀(181)에 저장된 데이터를 읽기 위해서는 (i) 트랜지스터 M102(이하, 단순히 "M102"라 한다) 및 M104를 오프(off) 시키고, M101 및 M103을 온(on)시켜, 비트-라인(BLue & BLuo)을 BLPWR을 이용하여 초기화시킨다. 그리고, BLuo는 읽기 동작을 수행하는 동안 M104를 오프(off), M103을 온(on)시켜 BLPWR을 이용하여 초기화 상태를 유지시킨다 (제1 단계, 도 4에서 "1"로 표시, 이하 같다.). (ii) M101을 오프(off)시키고, M105, M102를 온(on)시켜 비트-라인 (BLue)을 Vdd로 프리-챠지(pre-charge)시킨다. 이때, 비트-라인(BLue)에 프리-챠지되는 바이어스 레벨(bias level)은 BLSHFue의 바이어스 레벨로 조절한다. 그리고, M106을 온(on)시켜 래치(214)를 초기화 시킨다 (제2 단계, 도 4에서 "2"로 표시). (iii) M102 및 M106을 오프(off)시키고, 비트-라인(BLue)에 프리-챠지된 바이어스가 플래쉬 메모리 셀(181)을 통하여 방전(discharge)될 때 까지 기다린다. 이때 만약, 플래쉬 메모리 셀(181)이 소거(erase)되어 있으면, 비트-라인(BLue)에 프리-챠지된 바이어스가 플래쉬 메모리 셀(181)을 통하여 모두 방전되며, 플래쉬 메모리 셀(181)이 기록(program)되어 있으면 비트-라인(BLue)에 프리-챠지된 바이어스가 플래쉬 메모리 셀(181)을 통하여 방전되지 않고, 그대로 남아 있게 된다 (제3 단계, 도 4에서 "3"으로 표시). (iv) M105를 오프(off) 시키고, M102를 온(on)시켜 비트-라인(BLue)과 M107의 게이트에 있는 전하를 전하 공유(charge share)시킨다. 이때 전하 공유량은 BLSHFue의 바이어스 레벨로 조절한다(제4 단계, 도 4에서 "4"로 표시) (v) M108을 온(on)시켜 감지(sensing) 동작을 수행한다. 이때 만약, 플래쉬 메모리 셀(181)이 소거(erase)되어 있다면, 비트-라인(BLue)에 프리-챠지된 바이어스가 플래쉬 메모리 셀(181)을 통하여 모두 방전되고, 이로 인하여 M107의 게이트에 0[v]가 인가되어 래치(214) 값은 초기값을 유지하고, 만약 플래쉬 메모리 셀(181)이 기록(program)되어 있다면 비트-라인(BLue)에 프리-챠지된 바이어스가 플래쉬 메모리 셀(181)을 통하여 방전되지 않고 그대로 남아, M107의 게이트에 Vcc값이 인가되어 래치(214) 값은 인버젼(inversion)된다(제5 단계, 도 4에서 "5"로 표시). 이와 같이 외부로부터 주어지는 읽기(read) 명령에 따라, 플래쉬 메모리 셀(181)의 데이터를 읽어서, 레지스터에 저장한 다음, 페이지 버퍼(151)에 인가된 모든 바이어스(bias)를 초기화 하고(제6 단계, 도 4에서 "6"로 표시), 외부에서 출력신호가 입력되면, 레지스터의 데이터를 단시간에 출력하기 위하여 스탠바이(standby) 상태를 유지한다(제7 단계, 도 4에서 "7"로 표시)
도 5는 본 발명에 따른 플래쉬 메모리에 있어서, 페이지 버퍼(151)가 메모리 셀 어레이(181)에 데이터를 기록(program)하는 과정을 설명하기 위한 도면이고, 도 6은 페이지 버퍼(151)가 메모리 셀 어레이(181)에 데이터를 기록하는 과정의 타이밍도(timing diagram)이다. 도 5에 도시된 바와 같이, 외부로부터 입력된 기록(program)할 데이터는 페이지-버퍼(151)에 저장되고, 저장된 데이터는 메모리 셀(181)에 다시 저장되며, 페이지-버퍼(151)는 저장 결과를 검정한다. 콘트롤러(120)의 코맨드 레지스터로부터 기록 동작을 수행하라는 명령 및 Y-버퍼 래치 및 디코더(130)로부터 짝수(even) 또는 홀수(odd) 중, 어떤 비트-라인(bit-line)을 기록하라는 명령이 전달되면, 플래쉬 메모리 셀(181)에 데이터를 저장하기 위한 기록 동작이 수행된다. 먼저, (i) 콘트롤러(120)의 코맨드 레지스터로부터로부터 출력된 제어신호는 M102, M104, M106, M109, M110 및 M113을 오프(off)시키고, M105 및 M108을 온(on)시켜 래치(214)를 초기화("0") 시킨 후, M105 및 M108을 오프(off) 시킨다(제1 단계, 도 5 및 6에서 "1"로 표시). (ii) 외부로부터 입력된 기록 데이터는 Y-버퍼 래치 및 디코더(130)로부터 제어를 받아 M301, M302 및 M112를 통하여 래치(214)에 저장된다. 이때, 외부로부터 입력된 기록 데이터값이 "0"이면 래치(214)에 "1"값을, 외부로부터 입력된 기록 데이터값이 "1"이면 래치(214)에 "0"값을 유지하도록 한다(제2 단계, 도 5 및 6에서 "2"로 표시). (iii) M101을 오프(off)시키고, M102 및 M109를 온(on)시켜 래치(214)에 저장된 값("0" 또는 "1")을 비트-라인(BLue)에 전달시킨다. 그리고, 선택되어지지 않은 비트-라인(BLuo)은 M103을 온(on)시켜 BLPWR을 이용하여 초기화 시킨다(제3 단계, 도 5 및 6에서 "5"로 표시). (iv) 일정시간이 지난 후, 페이지-버퍼(151)의 읽기 동작(Sensing)을 수행하여 기록의 성공 여부를 M111을 통하여 한 번에 검정한다. (v) 기록이 성공적으로 수행되었으면, 데이터 기록 동작(program)을 끝내고, 만약 실패 하였다면 상기 (iii) 과정으로 되돌아가 데이터 기록을 재수행한다. 도 6에서 "3" 및 "4" 단계는 데이터를 기록하기 위하여 필요한 고전압을 발생시키기 위한 단계이며, "6" 및 "7" 단계는 모든 데이터에 대하여 기록(program)의 성공여부(pass/fail)를 판단한 후, 기록에 실패한 데이터에 대하여만 다시 프로그램 바이어스를 인가하는 단계이다.
도 7은 본 발명에 따른 플래쉬 메모리에 있어서, 페이지-버퍼(151, 152)가 내부 데이터 이동(internally data replacement) 동작을 수행하는 과정을 설명하기 위한 도면이고, 도 8은 페이지 버퍼가 내부적인 데이터 이동을 수행하는 과정의 타이밍도이다. 플래쉬 메모리 셀(181, 182)에 기록/삭제/읽기 중, 더 이상 기록/삭제 할 수 없는 에러-비트 셀이 발생하면, 도 7에 도시된 바와 같이, 페이지 버퍼(151, 152)는 에러-비트 셀이 발생한 블록의 데이터를 읽어, 다른 블록으로 이동(replacement)시킨다. (i) 콘트롤러(120)의 코맨드 레지스터로부터 내부 데이터 이동 동작을 위한 읽기 명령을 받아 페이지-버퍼(151)가 플래쉬 메모리 셀(181) 데이터를 읽는 동작(Sensing)을 수행한다. 이와 같이 읽혀진 데이터는 페이지-버퍼(151)에 저장된 후, 플래쉬 메모리 칩 외부로 출력되지 않고, 내부 데이터 이동을 위한 기록 명령을 받아 다른 블록으로 이동된다. (ii) M206을 온(on)시켜 제2 래치(224)를 초기화 시킨 후 오프(off)시키고, 나머지는 모두 다 오프(off) 시킨다. (iii) M113, M302, M303 및 M212를 온(on)시켜 제1 래치(214)의 값을 제2 래치(224)로 인버젼(inversion)된 값을 저장시킨다(도 7의 "7"로 표시). M113 및 M212를 오프(off)시킨다. (iv) M106을 온(on)시켜 제1 래치(214)의 값을 초기화 시킨다. M106을 오프(off) 시킨다. (v) M213, M302, M303 및 M110을 온(on)시켜 제2 래치(224)의 값을 M107의 게이트에 전달시킨다. 다음으로 M108을 온(on)시켜 제2 래치(224)의 값을 제1 래치(214)에 동일하게 저장시킨다. M213, M302, M303 및 M110을 오프(off)시킨다. (vi) 콘트롤러(120)의 코맨드 레지스터로부터 내부 데이터 이동 동작을 위한 기록 명령을 받아, 데이터 기록 동작(programming)을 수행하여, 제1 또는 제2 래치(224)의 데이터를 다른 블록으로 이동시킨다. 이와 같이 페이지-버퍼의 래치값이 서로 공유되도록 함으로서, 즉, 어느 하나의 페이지-버퍼의 래치값이 다른 페이지-버퍼의 래치값으로 전달되도록 함으로서, 플래쉬 메모리 내부 데이터 이동 속도를 현저히 증가시킬 수 있다.
도 9는 본 발명에 따른 플래쉬 메모리에 있어서, 페이지-버퍼가 2배속 기록(double speed program) 동작을 수행하는 과정을 설명하기 위한 도면이고, 도 10은 페이지 버퍼가 2배속 기록을 수행하는 과정의 타이밍도이다. (i) 콘트롤러(120)의 코맨드 레지스터로부터 2배속 기록 동작을 위한 명령을 받아 2배속 기록을 수행한다. (ii) 외부로부터 입력된 기록 데이터는 Y-버퍼 래치 및 디코더(130)로부터 제어를 받아 제1 또는 제2 래치(214 또는 224)에 저장된다. 이때, 이루어지는 기록 데이터 저장 및 기록 방식(program flow, 도 10의 1U, 2U, 3U 및 1D, 2D, 3D)은 데이터 기록 동작(program)에서의 방식(도 6의 1,2,3)과 동일하다. (iii) 만약 제1 페이지-버퍼(151)가 기록 동작을 수행하고 있으면, 제2 페이지-버퍼(152)는 기록 동작을 수행하지 않기 때문에, 외부에서 기록할 데이터를 제2 페이지-버퍼(152)에 저장한 후 기록을 수행한다. 이때, 먼저 기록 동작(도 10 상단의 4,5,6,7)을 수행하고 있는 제1 페이지-버퍼(151)와 새로 기록 동작을 수행할 제2 페이지-버퍼(152)의 기록 동작(도 10 하단의 4,5,6,7)이 서로 일치하지 않으므로, 전원스위치 상태제어기(power switch state machine: PSSM)에 의하여 뒤늦게 시작하는 제2 페이지-버퍼(152)의 기록 시작을 제1 페이지-버퍼(151)의 기록 시작과 동기화시킨다. (iv) 하나의 페이지-버퍼(151)가 기록 동작을 먼저 수행하였기 때문에 다른 페이지-버퍼(152)보다 먼저 기록을 완료한다. 이때, 제2 페이지-버퍼(152)는 기록 동작을 수행하고 있지만, 제1 페이지-버퍼(151)는 기록 동작을 완료했기 때문에 외부에서 기록할 데이터를 페이지-버퍼(151)에 저장한 후 기록을 다시 수행시킨다. (v) 위 동작을 반복한다. 이와 같이 본 발명에 따른 플래쉬 메모리에 있어서는, 상기 2개의 페이지-버퍼가 소정의 시차를 두고 각각 별도로 데이터를 읽기/쓰기 함으로서, 데이터의 읽기/쓰기 속도를 증가시킬 수 있다.
도 11은 본 발명에 따른 플래쉬 메모리에 있어서, 페이지-버퍼(151, 152)가 2배속 기록 동작을 수행한 경우, 기록 시간의 단축을 예시하는 도면으로서, 도 11의 상부 도면은 2개의 페이지-버퍼(151, 152)를 사용한 경우를 나타내고, 도 11의 하부 도면은 1개의 페이지-버퍼를 사용한 경우를 나타낸다. 도 11로부터, 종래의 방법으로 기록(program)하는 것(도 11의 하부 도면) 보다, 본 발명의 플래시 메모리를 사용할 경우(도 11의 상부 도면), 기록 속도가 2배 향상됨을 알 수 있다. 도 12는 본 발명에 따른 플래쉬 메모리에 있어서, 페이지-버퍼(151, 152)가 내부 데이터 이동을 수행하는 경우에 필요한 시간을 보여주는 도면이다. 도 12로부터 종래의 방법으로 데이터를 이동(replacement)시키는 경우, 데이터의 읽기(read)와 로드(load)에 추가적인 시간이 필요하므로, 본 발명의 플래시 메모리를 이용하여 내부 데이터 이동을 수행하면 데이터 이동 속도가 약 2배 향상됨을 알 수 있다. 본 발명은 메모리 셀 어레이가 2개인 경우에 대하여만 설명되었으나, 이상 상술한 바와 동일한 개념으로 메모리 셀 어레이가 3개 이상인 경우에도 적용될 수 있다.
이상 상술한 바와 같이, 본 발명에 따른 플래쉬 메모리 셀은 회로적 구성 변경을 통하여, 통상의 플래쉬 메모리 셀의 늦은 기록 속도로 인하여 발생하는 문제점들을 해소하였을 뿐만 아니라, 보다 빠른 기록 속도 및 내부 데이터 이동을 구현하여, 플래쉬 메모리의 성능(performance)을 획기적으로 개선한 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 플래쉬 메모리의 전체 구성을 도시한 블록 다이아그램.
도 2는 본 발명에 따른 플래쉬 메모리에 사용되는 페이지-버퍼의 일 예를 도시한 구성 블록도.
도 3은 본 발명에 따른 플래쉬 메모리에 있어서, 페이지 버퍼가 메모리 셀 어레이에 저장된 데이터를 읽는 과정을 설명하기 위한 도면.
도 4는 도 3에 도시된 데이터 읽기 과정의 타이밍도.
도 5는 본 발명에 따른 플래쉬 메모리에 있어서, 페이지 버퍼가 메모리 셀 어레이에 데이터를 기록하는 과정을 설명하기 위한 도면.
도 6은 도 5에 도시된 데이터 기록 과정의 타이밍도.
도 7은 본 발명에 따른 플래쉬 메모리에 있어서, 페이지-버퍼가 내부 데이터 이동 동작을 수행하는 과정을 설명하기 위한 도면.
도 8은 도 7에 도시된 내부 데이터 이동 과정의 타이밍도.
도 9는 본 발명에 따른 플래쉬 메모리에 있어서, 페이지-버퍼가 2배속 기록 동작을 수행하는 과정을 설명하기 위한 도면.
도 10은 도 9에 도시된 2배속 기록 과정의 타이밍도
도 11은 본 발명에 따른 플래쉬 메모리에 있어서, 페이지-버퍼가 2배속 기록 동작을 수행한 경우, 기록 시간의 단축을 보여주는 도면.
도 12는 본 발명에 따른 플래쉬 메모리에 있어서, 페이지-버퍼가 내부 데이터 이동을 수행하는 경우에 필요한 시간을 보여주는 도면.

Claims (6)

  1. 플래시 메모리의 읽기/쓰기/소거 동작을 제어하기 위한 콘트롤러;
    데이터를 저장하기 위한 2개의 메모리 셀 어레이;
    상기 콘트롤러의 제어 및 어드레스 신호에 따라, 데이터를 읽고/쓰기 위하여 메모리 셀 어레이의 비트 라인을 제어하는 Y-버퍼 래치 및 디코더;
    상기 콘트롤러의 제어 및 어드레스 신호에 따라, 데이터를 읽고/쓰기 위하여 메모리 셀 어레이의 워드 라인을 제어하는 2개의 X-버퍼 래치 및 디코더;
    상기 2개의 메모리 셀 어레이에 각각 연결되어 있으며, 상기 2개의 메모리 셀 어레이에 데이터를 읽기/쓰기 위한 두 개의 페이지-버퍼; 및
    상기 콘트롤러의 출력신호에 따라, I/O 버퍼 및 래치로부터 데이터를 입력받아 상기 페이지-버퍼에 전달하거나, 선택된 메모리 셀로부터 감지된 페이지-버퍼의 데이터를 상기 I/O 버퍼 및 래치로 출력하는 Y-게이팅 회로를 포함하는 플래쉬 메모리.
  2. 제1항에 있어서, 상기 메모리 셀 어레이와 그에 상응하는 페이지-버퍼는 외부로부터 주어진 어드레스에 의하여 선택되는 것인 플래쉬 메모리.
  3. 제1항에 있어서, 상기 콘트롤러는 코맨드 레지스터, 전원스위치 상태제어기(PSSM) 및 고전압 제네레이터를 포함하는 것인 플래쉬 메모리.
  4. 제1항에 있어서, 상기 페이지-버퍼는 메모리 셀 어레이에 바이어스를 전달하는 바이어스 수단, 데이터 센싱(sensing)을 위한 감지 수단, 및 감지된 데이터와 기록 데이터를 래치하기 위한 래치를 포함하는 것인 플래쉬 메모리.
  5. 제1항에 있어서, 상기 어느 하나의 페이지-버퍼의 래치값이 다른 페이지-버퍼의 래치값으로 전달되는 것인 플래쉬 메모리.
  6. 제1항에 있어서, 상기 2개의 페이지-버퍼는 소정의 시차를 두고 각각 별도로 데이터를 읽기/쓰기 하는 것인 플래쉬 메모리.
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* Cited by examiner, † Cited by third party
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