JP3194136B2 - 半導体メモリ素子の基板電圧発生回路 - Google Patents

半導体メモリ素子の基板電圧発生回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
の基板電圧発生回路に係るもので、詳しくは、電源電圧
の変化により発生する基板電圧の変動要因を除去して、
安定した基板電圧を発生し得る技術に関する。
【０００２】
【従来の技術】半導体メモリ素子、特にＤＲＡＭにおい
て、負の基板電圧をその素子内部で発生させて基板に印
加する基板電圧発生回路が知られている。かかる従来の
基板電圧発生回路は、図３に示すように、電圧Ｖｃｃの
電源に直列接続された負荷Ｌ１、Ｌ２を有し、基板電圧
ＶＢＢを検出してノードＮ１を経て出力する基板電圧検
出部１０と、該基板電圧検出部１０の出力電圧を反転さ
せ、ノードＮ２を経て出力するインバータ１１と、該イ
ンバータ１１の出力電圧をノードＮ３を経て出力するイ
ンバータ１２と、該インバータ１２の出力電圧に基づい
て所定の発振周波数で発振する発振器１３と、該発振器
１３の発振信号に基づいて駆動し、チャージポンピング
により所定の電位を有する基板電圧ＶＢＢを基板電圧検
出部１０に印加する基板電圧発生部１４と、を備えて構
成されている。
【０００３】インバータ１１においては、直列接続され
た各ＰＭＯＳトランジスタＰＭ１、ＰＭ２及びＮＭＯＳ
トランジスタＮＭ４を備えて構成されている。インバー
タ１２においては、直列接続された各ＰＭＯＳトランジ
スタＰＭ３及びＮＭＯＳトランジスタＮＭ２を備えて構
成されている。次に動作を説明する。
【０００４】先ず、基板電圧検出部１０は電源電圧Ｖｃ
ｃと基板電圧ＶＢＢとの電位差を負荷Ｌ１、Ｌ２の比率
により分圧してノードＮ１に印加する。該ノードＮ１の
信号が所定レベル以上のハイレベルのときは、インバー
タ１１からローレベルの信号が出力され、インバータ１
２からハイレベルの信号が出力され、ノードＮ３を経て
発振器１３に印加される。発振器１３はハイレベルの信
号によりイネーブルされ、発振信号が基板電圧発生部１
４に印加される。
【０００５】次いで、基板電圧発生部１４はチャージポ
ンピングにより基板電圧ＶＢＢを降下させ、基板電圧Ｖ
ＢＢが所定のレベルになったとき、ノードＮ１の電圧は
ローレベルになる。そして、ローレベルの信号はインバ
ータ１１、１２により順次反転し、ノードＮ３を通って
発振器１３に印加される。発振器１３はこのローレベル
の信号を入力して発振動作を中断する。
【０００６】このとき、インバータ１１では、接地され
たゲートを有するＰＭＯＳトランジスタＰＭ２が抵抗と
して作用し、ＰＭＯＳトランジスタＰＭ１がターンオン
した時、ノードＮ２に流れる電流を減少させ、各インバ
ータ１１、１２はバッファとして動作し、電源電圧Ｖｃ
ｃ及び基板電圧ＶＢＢの変化に従ってノードＮ１の電位
はゆっくり変化する。
【０００７】従来の回路の特性を図４に示す。この図に
おいて、‘ａ’は電源電圧Ｖｃｃの変化幅を示し、
‘ｂ’はインバータ１１のロジックしきい電圧が変化す
る範囲を示し、‘ｅ’は発振器１３がイネーブルされる
時点を示す。電源電圧Ｖｃｃが高電位であり、基板電圧
ＶＢＢが−２Ｖから０Ｖに上昇したとき、ノードＮ１の
電位は特性線Ｎ１’で示すように変化し、ノードＮ３の
電位は特性線Ｎ３’で示すように変化し、インバータ１
１のロジックしきい電圧は特性線ＶＴ’に従って変化す
る。このとき、インバータ１１のロジックしきい電圧の
特性線ＶＴ’とノードＮ３の電位の特性線Ｎ３’とが交
差する点Ａで各ノードＮ２、Ｎ３の電位が反転し、発振
器１３がイネーブルされ、基板電圧発生部１４が駆動し
て基板電圧ＶＢＢのレベルは点Ａに該当する基板電圧Ｖ
ＢＢ’よりも低くなる。
【０００８】又、電源電圧Ｖｃｃが低電位となり、基板
電圧ＶＢＢが−２Ｖから０Ｖに上昇したとき、ノードＮ
１の電位は特性線Ｎ１”で示すように変化し、ノードＮ
３の電位は特性線Ｎ３”で示すように変化する。このと
き、インバータ１１のロジックしきい電圧は特性線Ｖ
Ｔ”に従って変化する。
【０００９】
【発明が解決しようとする課題】然るに、このような従
来の基板電圧発生回路においては、電源電圧Ｖｃｃが変
化したとき、相互に異なる基板電圧ＶＢＢ’、ＶＢＢ”
により発振器１３及び基板電圧発生部１４が動作して基
板電圧ＶＢＢのレベルが調整されるが、このような基板
電圧ＶＢＢのレベルの変化幅ｅは、図４に示すように、
電源電圧Ｖｃｃに大いに依存するため、不安定になると
いう問題点があった。
【００１０】本発明は、このような従来の課題に鑑みて
なされたもので、電源電圧が変化しても安定した基板電
圧を発生し得る基板電圧発生回路を提供することを目的
とする。
【００１１】
【課題を解決するための手段】このため、請求項１の発
明にかかる半導体メモリ素子の基板電圧発生回路は、所
定の発振周波数に基づいて所定レベルの基板電圧を発生
させる基板電圧発生手段と、電源電圧と発生した基板電
圧との電位差を検出する基板電圧検出手段と、該基板電
圧検出手段によって検出された電位差をロジックしきい
電圧と比較する比較手段と、該比較手段の比較結果に基
づいて所定の発振周波数で発振する信号を基板電圧発生
手段に出力する発振器と、を備えた半導体メモリ素子の
基板電圧発生回路であって、前記比較手段は、電源電圧
Ｖｃｃが上昇したときはロジックしきい電圧が上昇し、
電源電圧が低下したときはロジックしきい電圧が低下す
るように，電源電圧の変化に従って抵抗値が変化する第
１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタ
を備えて構成されている。
【００１２】請求項２の発明にかかる半導体メモリ素子
の基板電圧発生回路では、前記第１ＮＭＯＳトランジス
タ及び第２ＮＭＯＳトランジスタは、電源電圧が印加さ
れるゲートを有している。請求項３の発明にかかる半導
体メモリ素子の基板電圧発生回路では、前記比較手段
は、基板電圧検出手段の出力を反転する第１インバータ
と、第１インバータの出力を反転する第２インバータ
と、を備え、該第１インバータに第１ＮＭＯＳトランジ
スタ及び第２ＮＭＯＳトランジスタを備えている。
【００１３】請求項４の発明にかかる半導体メモリ素子
の基板電圧発生回路では、前記第１ＮＭＯＳトランジス
タは、電源電圧端子と第１インバータの出力端子間に接
続され、第２ＮＭＯＳトランジスタは、第１インバータ
の出力端子と接地端子間に接続されている。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図１
及び図２に基づいて説明する。本発明の実施の形態に係
る半導体メモリ素子の基板電圧発生回路においては、図
１に示すように、電圧Ｖｃｃの電源に直列に接続された
負荷Ｌ３、Ｌ４を備え、基板電圧ＶＢＢを検出し、ノー
ドＮ４を経て分圧電圧を有する信号を出力する基板電圧
手段としての基板電圧検出部２０と、ノードＮ５を経て
該基板電圧検出部２０の出力電圧を反転出力し、電源電
圧Ｖｃｃの電位に従ってロジックしきい電圧が変化する
インバータ２１と、該インバータ２１の出力電圧をノー
ドＮ６を経て反転出力するインバータ２２と、該インバ
ータ２２の出力電圧がハイレベルのときに発振する発振
器２３と、該発振器２３が発振したときにチャージポン
ピングして基板電圧ＶＢＢを低下させ、この基板電圧Ｖ
ＢＢを基板電圧検出部２０に印加する基板電圧発生部２
４と、を備えて構成されている。
【００１５】尚、インバータ２１とインバータ２２とが
比較手段に相当する。そして、インバータ２１において
は、電源電圧Ｖｃｃが印加されるソース及び接地された
ゲートを有するＰＭＯＳトランジスタＰＭ４と、該ＰＭ
ＯＳトランジスタＰＭ４のドレインに接続されたソース
及びノードＮ４に接続されたゲートを有するＰＭＯＳト
ランジスタＰＭ５と、該ＰＭＯＳトランジスタＰＭ５の
ドレインに接続されたドレイン、電源電圧Ｖｃｃが印加
されるゲート、及びノードＮ５に接続されたソースを有
するＮＭＯＳトランジスタＮＭ３と、該ＮＭＯＳトラン
ジスタＮＭ３のソースに接続されたドレイン及びノード
Ｎ４に接続されたゲートを有するＮＭＯＳトランジスタ
ＮＭ４と、該ＮＭＯＳトランジスタＮＭ４のソースに夫
々直列に接続されて電源電圧Ｖｃｃが印加されるゲート
を有する各ＮＭＯＳトランジスタＮＭ５、ＮＭ６、ＮＭ
７と、を備えている。
【００１６】尚、ＰＭＯＳトランジスタＰＭ５，ＮＭＯ
ＳトランジスタＮＭ３，ＮＭ５〜ＮＭ７は、ＭＯＳ抵抗
として機能させるために介装され、特に、本実施の形態
では、インバータ２１のロジックしきい電圧が電源電圧
Ｖｃｃに従って大きく変化するように３つのＮＭＯＳト
ランジスタＮＭ５〜ＮＭ７を直列に接続しているが、こ
れに限られるものではなく、ロジックしきい電圧が電源
電圧Ｖｃｃに従って大きく変化すれば、１つだけでもよ
い。
【００１７】また、ＮＭＯＳトランジスタ（ＮＭ５，Ｎ
Ｍ６，ＮＭ７）は、不飽和領域で動作させるようにして
もよい。これによりＭＯＳ抵抗としての効果が大きくな
る。インバータ２２においては、直列に接続されてノー
ドＮ５に接続されたゲートを夫々有するＰＭＯＳトラン
ジスタＰＭ６及びＮＭＯＳトランジスタＮＭ８を備えて
いる。
【００１８】次に動作について説明する。図１に示すよ
うに、電源電圧Ｖｃｃと基板電圧ＶＢＢ間に接続された
負荷Ｌ１、Ｌ２の比率に従って基板電圧検出部２０の出
力電圧がノードＮ４に現れ、インバータ２１のロジック
しきい電圧によりノードＮ６の電圧レベルが決定され
る。インバータ２１に備えられたＰＭＯＳトランジスタ
ＰＭ４、ＮＭＯＳトランジスタＮＭ３、ＮＭＯＳトラン
ジスタＮＭ５、ＮＭ６、ＮＭ７は常にターンオン状態を
維持し、前述のように電源電圧Ｖｃｃに従って流れる電
流を制限する抵抗として機能する。
【００１９】この回路の特性を図２に示す。この図にお
いて、‘ｃ’は電源電圧Ｖｃｃの変化幅を示し、‘ｄ’
はインバータ２１のロジックしきい電圧の変化幅を示
し、‘ｆ’は電源電圧Ｖｃｃの変化に応じて発振器２３
がイネーブル又はディセーブルされる時点の幅を示す。
特性線ＶＴ１’は電源電圧Ｖｃｃが高いときのインバー
タ２１のロジックしきい電圧を示し、特性線ＶＴ１”は
電源電圧Ｖｃｃが低いときのインバータ２１のロジック
しきい電圧を示す。
【００２０】電源電圧Ｖｃｃが高く、基板電圧ＶＢＢが
ＶＢＢ’よりも低いとき、発振器２３は発振を停止し、
ノードＮ４の電位は特性線Ｎ４’に沿って上昇する。ノ
ードＮ４の電位が上昇して特性線ＶＴ１’で表されるイ
ンバータ２１のロジックしきい電圧以上になったとき
（点Ｃ）、ノードＮ６の電位はハイレベルになり、発振
器２３は発振を開始する。基板電圧発生部２４は該発振
周波数に基づいて駆動され、基板電圧ＶＢＢは低下す
る。
【００２１】基板電圧ＶＢＢが低下してＶＢＢ’未満に
なり、ノードＮ４の電位も点Ｃ未満になったとき、イン
バータ２１からハイレベルの信号が出力され、インバー
タ２２によって反転したノードＮ６の電位は、ローレベ
ルとなって発振器２３は発振を停止し、基板電圧ＶＢＢ
は上昇する。このようにして電源電圧Ｖｃｃが高いとき
は、基板電圧は、電圧ＶＢＢ’近傍で安定化する。
【００２２】次に、電源電圧Ｖｃｃが低く、基板電圧Ｖ
ＢＢがＶＢＢ”よりも低いとき、発振器２３は発振を停
止し、ノードＮ４の電位は特性線Ｎ４”に沿って上昇す
る。ノードＮ４の電位が特性線ＶＴ１”で表されるイン
バータ２１のロジックしきい電圧以上になったとき（点
Ｄ）、ノードＮ６の電位はハイレベルになり、発振器２
３は発振を開始し、基板電圧発生部２４は該発振周波数
に基づいて駆動され、基板電圧ＶＢＢは低下する。
【００２３】基板電圧ＶＢＢが低下してＶＢＢ”未満に
なり、ノードＮ４の電位が点Ｄ未満になったとき、イン
バータ２１からハイレベルの信号が出力され、インバー
タ２２によって反転したノードＮ６の電位は、ローレベ
ルとなって発振器２３は発振を停止し、基板電圧ＶＢＢ
は上昇する。このように、電源電圧Ｖｃｃが低いとき
は、基板電圧ＶＢＢは、電圧ＶＢＢ”近傍で安定化す
る。
【００２４】かかる構成によれば、電源電圧Ｖｃｃが変
化したとき、ＮＭＯＳトランジスタＮＭ５〜ＮＭ７のＭ
ＯＳ抵抗値も変化してインバータ２１のロジックしきい
電圧が大きく変化するため、発振器２３を動作させるノ
ードＮ６の電位が比較的一定した基板電圧（ＶＢＢ’Ｖ
ＢＢ”）の点Ｃ、Ｄで反転し、発振器２３がイネーブル
又はディセーブルされる時点の幅ｆが狭くなり、電源電
圧Ｖｃｃの変化に対し、安定したレベルの基板電圧ＶＢ
Ｂを発生し得る効果がある。
【００２５】
【発明の効果】以上説明したように、請求項１の発明に
かかる半導体メモリ素子の基板電圧発生回路によれば、
電源電圧の変化に従ってロジックしきい電圧が変化する
ため、電源電圧の変化に対して安定した基板電圧を発生
し得るという効果がある。請求項２の発明にかかる半導
体メモリ素子の基板電圧発生回路によれば、電源電圧の
変化に応じてＭＯＳトランジスタの抵抗値が変化し、ロ
ジックしきい電圧を変化させることができる。
【００２６】請求項３の発明にかかる半導体メモリ素子
の基板電圧発生回路によれば、第１インバータにおいて
ロジックしきい電圧を変化させることができる。請求項
４の発明にかかる半導体メモリ素子の基板電圧発生回路
によれば、第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳ
トランジスタにより電源電圧の変化に応じてロジックし
きい電圧を調整することができる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態を示す回路図。
【図２】図１の回路の特性図。
【図３】従来の回路図。
【図４】図３の特性図。
【符号の説明】
１０、２０ 基板電圧検出部 １１、１２、２１、２２ インバータ １３、２３ 発振器 １４、２４ 基板電圧発生部 ＶＢＢ 基板電圧 ＮＭ３〜ＮＭ７ ＮＭＯＳトランジスタ ＰＭ４，ＰＭ５ ＰＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−315574（ＪＰ，Ａ) 特開 平７−202136（ＪＰ，Ａ) 特開 平２−249262（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419 H01L 21/8242 H01L 27/108 ＷＰＩ（ＤＩＡＬＯＧ)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】所定の発振周波数に基づいて所定レベルの
    基板電圧を発生させる基板電圧発生手段（２４）と、 電源電圧（Ｖｃｃ）と発生した基板電圧（ＶＢＢ）との
    電位差を検出する基板電圧検出手段（２０）と、 該基板電圧検出手段（２０）によって検出された電位差
    をロジックしきい電圧と比較する比較手段と、 該比較手段の比較結果に基づいて所定の発振周波数で発
    振する信号を基板電圧発生手段に出力する発振器（２
    ３）と、 を備えた半導体メモリ素子の基板電圧発生回路であっ
    て、 前記比較手段は、電源電圧（Ｖｃｃ）が上昇したときは
    ロジックしきい電圧が上昇し、電源電圧（Ｖｃｃ）が低
    下したときはロジックしきい電圧が低下するように，電
    源電圧（Ｖｃｃ）の変化に従って抵抗値が変化する第１
    ＮＭＯＳトランジスタ（ＮＭ３）及び第２ＮＭＯＳトラ
    ンジスタ（ＮＭ５，ＮＭ６，ＮＭ７）を備えて構成され
    たことを特徴とする半導体メモリ素子の基板電圧発生回
    路。
  2. 【請求項２】前記第１ＮＭＯＳトランジスタ（ＮＭ３）
    及び第２ＮＭＯＳトランジスタ（ＮＭ５，ＮＭ６，ＮＭ
    ７）は、電源電圧（Ｖｃｃ）が印加されるゲートを有し
    ていることを特徴とする請求項１記載の半導体メモリ素
    子の基板電圧発生回路。
  3. 【請求項３】前記比較手段は、基板電圧検出手段（２
    ０）の出力を反転する第１インバータ（２１）と、第１
    インバータ（２１）の出力を反転する第２インバータ
    （２２）と、を備え、該第１インバータ（２１）に第１
    ＮＭＯＳトランジスタ（ＮＭ３）及び第２ＮＭＯＳトラ
    ンジスタ（ＮＭ５，ＮＭ６，ＮＭ７）を備えたことを特
    徴とする請求項１又は請求項２記載の半導体メモリ素子
    の基板電圧発生回路。
  4. 【請求項４】前記第１ＮＭＯＳトランジスタ（ＮＭ３）
    は、電源電圧（Ｖｃｃ）端子と第１インバータ（２１）
    の出力端子間に接続され、第２ＮＭＯＳトランジスタ
    （ＮＭ３，ＮＭ５，ＮＭ６，ＮＭ７）は、第１インバー
    タ（２１）の出力端子と接地端子間に接続されたことを
    特徴とする請求項３記載の半導体メモリ素子の基板電圧
    発生回路。
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