TW408476B - Semiconductor device - Google Patents

Description

40S4H A7 ――•，一一 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（) 發明背景 1、 發明領域 本發明係關於一種可與由外侧輸入的時脈信號同步作 業的半導體裝置，及特別係關於可與資料選通信號同步接 收寫入資料之半導體裝置。 2、 相關技術之說明 通常微電腦、同步動態隨機存取記憶體（後文稱作 SDRAM)等已知作為與時脈信號同步作業的積體電路之半 導體裝置等》 SDRAM廣泛用作工作站或個人電腦之主記憶體，開 發具有超過1000 MHz之最大作業頻率。至.於工作站等使 用的時脈信號之時脈頻率也逐年增高。 第25圖顯示資訊處理系統範例包括複數SDRAM 102a 、：102b及102c及CPU 103用於控制安裝於印刷線路板ιοί 上之SDRAM 102a、102b及102c。實例中CPU 103輪出位 址信號AD、控制信號CTL及時脈信號CLK至各SDRAM 102a、102b及 102c。CPU 103及各SDRAM 102a、102b及 102c 輸入及輸出其為輸入/輸出信號之資料信號DQ。 第 26 圖顯示 CPU 103讀出 SDRAM 102a、102b及 102c 儲存的資料之作業時序。此處雖然第26圖係將SDRAM ' 102a、102b及102c之作業時序排列成列，但實際上CPU 103 係以不同時序分別存取各SDRAM 102a、102b及102c。 現在信號介於CPU 103及各SDRAM 102a、102b及102c 間傳遞之傳播延遲時間隨各信號於印刷線路板1 〇 1上之線 (請先閱讀背面之注意事項再填寫本頁) 裝： 'SJ- 本紙張又变適用中國國家標準（CNS)A4規格（210 x 297公釐 經濟部智慧財產局員工消费合作社印製 408476 a? ___B7 ______五、發明説明（2 ) 路圖樣長度而異。本例中，SDRAM 102a與CPU 103間之 傳播延遲時間最短，而SDRAM 102c與CPU 103間最長。 因此由CPU 103輸出的時脈信號CLK，控制信號CTL及位 址信號AD係以SDRAM 102a、102b及102c之順序傳輸。 SDRAM 102a、102b及102c接收控制信號CTL及位址信號 AD且與於不同時序輸入各SDRAM之時脈信號CLK同步， 當控制信號CTL指令讀出時，由位址信號AD選定的記憶 體儲存格讀出讀取資料，及輸出被讀出讀取資料作為資料 信號DQ。此種過程中，源自SDRAM 102a之讀取資料最早 輸出，而源自SDRAM 102c之讀取資料最晚輸出。換言之 當輸出讀取資料時出現因線路圓樣長度依據傳播延遲時間 的歪斜（輸出時序偏差）。 CPU 103於預定時序接收由SDRAM 102a、102b及102c 輪出的資料信號DQ。CPU 103接收資料信號DQ之時序係 根據SDRAM 102c設定，其最晚輸出資料信號DQ，俾便可 靠地接收資料信號DQ。 它方面，當讀取資料SDRAM 102a、102b及102c時’ 即使由CPU 103輸出的位址信號AD及資料信號DQ彼此同 步，與SDRAM 102a、l〇2b及l〇2c出現接收資料信號DQ與 位址信號AD間之時序偏差。原因為雖然連結CPU 103及 1 各SDRAM 102a、102b及102c之位址信號AD及資料信號DQ 之線路圖樣長度粗略相等，但其線路容量各異。 此處第25圖所示實例其中時脈信號CLK係於CPU 103 内侧產生，但時脈信號CLK於CPU 103以外之裝置產生時 (請先聞讀背面之注項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X2.97公釐） 經濟部智慧財產局員工消費合作社印製 40 料 76 at B7五、發明説明（3 ) ，如同讀取作業之例引起寫入作業之大歪斜，如第26圖所 示。 依前述線路圖樣長度而定，由傳播延遲時間產生的歪 斜係由線路電阻及線路電容決定，但不受時脈頻率改變的 影響。因此當時脈頻率設定高時歪斜變相當大。如此導致 問題，於讀取作業之例，當CPU 103接收的資料信號DQ 之歪斜變成等於或高於相對於時脈信號CLK之預定比值時 ，資訊處理系統的時序設計變困難。 為了解決該問題，曾經提議新型SDRAM，其包括資 料信號DQ讀寫之特定同步信號DS(資料選通信號）。 資料選通信號DS係於資料由CPU傳輸至SDRAM時， 與資料信號DQ同步由CPU輸出，而當資料由SDRAM傳輸 至CPU時由SDRAM與資料信號DQ同步輸出。此外，因形 成於印刷線路板上之資料選通信號DS之線路圖樣幾乎具 有如同對應資料信號DQ之線路圖樣之相等線路長度/線路 電容，於資料信號DQ接收端之裝置可於與資料選通信號 DS同步之正確時序接收資料信號DQ。 第27至30圖顯示發明人提議之範例組合俾便執行具有 資料選通信號DS輸入/輸出功能之SDRAM。此處尚未知第 27至30圖所示SDRAM。 1 第27圖中SDRAM 105包含輸入/輸出介面單元106 ’記 憶體控制介面單元107及記憶體儲存格陣列108。 時脈信號CLK，晶片選擇信號/CS，列位址選通信號 /RAS，攔位址選通信號/CAS，讀取致能信號/WE，位址 (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家襟準（CNS ) A4規格（2〖0 X 297公釐） _ 6 408476 *' A7 B7 五、發明説明（4 ) (請先聞讀背面之注意事項再填寫本頁) 信號AD，資料信號DQ及資料選通信號DS供給輸入/輸出 介面單元106。位址信號AD及資料信號DQ等於圖中以粗 箭頭表示係由多位元組成的信號。 表示法例如/CS、/RAS等表示負邏輯，亦即當信號 於低階時該信號活化。資料信號DQ及資料選通信號DS為 輸入/輸出信號β本例中SSTL-2(柱串聯終端收發器邏輯-2) 介面應用作為介面規格，其中需要包括SDRAM 105之資 訊處理系統來使信號線傳輸資料信號DQ及資料選通信號 DS結束於預定電壓。 輸入/輸出介面單元106具有時脈缓衝器109，指令解 碼器110，位址缓衝器111，輸入/輸出資料缓衝器112及DS 輸入/輸出控制電路Π3。 時脈缓衝器109接收外部時脈信號CLK及輸出内部時 脈信號CLKIN至外側，CLKIN於附圖係以虛線表示。 經濟部智慧財產局員工消費合作社印製 指令解碼器110接收晶片選擇信號/CS，列位址選通信 號/RAS，欄位址選通信號/CAS及寫致能信號/WE，及根 據控制信號/CS、/RAS、/CAS及/WE之信號位階輸出指令 信號CMD至記憶體控制介面單元107及DS輸入/輸出控制 電路1Π。指令解碼器110測定”寫入指令”被輸入及當控制 信號為例如/CS=低階，/RAS=高階，/CAS =低階及/WE=低 * 階時設定寫入活化信號WRTZ為高階，寫入活化信號WRTZ 屬於指令信號CMD之一。 位址缓衝器111接收位址信號AD，轉化接收的位址信 號AD成為内部位址信號ADIN，及輸出ADIN至記憶體控 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ___ —__Β7 五、發明説明（5 ) 制介面單元107。 輸入/輸出資料緩衝器Π2執行資料信號]：^與外侧之 輸入/輸出作業，同時執行丨…信號!；)^與記憶體儲存格陣 歹>Π〇8之輸入/輸出作業。 DS輸入/輪出控制電路113執行資料選通信號Ds與外 側之輸入/輸出作業，及接收寫入活化信號WRTZ。DS輸 入/輸出控制電路U3控制資料信號DQ於輸入/輸出資料緩 衝器112之輸入/輸出時序。 s己憶體控制介面單元107有一控制電路114用於執行整 體SDRAM 105之時序控制，一模暫存器115用於設定作業 模例如叢發長度，其為連續移轉資料信號〇卩或等待時間 時之移轉次數，及一叢發計數器U6用於計數前述叢發長 度0 經濟部智慧財產局員，工消費合作社印製 複數記憶體儲存格（圖中未顯示）於記憶體儲存格陣列 108排列成列及成行。控制信號尺八呂' CAS及WE係由控制 信號/RAS、/CAS及/WE產生，列位址信號、攔位址信號 及I/O信號DIN係連結於記憶體儲存格陣列1〇8與記憶體控 制介面單元107間》 此處作為此種SFRAM 105，曾經提議單一資料速率 型（後文稱SDR型）其僅與資料選通信號DS之前緣同步執行 h料彳§號DQ的讀寫；及雙資料速率型（後文稱ddr型）其 係與資料選通信號DS之前緣及後緣二者同步執行資料信 號DQ的讀寫。 第2 8圖顯示資訊處理系統範例，包括具有資料選通掉 本紙張尺度適用中國國家榇準（CNS ) A4規格（210><297公釐〉 408476 ' A7 B7 五、發明説明（6 ) 號DS之SDRAM 105其控制印刷線路板117上之SDRAM 105 之記憶體控制電路118。記憶體控制電路118包含例如CPU 119及時脈控制電路120。 記憶體控制電路118及SDRAM 105之各控制信號/CS 、/RAS、/CAS及/WE，與位址信號AD，資料信號DQ ’時 脈信號CLK及資料選通信號DS彼此藉形成於印刷線路板 117上之軌線彼此連結。此外，信號線其為傳輸資料信號 DQ及資料選通信號DS之輸入/輸出端子，信號線係透過端 末電阻器121連結至由SSTL-2介面界定的預定電壓VTT。 因此當記憶體控制電路118及SDRAM 105非驅動資料信號 DQ或資料選通信號DS時，資料信號DQ或資料選通信號DS 之電壓變成終端電壓VTT»此處電壓VTT設定為輸入/輸 出信號線之電源電壓值之半。 第29圖顯示於第28圖所示資訊處理系統中，當記憶體 控制電路118將資料寫入DDR型SDRAM 105之作業時序範 例。本例尹”叢發長度”設定為”4”。於寫入作業時，時脈 信號CLK，資料選通信號DS及資料信號DQ係由記憶體控 制電路118輸出。寫入活化信號WRTZ及I/O信號DIN為用 於第27圖所示SDRAM 105内部電路之信號。位址信號AD 及控制信號/CS、/RAS、/CAS及/WE之時序被刪除。 * 首先記憶體控制電路118藉由與時脈信號CLK前緣同 步設定控制信號/CS、/RAS、/CAS及/WE至預定值而將寫 入指令輸入SDRAM 105。 SDRAM 105基於寫入指令的輸入，設定寫入活化信 本紙張尺度適用t國國家榇準（CNS ) A4規格（210X297公釐） -------ο 裝— (請先閱讀背面之注$項再填寫本頁)

，-IT 經濟部智慧財產局員工消費合作社印製 A7 B7 408476 五、發明説明（7 ) 號WRTZ為高階，及透過第27圖所示之DS輸入/輸出控制 電路113作動輸入/輸出資料缓衝器112。作動將輸入/輸出 緩衝器112轉成可接收資料信號DQ的狀態》 其次記憶體控制電路118於寫入指令被接收時由時脈 信號CLK升高算起一段預定時間（於第29圖之例為約半時 脈延遲）内設定資料選通信號DS為低階。然後資料選通信 號DS之上升及下降重複次數與”叢發長度”一樣多且其時 間性係與時脈信號CLK相同，及同時寫入資料DO .、Dl、D2 、D3被輸入資料端子DQ » 此處雖然資料選通信號DS之第一次上升時序（第29圖 之時間1)定義為與接收寫入指令同步的時脈信號CLK上升 時序遲一個時脈時間，但允許於時間1相對於時脈信號CLK 之上升有相位偏差±25%。 SDRAM 105與資料選通信號DS之前緣及後緣同步循 序接收寫入資料DO、Dl、D2、D3。SDRAM 105透過内部 I/O信號DIN輸出接收的寫入資料DO、Dl、D2 ' D3至記憶 體儲存格陣列108。 此外，每次接收寫入指令後時脈信號CLK上升時， SDRAM 105向上計數叢發計數器116，如第27圖所示。於 使用DDR型之例，藉叢發計數器116計數執行次數為”叢發 • 長度”之半。 第29圖所示例中，允許於叢發計數器U6計數”2”(2為 ’’叢發長度（4)”之半）後一段預定時間，指令解碼器11〇設定 寫入活化信號WRTZ為低階，及鈍化輸入/輸出資料緩衝器 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） ----ri ----「襄-----1.玎-----i (请先聞讀背面之注$項再填寫本頁) 經濟部智慧財產局員工消Φ-合作社印製 10 4GS476 A7

112。 刖述由計數結束至設定寫入活化信號WRTZ為低階之 預疋％間長紐係由延遲電路例如時間常數電路產生，該電 路係由電容器與電阻器組成。又預定時間設定為最終寫入 資料D3可可靠地接收，即使周圍溫度及電源電壓係於規 格範圍内改變，及資料選通信號DS相位相對於時脈信號 延遲達+25%亦如此。

換言之，當叢發長度為常數時，窝入活化信.號WRTZ 由高階返回低階（鈍化）之時序不會改變且與資料選通信號 DS相對於時脈信號CLK之相位偏差（於± 25%以内）無關， 當前述偏差為+25%時保持等於寫入活化信號WRTZ之鈍化 時序（資料選通信號DS相位相對於時脈信號CLK延遲達 25%)。 記憶體控制電路118維持資料選通信號DS於低階經歷 至少於後緣後半個時脈的時間，且係與資料選通信號DS 之最終寫入資料D3同步。然後記憶體控制電路11 8中止輸 出資料選通信號DS。因此資料選通信號DS之電壓位階變 成透過結束電阻器121供給的終端電壓VTT而完成寫入作 業。 現在如前述，允許記憶體控制電路U8輸出的資料選 通信號DS相位相對於時脈信號CLK偏差預定範圍（前述範 例為±25%)。又寫入活化信號WRTZ之鈍化時序設定為隨 情況而定，其中資料選通信號DS之相位相對於時脈信號 延遲25%(+25%)。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1^^1- -Γί-- Id-J— — - i - -I ^^^1 ^ (請先閎讀背面之注意事頃再填寫本頁) -、11· 經濟部智慧財產局員工消費合作杜印製 408476 Α7 Β7 五、發明説明（9 ) (請先聞讀背面之注意^項再填寫本頁) 因此如第30圖所示，於時序設計其中由記憶體控制電 路118輸出的資料選通信號ds相位設計為相對於時脈信號 CLK偏差達-25%(更早25%)，可能出現一段時間HZ，其中 於寫入資料接收作業已經完成與資料選通信號DS已經變 成終端電壓VTT後，寫入活化信號WRTZ保持高階。 有個問題為，.於HZ期間’由於來自電源等雜訊影響 ，可能於資料選通信號DS產生雜訊，若雜訊傳輸入 SDRAM 105，則於最終寫入資料D3可能接收到錯誤資料 ’如第30圖所示。如此導致將錯誤資料寫入記憶體儲存格 陣列108並摧毀有效資料β 發明概述 本發明之目的意圖解決前述問題而提供一種半導體裝 置，其即使於資料選通信號之時序改變仍可可靠地僅接收 所需寫入資料。 本發明之另一目的係提供一種半導體裝置其可防止因 資料選通彳&號產生的雜訊而接收到錯誤資料。 經濟部智慧財產局員Η消费合作社印製 根據本發明之半導體裝置為與資料選通信號同步接收 串聯資料信號之半導體裝置，_聯資料信號包括來自外側 的串聯資料信號，該裝置包含一資料輸入電路可接收移轉 至内部電路之資料，資料輸入電路具有響應對應於串聯資 ,料信號之最末位元的資料選通信號之〇時序為鈍化狀態之 資料輪入電路。 結果資料傳輸至内部電路可與資料選通信號同步控制 ’資料可可靠地接收。此外可防止接收时料選通信號產 本紙張尺度適财S目家橾準（CNS ) Α4規格（210Χ 29^^· 12 伽476 A7 ___B7 五、發明説明（ι〇) ~~ ' — 生雜訊造成的錯誤資料。 此外根據本發明之半導體裝置包含—控制電路及資料 輸入電路。資料輸入電路可響應與時脈信號同步輸入的寫 入指令而活化一接收控制信號，及與對應資料信號最末資 料信號的資料選通信號，鈍化一接收控制信號。如此根據 本發明之控制電路，不似先前技術之控制電路.，可執行控 制其中接收控制信號係由資料選通信號鈍化。 因鈍化接收控制信號之控制係響應資料選通信號執行 ’故接收控制信號之時序隨資料選通信號之變更而改變。 因此接收控制信號的鈍化經常係於與資料選通信號同步接 收到最末資料信號後的一段預定時間内執行。結果，接收 控制信號之鈍化可準確控制成與資料選通信號同步，藉此 防止由於資料選通信號產生的雜訊而接收到錯誤賣料。 此外’本發明之半導體裝置中接收到寫入指令後一計 數器計數時脈信號數目。控制電路於計數器完成計數後於 輸入資料選通信號後鈍化接收控制信號。 如此結合時脈信號”數目”與資料信號，，接收數目，，，於 計數器完成計數後輸入的資料選通信號變成與最末資料信 號同步的資料選通信號。換言之藉計數器容易可靠地檢測 與最終資料信號同步的資料選通信號。 1 本發明之半導體裝置中’資料輸入電路包含一接收時 脈產生電路及一資料接收電路。接收時脈產生電路於接收 信號活化期間產生一資料接收時脈信號與資料選通信號同 步。接收時脈產生電路於接收控制信號鈍化期間不會產生 本紙張尺度適用中國國家標準（CNS ) A4規格（2!0X297公釐） <請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消f·合作社印製 13 A7 B7

4Q847Q 五、發明説明（11) 資料接收時脈信號。資料接收電路輸入資料接收時脈信號 ’及與資料接收時脈信號同步接收資料。因此資料接收時 脈信號的產生及不產生係由接收控制信號直接控制，且接 收多個資料信號變成可能。 本發明之半導體裝置中，於計數器完成計數後，於資 料接收時脈信號輸出後，控制電路鈍化接收控制信號。 因此因接收控制信號的鈍化係藉資料接收時脈信號執 行而其直接控制資料信號的接收，故資料信號的接收可以 簡單控制電路執行。 根據本發明之另一半導體裝置中，資料輸入電路包含 一接收時脈產生電路及一資料接收電路。接收時脈產生電 路於接收控制信號活化期間產生第一資料接收時脈信號及 第二資料接收時脈信號，其各自係與資料選通信號之前緣 及後緣同步。接收時脈產生電路於接收控制信號鈍化期間 確實不會產生第一資料接收時脈信號也不產生第二資料接 收時脈信號。資料接收電路輸入第一及第二資料接收時脈 信號，及與第一及第二資料接收時脈信號各自同步接收資 料信號。因此第一及第二資料接收時脈信號的產生或不產 生係由接收控制信號直接控制，及接收多個資料信號。 特別於DDR型半導體裝置中，其係與資料選通信號之 * 前緣及後緣同步接收資料信號，容易可靠地檢測與最末資 料信號同步的資料選通信號。 根據本發明之另一半導體裝置中，於計數器完成計數 後，於第一或第二資料接收時脈信號輸出後，控制電路鈍 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填窝本頁) 訂 經濟部智慧財產局員工消费合作社印製 14 A7 B7 五、發明説明（12) 化接收控制信號。因此由於接收控制信號的鈍化係藉第 及第二資料接收時脈信號執行，其直接控制資料信號的接 收，故資料信號的接收可以簡單控制電路執行。 根據本發明之另一半導體裝置中，輸入緩衝器於接收 控制信號活化期間接收來自外側的資料選通信號。輸入缓 衝器於接收控制信號鈍化期間不會接收資料選通信號。 如此作為半導體裝置之資料選通信號入口的資料緩衝 器係由接收控制信號控制而可接收多個資料信號。因此即 使於輸入缓衝器鈍化期間由電源雜訊等於外部資料選通信 號產生雜訊’雜訊也不會傳輸至内部電路。結果可防止内 部電路功能異常’及可防止因功能異常造成的不必要的功 率損耗。 根據本發明之另一半導體裝置^，接收的資枓信號數 目為計數器計數得之時脈信號數目之整數倍數。 經濟部智慧財產局員工消費合作社印製 如此與最終資料信號同步的資料選通信號可於SDRS 半導體裝置檢測，該裝置經由設定接收的資料信號數目同 計數的時脈信號數目，而與資料選通信號之前緣或後緣同 步接收資料β 此外’與最終資料信號同步的資料選通信號可於DDR 型半導體裝置檢測，該裝置經由設定接收資料信號數目為 計數得之時脈信號數目的兩倍而與資料選通信號之前緣及 後緣二者同步接收資料信號。 根據本發明之另一半導體裝置中，資料選通計數電路 係於接收寫入指令後計數資料選通信號數目，於計數資料

15 A7 B7 五、發明説明（13 ) ， 選通信號數目後，控制電路鈍化接收控制信號。 如此經由結合資料選通信號的”數目”與資料信號的” 接收數目”，於計數數目時之資料選通信號變成與最終資 料信號同步的資料選通信號。換言之與最終資料信號同步 的資料選通信號可容易可靠地藉資料選通計數電路檢測。 根據本發明之另一半導體裝置中，於資料選通計數電 路完成計數後於輸出資料接收時脈信號後，控制電路鈍化 接收控制的信號》 因此資料信號的接收可以簡單控制電路執行。 根據本發明之另一半導體裝置中，資料選通計數電路 計數資料接收時脈信號的數目，該信號係執行資料信號的 接收。由於資料接收時脈信號為資料選通信號產生的信號 ’故藉資料選通計數電路計數及計數該數目後活化/鈍化 控制接收控制信號可與資料選通信號同步執行。 根據本發明之另一半導體裝置中，於資料選通計數電 路完成計數後於輸出第一或第二資料接收時脈信號後，控 制電路鈍化接收控制信號。 因此資料信號的接收可以簡單控制電路執行。 根據本發明之另一半導體裝置中，資料選通計數電路 計數執行資料信號的接收之第一資料接收時脈信號或第二 ， 資料接收時脈信號之一 〇因第一及第二資料接收時脈信號 為由資料選通信號產生的信號，故藉資料選通計數電路計 數以及於計數數目後接收控制信號的活化/鈍化控制可與 資料選通信號同步執行。 本紙乐尺度適用中國國家揉隼{ CNS ) Α4現格（210X297公釐） (請先間讀背面之注意事項再填寫本頁) ¥ 經濟部智慧財產局員工消費合作社印製 16 b^〇8476 五、發明説明（Η ) 根據本發明之另一半導體裝置中，接收資料信號數目 變成由資料選通計數電路計數得之資料選通信號數目之整 數倍數。 因此當前述接收的實料信號數目變成時脈計數電路計 數的時脈信號數目之整數倍數時，可得類似效果。 圖式之簡單說明 第1圖為方塊圖顯示根據本發明之半導體裝置之第一 具體例之基本原理。 第2圖為略圖顯示根據本發明之半導體裝置之第一具 體例。 第3圖為電路圖顯示檢測第2圖所示指令解碼器之寫入 指令之電路。 第4圖為電路圖顯示第2圖所示DS輸入/輸出控.制電路 (请先M讀背面之注$項再填寫本頁) )裝. 訂 ^ 經濟部智慧財產局員工消費合作社印製 第5圖為電路圖顯示第2圖所示DS緩衝器之輪入緩衝 器單元》 第ό圖為方塊圖顯示第2圖所示輸入/輸出資料緩衝器 0 第7圖為電路圖顯示第2圖所示叢發計數器β 第8圖為時序圖顯示當根據第2圖之裝置寫入資料時之 作業β 第9圖為時序圖顯示當根據第2圖之裝置寫入資料時之 作業。 、 第10圖為時序圈顯示當根據第2圊之裝置寫入資料時

17 經濟部智慧財產局員工消費合作社印製 408476408476 A7 _______B7_ 五、發明説明（15) 之作業。 第11圖為方塊圖顯示根據本發明之半導體裝置之第二 具體例之基本原理。 第12圖為電路圖顯示根據本發明之半導體裝置之第二 具體例中之DS輸入/輸出控制電路。 第13圖為電路圖顯示根據本發明之半導體裝置之第二 具體例中之DS緩衝器。 第14圖為方塊圖顯示根據本發明之半導體裝置之第三 具體例之基本原理。 第15圖為略圖顯示根據本發明之半導體裝置之第三具 體例。 第16圖為電路圖顯示第15圖所示DS輸入/輸出控制電 路。 第17圖為時序圖顯示根據第15圖之裝置寫入資料時之 作業。 第18圖為方塊圖顯示根據本發明之半導體裝置之第四 具體例之基本原理。 第19圖為電路圖顯示根據本發明之半導體裝置之第四 具體例中之DS輸入/輸出控制電路。 第20圖為方塊圖顯示根據本發明之半導體裝置之第五 • 具體例之基本原理。 第21圖為略圖顯示根據本發明之半導體裝置之第五具 體例。 第22圖為電路圖顯示第21圖所示DS輸入/輸出控制電 本紙張尺度適用中固國家標準（CNS ) A4規格（210X297公瘦〉 (請先聞讀背面之注意事項再填寫本頁)

五、發明説明（16) 器 A7 B7 第23圖為方塊圖顯示第21圖所示輸入/輸出資料缓衝 第24·圖為時序圖顯示根據第21圖之裝置寫入資料時 之 作業 第25圖為示意圖顯示使用習知SDRAM之資訊處理系 統 經濟部智慧財產局員工消費合作社印製 第26圖為時序圖顯示習知資訊處理系統之讀取作業。 第27圖為示意圖顯示具有一ds信號之SDRAM。 第28圖為示意圖顯示包括具有ds信號之SDRAM之資 訊處理系統。 第29圖為時序圖顯示於具有ds信號之SDRAM之寫入 作業。 第30圖為時序圖顯示於具有ds信號之SDRAM之錯誤 資料寫入作業。 較佳具體例之說明 本發明之具體例將參照附圖解說細節如後。 第1圖為方塊圖顯示根據本發明之半導體裝置之第一 具體例之基本原理’該裝置包含一計數器，一控制電路及 一資料輸入電路。資料輸入電路包括輸入緩衝器，接收時 脈產生電路，及資料接收電路。 計數器為對應下述計數器67及計數器結束檢測電路69 之電路。控制電路’資料輸入電路之輸入缓衝器，及資料 接收電路分別為對應閂鎖單元37，DS缓衝器i 9及輸入/輸 本紙張尺度逋用φ圃Ο含/

釐 公 7 29 X

9 1X (請先閎讀背面之注意事項再填寫本頁) ,裝_ 訂 406'^ y 6 a? _ B7_ __ 五、發明説明（17 ) 出缓衝器15之電路。接收時脈產生電路為對應Η緣脈波產 生單元31及L緣脈波產生單元33之電路》 (请先閱讀背面之注意事項再填寫本瓦) 計數器具有於對應寫入開始信號之寫入活化信號 WRTZ被活化後，計數預定時脈信號CLK之時脈數目的功 + 能，及於計數完成後產生及輸出一計數結束信號ENDZ。 控制電路具·有於對應寫入開始信號的寫入活化信號 WRTZ被活化時活化接收控制信號DSEN2Z的功能，及於 接收計數結束ENDZ也於接收第二資料接收時'脈信號 DSPLS後鈍化接收控制信號DSEN2Z。此處第二資料接收 時脈信號DSPLS係用作取代資料選通信號DS的信號。 接收時脈產生電路唯有於接收控制信號DSEN2Z被活 化時，才具有由内部資料選通信號DSZ產生及輸出第一及 第二資料接收時脈信號DSPHS及DSPLS的功能。’ 資料接收電路具有與第一及第二資料接收時脈信號 DSPHS及DSPLS同步接收資料信號DQ(其為寫入資料）至 半導體裝置的功能。 第2圖顯示本發明之半導體裝置之第一具體例。 根據該具體例之半導體裝置包含一 DDR型SDRAM， 經濟部智慧財產局員工消費合作社印製 其與由外侧輸入的資料選通信號前緣及後緣同步執行資料 信號DQ的讀寫作業。 * 第2圖中，半導體裝置1包含輸入/輸出介面單元3，記 憶體控制介面單元5及記憶體儲存格陣列7。

時脈信號CLK及/CLK，晶片選擇信號/CS，列位址選 通信號/RAS，攔位址選通信號/CAS，寫入致能信號/WE 20 本紙張尺度適用中國國家標準（CNS ) A4规格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 408476 A7 _B7_ 五、發明説明（18) ，及位址信號AD，資料信號DQ及資料選通信號DS供給輸 入/輸出介面單元3。 資料信號DQ及資料選通信號DS為輸入/輸出信號。位 址信號AD，資料信號DQ等於圖中以粗箭頭表示為有多位 元組成的信號。後文中晶片選擇信號/CS，列位址選通信 號/RAS，欄位址選通信號/CAS及寫入致能信號/WE，也 分別稱作控制信號/CS、/RAS ' /CAS及/WE。 半導體裝置1應用SSTL-2介面作為介面規格.，除了電 源電壓VCC(3.3伏）外，I/O電源電壓VCCQ(2.5伏）及參考電 壓Vref(1.25伏）供給輸入/輸出介面單元3。資料選通信號DS 及資料信號DQ係於半導體裝置1外側以與參考電壓Vref相 等電壓VTT結束。 輸入/輸出介面單元3具有時脈緩衝器9,指令解碼器11 ，位址緩衝器13，輸入/輸出資料緩衝器15，DS輸入/輸出 控制電路17及DS緩衝器19。 時脈缓衝器9接收時脈信號CLK及/CLK，及輸出内部 時脈信號CLKIN及/CLKIN，於圖中以虛線表示。 指令解碼器Η接收控制信號/CS、/RAS、/CAS及/WE ，並根據各信號之信號位階輸出一指令信號CMD至記憶 體控制介面單元5等。 * 指令解碼器11具有決定”寫入指令”被輸入的功能，設 定寫入活化信號WRTZ(其為指令信號CMD之一）於高階， 及當控制信號為例如/CS=低階，/RAS=高階，/CAS=低階 及/WE=低階時輸出WRTZ至DS輸入/輸出控制電路Π等。 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） ----SI —卜——{茶----^-Il· 訂------U (請先閱讀背面之注ί項再填寫本頁) 408476 at __B7 _ 五、發明説明（19 ) 指令解碼器11輸出活化信號DSEN1Z(其活化DS缓衝器19) 至輸入/輸出缓衝器15及DS緩衝器19。指令解碼器11也接 (請先閲讀背面之注意事頃再填寫本頁) 收由叢發計數器25輸出的計數結束信號ENDZ，容後詳述 〇 位址緩衝器13接收位址信號AD，將接收得之位址信 號AD轉成内部位址信號ADIN，及輸出轉化後之内部位址 信號ADIN至記憶體控制介面單元5。 輸入/輸出資料缓衝器15執行資料信號DQ與外侧之輸 入/輪出作業，同時執行I/O信號DINA及DINB與記憶體儲 存格陣列7之輸入/輸出作業。I/O信號DINA及DINB為於半 導體裝置1執行資料信號DQ之並聯輸入/輸出的信號，I/O 信號DINA及DINB之位元數目設定為分別同資料信號DQ 之位元數目。輸入/輸出資料缓衝器15具有將並聯處理的 I/O信號DINA及DINB轉成串聯資料信號DQ的功能。使用 此種功能可執行與外側之快速資料移轉。 DS輸入/輸出控制電路17接收寫入活化信號WRTZ， 及輸出第一資料接收時脈信號DSPHS及第二資料接收時 脈信號DSPLS至輸入/輸出資料缓衝器15。 經濟部智慧財產局員工消費合作社印製 DS缓衝器19為控制資料選通信號DS的輸入/輸出之電 路。DS缓衝器19將接收得之資料選通信號DS轉成内部資 * 料選通信號DSZ，及將轉化後之内部資料選通信號DSZ輸 出至輸入/輸出控制電路17。 記憶體控制介面單元5有一控制電路21用於執行整個 半導體裝置1之時序控制，一模暫存器23用於設定作業模 22 本紙浪尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 408476 A7 _B7_ 五、發明説明（20 ) ，及一叢發計數器25用於計數”叢發長度”，叢發長度為當 連續移轉資料時之移轉數目。 (請先閲讀背面之注意事項再填寫本頁) 模暫存器23輸出對應於”叢發長度”（由外側設定）之叢 發長度資訊信號BL2Z、BL4Z及BL8Z至叢發計數器25。模 暫存器23具有一種功能，當’’叢發長度”設定為”2”時僅設 定叢發長度資訊信號BL2Z為高階，同理，於”叢發長度” 分別設定為”4”或”8’’時僅設定叢發長度資訊信號BL4Z， 或僅設定叢發長度資訊信號BL8Z於高階。 複數記憶體儲存格（圖f未顯示）於記憶體儲存格陣列 7排列成列及成行。控制信號CS、RAS、CAS及WE係由控 制信號/CS、/RAS、/CAS及/WE產生，列位址信號及攔位 址信號連結於記憶體儲存格陣列7與記憶體控制介面單元5 間。此外I/O信號DINA及DINB係連結於記憶體错存格陣 列7與輸入/輸出介面單元3間。 如此根據本發明之半導體裝置1係使用CMOS(互補 MOS)製程技術製造。 經濟部智慧財產局員工消費合作社印製 第3圖顯示於輸入/輸出介面單元3之指令解碼器11檢 測寫入指令之電路。指令解碼器11包括指令檢測單元27及 寫入活化信號產生單元29。 指令檢測單元27包括一反相器27b用於進一步反相控 ， 制信號RAS，其為控制信號/RAS之反相信號，一4-輸入 NAND閘27a用於接收反相器27b之輸出及控制信號CS、 RAS、CAS及WE，其為控制信號/CS、/RAS、/CAS及/WE 之反相信號，二反相器27c及27d分別並聯連結於NAND閘 本紙張尺度適用t國國家標準（CNS ) A4規格（210 X 2.97公釐） _ 23 408476 at __ 五、發明説明（21 ) 27a，及一2-輸入OR電路27e連結至反相器27c之輸出。 OR電路27e接收反相器27c之輸出及寫入活化信號 WRTZ，及輸出活化信號DSEN1Z。OR電路27e為一種電 路用於接收寫入指令時設定活化信號DSEN1Z為高階，及 當寫入活化信號WRTZ被鈍化時（由高階轉成低階時）設定 活化信號DSEN1Z為低階。 此外反相器27d輸出寫入指令信號WRTCZ。寫入指令 信號WRTCZ為一種接收寫入指令時設定為高階的.信號。 寫入活化信號產生單元29包含一正反器電路係由兩個 2-輸入NAND閘29a及29b及一反相器27c連結至NAND閘 29a之輸入端子組成。 宜入任/l·,位？#吝士萤条你后ia吳？7。健tW·宦λ姓么 (請先閲讀背面之注意事項再填寫本頁) 、裝. 訂 Α7 Β7 ^08476 五、發明説明（22) AND電路41A »廷遲電路39A包含三部串接連結反相器及 電容器C1設置於反相器間》 延遲電路39A接收内部資料選通信號DSZ，及輸出已 經被延遲的DSZ反相信號至AND電路41A » AND電路41A 接收由閃鎖單元37輸出的接收控制信號DSEN2Z，内部資 料選通信號DSZ ’及延遲電路39A之輸出，並輸出第一資 料接收時脈信號DSPHS。Η緣脈波產生單元31為與資料選 通信號DS前緣同步輸出第一資料接收時脈信號DSPHS之 電路。 此處電容器C1係經由連結閘極端子NMOS電晶體（後 文稱作”NMOS”)之閘極端子（後文稱作”閘極”）至信號線以 及連結NMOS之源極端子（後文稱作”源極。及汲極端子（後 文稱作”汲極”）至地VSS形成。 L緣脈波產生單元33包括延遲電路39Β及AND電路41Β ’皆具有Η緣脈波產生單元31之相同組合，及一反相器33a 用於提供内部資料選通信號DSZ之反相信號至延遲電路 39B及AND電路41B之輸入端子。 AND電路41B接收由閂鎖單元37輸出的接收控制信號 DSEN2Z ’内部資料選通信號DSZ之反相信號，及延遲電 路39B之輪出’以及輸出第二資料接收時脈信號DSPLS。 ’乙緣脈波產生單元33為與資料選通信號ds之後緣同步輸出 第二資料接收時脈信號DSPLS之電路。 延遲電路3 5係經由連結電容器C2至六個串接連結反 相器之各個輪出形成。電容器C2係經由NMOS以類似電容 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----^—iw---ζ ;;裝— {請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消费合作社印製 25 408476 a7 B7 五、發明説明（23 ) 器Cl之方式形成。延遲信號N1為與第二資料接收時脈信 號DSPLS相同相位的信號。換言之延遲電路35為輸出延遲 信號N1之電路，該信號係經由延遲L緣脈波產生單元33輸 出的第二資料接收時脈信號DSPLS歷一段顇定時間產生。 閂鎖單元37包括一反相器37a用於接收寫入活化信號 WRTZ，一 MOS開關37b，反相器37c及37d用於控制MOS 開關37b，一2-輸入NAND閘37e，及一反相器37f用於反饋 NAND閘37e之輸出信號至輸入端子之一。 MOS開關37b係經由互連NMOS及PMOS電晶體（後文 稱作PMOS)之源極及汲極形成》反相器37c控制PMOS之 閘極’而反相器37d控制NMOS之閘極。反相器37c接收延 遲信號N1及輸出延遲信號N1之反相信號至反相器37d。 此外反相器37a之輸出端子係連結NAND閘37e之另一 輸入端子及MOS開關37b—端。MOS開關37b之另一端係 連結至NAND閘37e之輸入端子之一。NAND閘37e輸出接 收控制信號DSEN2Z。 經濟部智慧財產局員工消費合作社印製

當寫入活化信號WRTZ變高階（活化）時，響應於此， 閂鎖單元37設定接收控制信號DSEN2Z為高階（活化）而與 延遲信號N1之邏輯值無關。於寫入活化信號WRTZ由高階 返回低階（鈍化）後，當延遲信號N1響應第二資料接收時脈 信號DSPLS之高階變成高階時，響應於此，閃鎖單元37將 接收控制信號DSEN2Z由高階返回低階（鈍化）D 第5圖顯示於介面單元3之DS緩衝器19之輸入緩衝器 單元43 〇輸入緩衝器單元43包括差異放大器電路45用於比

408476 A7 B7 五、發明説明（24 較由外側輸入的資料選通信號DS與參考電壓Vref，及反 相器列47及49。 於差異放大器電路45中，電壓產生單元51及53由串聯 連結的PMOS及NMOS組成，二單元係對稱設置於鄰近位 置。資料選通信號DS及參考電壓Vref分別供給各該電壓 產生單元51及53之NMOS 51a及53a之閘極eNMOS 51a及 53a之源極係透過NMOS55連結至.地電壓vsjg。 此外PMOS 57a及57b之汲桎係分別連結至節點ND1及 ND2，該知點係連結NMOS5：U及53a與各該電壓產生單元 51及53之PMOS 51b及53be 1/〇供給電壓vccq供給pm〇S 5lb及53b之源極及PMOS 57a及57b之源極。節點ND2係連 結至PMOS 51b及53b之閘極，電壓產生單元51及53組成一 電流鏡電路。 反相器列47之輸出端子係連結至nm〇S 55之閘極及 PMOS 55b及55b。反相器列47係由二串接連結反相器構成 。反相器列47接收活化信號dSenιζ，及輸出一信號具有 與活化信號DSEN1Z相同邏輯的信號至差異放大器電路45 差異放大器電路45之節點ND1係連結至反相器列49之 輸入端子。反相器列49係由三個串接連結反相器構成。反 相器列49輸出内部資料選通信號DSZ，其具有與資料選通 信號DS相同的邏輯。 第6圖顯示介面單元3之輸入/輪出資料緩衝器15之方 塊圖。輸入/輸出資料缓衝器15包括一資料輸入缓衝器59 _本紙張尺度適^用中國國家標準(⑶“从規格“川/挪公釐） (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 27 408476 A7 B7 五、發明説明（25) ，二資料閂鎖電路61八及616，及二資料移轉電路63八及 63B。 (請先閲讀背面之注意事項再填寫本頁) 包含前述DS缓衝器19相同電路的資料輸入缓衝器59 具有比較外側輸入資料信號DQ與參考電壓Vref之功能， 產生一内部資料信號DIN，其具有對應資料信號DQ之信 號值之相同邏輯，及輸出產生的内部資料信號DIN» 資料閂鎖電路61A接收第一資料接收時脈信號DSPHS 及内部資料信號DIN，及輸出閂鎖於第一資料接收時脈信 號DSPHS的該内部資料信號DIN至資料移轉電路63A。資 料閂鎖電路61B接收第二資料接收時脈信號DSPLS及内部 資料信號DIN，及輸出閂鎖於第二資料接收時脈信號 DSPLS的該内部資料信號DIN至資料移轉電路63B。 資料移轉電路63A及63B接收由資料閂鎖電路61A及 61B輸出的資料及第二資料接收時脈信號DSPLS，及與第 二資料接收時脈信號DSPLS同步輸出接收自資料閂鎖電路 61A及61B之資料至I/O信號DINA及DINB。 輸入/輸出資料缓衝器15具有與資料選通信號DS之前 緣及後緣同步接收資料信號DQ的功能。 經濟部智慧財產局員工消費合作社印製 第7圖顯示記憶體控制介面單元5之叢發計數器25之電 路配置。叢發計數器25包括一脈波產生電路65，一計數器 . 67，一計數結束檢測電路69及一脈波產生電路70。叢發計 數器25也接收由模暫存器23输出的叢發長度資訊信號 BL2Z、BL4Z及BL8Z。 脈波產生電路65係由反相器列71其具有三個串接連結 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） _ ^〇847Q a? B7 * ™ —1 1 " " 一 丨丨· 丨_ — 五、發明説明（26) 反相器，及一2-輸入NAND閘73組成。反相器列71接收寫 入活化信號WRTZ，及輸入WRTZ之反相信號（其被延遲一 段預定時間）至NAND閘73之輸入端子之一。NAND閘73接 收寫入活化信號WRTZ於另一輸入端子，及輸出計數器復 置信號CRES。脈波產生電路65為於寫入活化信號WRTZ 之上升緣產生計數器復置信號CRES(負邏輯脈波信號）之 電路。 計數器67於時脈端子接收由時脈缓衝器9輸出的内部 時脈信號CLKIN，也於復置端子接收計數器復置信號CRES ，及輸出計數信號INT2Z、INT4Z及INT8Z ’各自對應内 部時脈信號CLKIN之計數數目。計數器67係與内部時脈信 號CLKIN前緣同步計數，具有嚴格對内部時脈信號CLKIN 之一週期設定計數信號INT2Z、INT4Z及INT8Z於高階的 功能，各自分別對應於内部時脈信號CLKIN計數一次、二 次及四次。此處計數器67之復置係由計數器復置信號CRES 之低階執行。 計數結束檢測電路69包含並聯設置之三個2-輸入 NAND 閘 69a、69b及 69c及一 AND 電路69(1。NAND 閘 69a接 收叢發長度資訊信號BL2Z及計數信號INT2Z。同理NAND 閘69b及69c分別接收叢發長度資訊信號BL4Z及計數信號 . INT4Z，及叢發長度資訊信號BL8Z及計數信號INT8Z » NAND閘69a、69b及69c之輸出端子連結的AND電路69d ，其輸出計數匹配信號ENDZO。計數結束檢測電路69為 當計數器67之計數值四配於模暫存器23設定的”叢發長度” 本纸张尺度適用中國國家標準（CNS ) A4规格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 29 408476 A7 __' ' _B7_^_ _ 五、發明説明（27 ) 時，絕對僅對内部時脈信號CLKIN之一週期設定計數匹配 信號ENDZ0於低階的電路。 (請先閲讀背面之注意事項再填寫本頁) 脈波產生電路70係由具有三個串接連結反相器之反相 器列70a，及2-輸入OR閘70b(=負邏輯AND閘）形成。反相 器列7〇a接收計數匹配信號ENDZ0，及輸出已經被延遲一 段預定時間的ENDZ0之反相信號至OR閘70b之輸入端子之 一。OR閘70b接收計數匹配信號ENDZ0於另一輸入端子， 及輸出計數結束信號ENDZ。脈波產生電路70為當接收低 階計數匹配信號ENDZ0時產生計數結束信號ENDZ(負邏輯 脈波信號）之電路。 此處用於一般SDRAM移轉叢發之計數器也可用作叢 發計數器25。如此由於無需新設置叢發計數器25，故可減 少半導體裝置1之晶片區面積。 前述半導體裝置中，接收循序由外側輸入的資料信號 DQ之作業執行如後。 經濟部智慧財產局員工消費合作社印製 第8圖顯示當資料係於第2至7圖所示第一具體例寫入 時之操作時序範例。此處時脈信號CLK，資料選通信號DS 及資料信號DQ為由資訊處理系統例如包括半導體裝置1等 之CPU等輸出的信號。資料選通信號DS及資料信號DQ於 .輸入/輸出作業未執行時設定為高阻抗態結束於終端電 ， 壓VTT。此外於該例中，資料選通信號DS係與時脈信號 CLK相同相位輸入。”叢發長度”預設為”4”。 此外本例中，時序設計為對應接收寫入指令，資料選 通信號DS之第一上升時序將距時脈信號CLK之上升時序 30 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ：297公釐） A7 B7 408476 五、發明説明（28 ) 嚴格延遲一週期。如前述，資料選通信號DS之相位與時 脈信號CLK之相位間之偏差容許於±25%範圍以内。 (請先閱讀背面之注意事項再填寫本頁) 首先第2圖所示指令解碼器11之指令檢測單元27於與 時脈信號CLK前緣同步接收到寫入指令時設定寫入指令信 號WRTCZ及活化信號DSEN1Z為高階。寫入活化信號產生 單元29當接收到寫入指令WRTCZ之高階時設定寫入活化 信號WRTZ為高階（第8(a)圖）。然後響應設定寫入活化信 號WRTZ於高階，由第4圖之閂鎖單元37輸出的接收控制 信號DSEN2Z(其將為第一資料接收時脈信號DSPHS及第二 資料接收時脈信號DSPLS之輸出許可信號（被設定為高階） 活化態（第8(b)圖）。 經濟部智慧財產局員工消費合作社印製 其次如第8圖之作業時序圖所示，於距時脈信號CLK 已經接收寫入指令的延遲半時脈後，資料選通信號DS設 定為低階。然後資料選通信號DS的升降執行四次，其為’’ 叢發長度’’，具有與時脈信號CLK相同週期及相同時序。 寫入資料DO、Dl、D2及D3也與資料選通信號DS之升降同 步輸入至資料信號DQ。然後資料選通信號DS與最終寫入 資料D3同步設定為低階歷距離後緣半個時脈。然後停止 輸出資料選通信號DS，其電壓設定為止於終端電壓VTT 之值。 ， 此外設定活化信號DSEN1Z於高階可致動第5圖所示 DS緩衝器19之差異放大器電路45,其由資料選通信號DS 產生内部資料選通信號DSZ。 第一資料接收時脈信號DSPHS係當接收控制信號 31 本紙張尺·度適用中國國家榇準（CNS ) A4規格（210X2.97公釐） 408476 A7 B7 五、發明説明（29 ) DSEN2Z於高階時藉由DS輸入/輸出控制單元17之Η緣脈波 產生單元31，與内部資料選通信號DSZ之前緣同步產生。 (請先閲讀背面之注意事項再填寫本頁) 第一資料接收時脈信號DSPLS係於接收控制信號 DSEN2Z於高階時，由DS輸入/輸出控制單元17之L緣脈波 產生單元33與内部資料選通信號DSZ之後緣同步產生。 於距離第二資料接收時脈信號D S P L S —段預定延遲時 間後由延遲電路35輸出延遲信號Ν1 (第8(c)' (d)圖）。 輸出作為資料信號DQ之寫入資料DO、Dl、D2及D3 係由第6圖所示資料輸入缓衝器59接收並轉成内部資料信 號 DIN。 然後與資料選通信號DS前緣同步輸入的寫入資料D0 及D2由資料閂鎖電路61A輸出至資料移轉電路63A。與資 料選通信號DS後緣同步輸入的寫入資料D1及D3係由資料 閂鎖電路61B輪出至資料移轉電路63B。 I/O信號DINA與第二資料接收時脈信號DSPLS同步接 收源自資料移轉電路63A之寫入資料DO及D2。I/O信號 DINB與第二資料接收時脈信號DSPLS同步接收源自資料 移轉電路63B之寫入資料D1及D3。 經濟部智慧財產局員工消費合作社印製 它方面，第7圖所示叢發計數器25之脈波產生電路65 當接收到寫入活化信號WRTZ之高階時輸出計數器復置信 * 號CRES(負電路脈波信號）。 計數器67由計數器復置信號CRES復置後，每次時酿 信號CLK上升時則由内部時脈信號CLKIN計數。 當計數器67之計數值變成”2”時，計數結束檢測電路69 32 本紙張尺度適用中國國家榡準（CNS ) A4规格（210X297公釐） 408476 Α7 Β7 五、發明説明（30 ) 設定計數匹配信號ENDZO為低階。脈波產生電路70當接 收到計數匹配信號ENDZ0之低階時’產生負邏輯脈波至 計數結束信號ENDZ。然後第3圖所示寫入活化信號產生 單元29當接收到計數結束信號ENDZ之脈波時復置正反器 電路，及設定寫入活化信號WRTZ於低階（第8(e)圖）。如 此本具體例由計數器67計數的數目變成”叢發長度”之半s 換言之，”叢發長度”為計數數目的兩倍〇 此外，於第4圖所示DS輸出控制電路17之閂鎖單元37 中’接收控制信號DSEN2Z於寫入活化信號WRTZ於高階（ 活化）之情況下係於活化態，而與延遲信號N1之邏輯位階 無關3因此當延遲信號N1脈波首次輸出且維持高階態時 ，接收控制信號DSEN2Z檢測寫入活化信號WRTZ之高階（ 第8(f)圖）。 它方面，於寫入活化信號WRTZ降至低階後，於延遲 信號N1第二脈波輸出時，接收控制信號DSEN2Z降至低階 。換言之當寫入活化信號WRTZ係於低階而延遲信號N1係 於高階時，接收控制信號DSEN2Z降至低階。 如此Η緣脈波產生單元31及L緣脈波產生單元33被已 經降至低階的接收控制信號DSEN2Z鈍化，及資料信號DQ 之接收作業完成。 ' 此處Η緣脈波產生單元31及L緣脈波產生單元33之鈍 化作業僅由延遲電路35及閂鎖單元37控制。如此Η緣脈波 產生單元31及L緣脈波產生單元33係於延遲電路35距已經 接收最終寫入資料D3的第二資料接收時脈信號DSPLS輸 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ----i.—jh---(，¼-- (請先閲讀背面之注意事項再填寫本頁) 訂 Α:α 經濟部智慧財產局員工消費合作社印製 33 Α7 Β7 五、發明説明（31 ) 出約略相等時間鈍化。 因此’ Η緣脈波產生單元31&l緣脈波產生單元33之 純化時序易僅藉調整延遲電路35之延遲時間而調整。此外 ’鈍化作業可隨時於資料選通信號DS於低階（長度約為半 時脈）隨時進行，易藉前述電路達成。如此即使於寫入作 業完成後’於資料選通信號DS因電源等雜訊影響出現的 雜訊’也不會因雜訊產生錯誤的第一資料接收時脈信號 DSPHS或錯誤的第二資料接收時脈信號DSPLS。換言之可 防止由輸入/輸出資料緩衝器15接收到錯誤資料信號Dq。 第9圖顯示寫入作業之範例作業時序，此處資料選通 信號DS之時序相對於時脈信號clk偏差，’-2 5 %”。 第10圖顯示寫入作業之範例作業時序，此處資料選通 信號DS之時序相對於時脈信號clk偏差，，+25%’，。 如第9及10圖所示，鈍化η緣脈波產生單元31及1緣脈 波產生單元33的接收控制信號DSEN2Z於距第二資料接收 時脈信號DSPLS輪出後恆定時間經常降至低階。如此於寫 入資料DO至D3被接收後而於資料選通信號ds被設定為高 阻抗態之前，Η緣脈波產生單元3 1及L緣脈波產生單元33

可靠地被鈍化’而與資料選通信號DS相對於時脈信號CLK 之相位差無關。 * 此處第4圖之延遲電路3 5之延遲時間設定為滿足下列 條件。 (條件1)屬於資料選通信號DS之半週期以内（若較長， 則資料選通信號DS返回VTT位階後，接收控制信號 本紙張尺度適用中國國家標準（CNS ) Α4規格（2!〇χ29?公釐） (請先閲讀背面之注意事項再填寫本頁) '訂 經濟部智慧財產局員工消费合作社印製 34 A7 B7 408476 五、發明説明（32) DSEN2Z仍保持高階，造成第30圖之類似問題）。 (請先閱讀背面之注意事項再填寫本頁)

(條件2)延遲信號N1於寫入活化信號WRTZ由高階降 至低階後產生第二脈波，即使於第9圖-25%偏差之例亦如 此D (條件3)寫入活化信號WRTZ於延遲信號N1輸出第一 脈波時序仍然維持高階，即使於第10圖所示+25%偏差之 例亦如此。 經濟部智慧財產局員工消費合作社印製 於如前述組成的半導體裝置中，接收控制信號 DSEN2Z藉閂鎖單元37與時脈信號CLK前緣同步於接收寫 入指令時被活化。此外接收控制信號DSEN2Z於距離第二 資料接收時脈信號DSPLS—段預定延遲時間後與最終資料 信號DQ同步鈍化。此外，資料信號DQ的接收係藉輸入/ 輸出缓衝器15進行，同時接收控制信號DSEN2Z破活化。 如此當連續接收預定數目的資料信號DQ時，接收控制信 號DSEN2Z可於接收第一資料信號DQ之前，於資料選通信 號DS之前約半個時脈藉由輸出接收控制信號DSEN2Z而被 活化。此外，接收控制信號DSEN2Z可於最終資料信號DQ 被接收後，藉由已經接收資料信號DQ的第二資料接收時 脈信號DSPLS鈍化。結果，輸入/輸出缓衝器15可可靠地 接收預定數目的資料信號DQ。 接收控制信號DSEN2Z之鈍化係由資料選通信號DS產 生的第二資料接收時脈信號DSPLS控制。如此當資料選通 信號DS之時序改變時，接收控制信號的時序也響應該變 更而改變。如此接收控制信號DSEN2Z之鈍化可經常性於 35 本紙張尺度逍用中國國家標準（CNS ) A4規格（2I0X29?公釐） A7 B7 408476 五、發明説明（33 ) (請先閱讀背面之注意事項再填寫本頁) 最末資料信號DQ被接收後執行，如此確保資料信號DQ的 接收。因此可改良電路之時序容許度，資料選通信號DS 相對於時脈信號CLK之偏差規格可設定為等於或高於”土 25%，、 因接收控制信號DSEN2Z之時序響應資料選通信號DS 之時序改變，故接收控制信號DSEN2Z可經常於接收到最 末資料信號DQ後的一段預定時間以内鈍化。如此當接收 作業完成後，當資料選通信號DS返回高阻抗態時，接收 控制信號DSEN2Z不再被活化。因此，即使於寫入作業完 成後於資料選通信號DS因電源等雜訊影響而發生雜訊， 可防止不會因雜訊而產生錯誤第一資料接收時脈信號 DSPHS或錯誤第二資料接收時脈信號DSPLS «換言之可防 止由輸入/輸出資料缓衝器15接收到錯誤資料信號DQ。 經濟部智慧財產局員工消費合作社印製 此外，計數器67計數預定數目之時脈信號CLK之時脈 ，及閂鎖單元37於第二資料接收時脈信號DSPLS同步鈍化 接收控制信號DSEN2Z，該DSPLS於計數預定數目時脈信 號CLK後將改變。如此藉由結合”預定數目”的時脈信號 CLK與”接收次數”的資料信號DQ，藉計數器67可容易可 靠地檢測與最終資料信號DQ同步的資料選通信號DS。 此外，因接收控制信號DSEN2Z係與最終資料信號DQ • 同步藉第二資料接收時脓信號本身鈍化，故由第二資料接 收時脈信號DSPLS改變至接收控制信號DSEN2Z鈍化的鈍 化時間易藉延遲電路35之延遲時間控制。如此，接收控制 信號DSEN2Z之鈍化可使用簡單電路控制。 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） · 36 A7 B7 408476 五、發明説明（34) 至於延遲電路3 5之延遲時間，短時間即足夠可靠地接 收最終資料信號DQ，結果根據溫度或電壓的改變而減少 鈍化時間變更。因此有助於時序設計，當時序容許度設定 為同先前技術時可獲得加速設計。 此處’延遲電路包括Η緣脈波產生單元31及L緣脈波 產生單元33用於產生第一資料接收時脈信號dsphs及第 二資料接收時脈信號DSPLS ’其分別係與資料選通信號ds 之前緣及後緣同步，同時接收控制信號DSEN2Z被活化及 輸出，輸入/輸出資料缓衝器15分別與第一及第二資料接 收時脈信號DSPHS及DSPLS同步接收資料信號Dq ^因此 DDR型半導體裝置用於與資料選通信號dS之前緣及後緣 二者同步接收資料信號DQ，該裝置可容易可靠地檢測與 最終資料信號DQ同步的資料選通信號9 此外，因待接收的資料信號DQ數目係設定為由計數 器67計數的預定時脈信號CLk數目之兩倍，故ddR型半導 體裝置用於與資料選通信號DS之前緣及後緣二者同步接 收資料信號DQ ’該裝置藉由使用計數器67計數時脈信號 CLK可與最終資料信號同步檢測資料選通信號。 現在因接收控制信號DSEN2Z係經由使用計數器67計 數時脈信號CLK而鈍化，故可使用於一般SDRAM用於移 ’ 轉叢發的計數器。此種情況下由於無需新設置叢發計數器 25故可縮小半導體裝置1之晶片面積。 第Π圖為方塊圖顯示根據本發明之半導體裝置之第二 具體例的基本原理》其中該裝置包含一計數器，一控制電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公董） ----rIί 11〈；k'-- (請先閲讀背面之注意事項再填寫本頁) 訂 J. 經濟部智慧財產局員工消費合作社印製 37 408476 A， A7 B7 _-^-------- 五、發明説明（35) 路及一資料輸入電路其全部皆同第1圖（第一具體例）。資 料輸入電路包括一輸入缓衝器，及一接收時脈產生電路及 一資料接收電路其係同第1圖。 輸入緩衝器為對應DS緩衝器77之電路，容後詳述。 由控制電路產生的接收控制信號DSEN2Z被輸入輸入缓衝 器。但不似第1圖，接收控制信號DSEN2Z未輸入接收時 脈產生電路。 第12及13圖顯禾根據第二具體例之輸入/輸出控制 電路75及DS緩衝器77之電路配置。 本具體例中，接收控制信號DSEN2Z未連結至第12圖 中Η緣脈波產生單元31之aND電路41A及L緣脈波產生單 元33之AND電路41B之輸入端子。第一具體例中接收接收 控制信號DSEN2Z的AND電路41A及AND電路41B的輸入 端子被升高至電源電壓VCC。此處接收控制信號DSEN2Z 用於第13圖活化差異放大器電路45。Η緣脈波產生單元31 、乙緣脈波產生單元33及差異放大器電路45以外各組件皆 同前述第一具體例。 換言之第13圖中，2-輸入電路79之輸出係連結 PMOS 57a及57b之閘極’及連結至NM0S 55俾便致動差異 放大器電路45。此處OR電路79接收活化信號DSEN1Z及接 ' 收控制信號DSEN2Z。 本具體例中，DS緩衝器77係由接收控制信號DSEN2Z 鈍化，DSEN2Z於延遲信號N1第二次輸出時，當接收寫入 活化信號WRTZ之低階時降至低階。亦即DS缓衝器77係與 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐〉 "一^~ (請先閲讀背面之注意事項再填寫各頁) 訂 經濟部智慧財產局員工消費合作社印製 408476 A7 B7 五、發明説明（36 ) 延遲電路35距已經接收最終寫入資料D3之第二資料接收 時脈信號DSPLS輸出約略相等延遲時間後被鈍化。 於本具體例之本發明也可獲得前述第一具體例之類似 效果。但具體例中，因DS緩衝器77(其為半導體裝置1之 資料選通信號DS的入口）係由接收控制信號DSEN2Z鈍化 ’故即使於資料選通信號DS因東自電源等的雜訊的影響 而產生雜訊，該雜訊也不會傳遞至内部電路。結果可防止 内部電路之功能異常’也可防止由於功能異常造成的不必 要的電力耗損。 第14圖為方塊圖顯示根據本發明之半導體裝置之第三 具體例之基本原理，此處裝置包含一資料選通計數電路， 一控制電路及一資料輸入電路。 資料選通計數電路為對應計數器81及計數結東檢測電 路85之電路’容後詳述。控制電路為對應寫入活化信號控 制單元89之電路，容後詳述。 資料選通計數電路具有於寫入活化信號WRTZ被活化 後，計數預定數目之第二資料接收時脈信號DSPLS的功能 ’於計數完成後產生及輸出計數結束信號ENDZ2。此處

第二資料接收時脈信號DSPLS用作替代資料選通信號DS 的信號。 • 控制電路之功能為於寫入活化信號WRTZ被活化時， 活化接收控制信號DSEN2Z ;及於接收計數結束信號 ENDZ2後鈍化接收控制信號DSEN2Z，及進一步接收第二 資料接收時脈信號DSPLS。 本紙張级適财關家縣（CNS ) Α4·(加χ29?公着） (請先閎讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 39 Α7 Β7 408476 五、發明説明（37) 資料輸入電路包含一輸入缓衝器，一接收時脈產生電 路及一資料接收電路同第1圖（第一具體例）。 第15圖顯示根據本發明之半導體裝置之第三具體例。 本具體例中，由模暫存器23輸出的叢發長度資訊信號 BL2Z、BL4Z及BL8Z輸入輸入/輸出介面單元3之DS輸入/ 輪出控制電路8 1。DS輸入/輸出控制電路81以外的組件同 前述第一具體例》 第16圖顯示DS輸入/輸出控制電路81之電路配置。DS 輸入/輸出控制電路81包括Η緣脈波產生單元31、L緣脈波 產生單元33、延遲電路35、計數器83、計數結東檢測電路 85、脈波產生電路86、脈波產生電路87及寫入活化電路控 制單元89。 Η緣脈波產生單元31、L緣脈波產生單元33及延遲電 路35為組成第一具體例之DS輸入/輸出控制電路17之相同 電路。計數器83、計數結束檢測電路85、脈波產生電路86 及脈波產生電路87分別同第一具體例之叢發計數器25中之 計數器67、計數結束檢測電路69、脈波產生電路70及脈波 產生電路65。寫入活化電路控制單元89為與第一具體例之 指令解碼器11之寫入活化控制單元29相同的電路。 計數器83於時脈端子接收由延遲電路35輸出的延遲信 ' 號N1 ’以及於復置端子接收由脈波產生電路87輪出的計 數器復置信號CRES2。計數器83也輸出計數信號INT2Z2 、INT4Z2及INT8Z2，其各自對應於計數數目。 β十數結束檢測電路8 5係以與第一具體例類似方式，接 本紙張尺度通用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注$項再填窝本頁) > 訂 經濟部智慧財產局員工消費合作社印製 40 408476 A7 _B7_ 五、發明説明（38 ) 收叢發長度資訊信號BL2Z、BL4Z及BL8Z及計數信號 INT2Z2、INT4Z2及INT8Z2及輸出一計數匹配信號ENDZ02 〇 脈波產生電路86接收計數匹配信號ENDZ02及輸出一 計數結束信號ENDZ2。 寫入活化電路控制單元89於設定端子S接收計數器復 置信號CRES2，及於復置端子R接收計數器結束信號 ENDZ2。寫入活化電路控制單元89由輸出端子Q輸出接收 控制信號DSEN2Z。 接收控制信號DSEN2Z係連結至Η緣脈波產生單元31 之AND電路41Α及L緣脈波產生單元33之AND電路41Β之 輸入端子。 前述半導體裝置1中，由外侧連續輸入的資料信號DQ 的接收作業係如第17圖所示執行> 首先，半導體裝置1於接收寫入指令時將寫入活化信 號WRTZ轉成高階。寫入活化信號WRTZ改成高階產生計 數器復置信號CRES2(負邏輯脈波信號），設定接收控制信 號DSEN2Z為高階。同時計數器83由計數器復置信號 CRES2復置。 Η緣脈波產生單元31及L緣脈波產生單元33係藉接收 * 控制信號DSEN2Z之變化活化成高階。然後第一資料接收 時脈信號DSPHS及第二資料接收時脈信號DSPLS係與資料 選通信號DS同步產生，及寫入資料D0至D3被循序接收。 計數器83係於延遲信號N1之前緣計數，延遲信號被 本紙張尺度適用中國國家標準（CNS ) A4規格（2〖0X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 41 M8476 A7 _^_B7_ 五、發明説明（39 ) (請先閲讀背面之注意事項再填寫本頁) 延遲嚴格為延遲電路35距第二資料接收時脈信號DSPLS之 延遲時間。然後當延遲信號N1之第二前緣被計數時，計 數結束信號ENDZ2藉計數結束檢測電路85設定為低階。 窝入活化信號控制單元89於接收計數結束信號 ENDZ2之負邏輯脈波時被復置，及設定接收控制信號 DSEN2Z為低階。然後，接收控制信號DSEN2Z降至低階 ，鈍化Η緣脈波產生單元31及L緣脈波產生單元33。 於本具體例之半導體裝置也可獲得類似前述第一.具體 例之效果。但本具體例中計數器83計數預定數目之由資料 選通信號DS產生的第二資料接收時脈DSPLS，及寫入活 化信號控制單元89於計數預定數目的第二資料接收時脈 DSPLS後鈍化接收控制信號DSEN2Z。如此經由結合”預定 數目”的第二資料接收時脈信號DSPLS與’’接收次數”的資 料信號DQ，與最終資料信號DQ同步的資料選通信號DS可 容易可靠地藉計數器83檢測。 經濟部智慧財產局員工消費合作社印製 此外，因計數預定數目之第二資料接收時脈信號 DSPLS時接收到最終資料信號DQ，故最終資料信號可於 距第二資料接收時脈信號DSPLS之略為延遲後使用延遲電 路35等僅鈍化接收控制信號DSEN2Z而可靠地接收》 如此計數後控制可於比較計數資料選通信號DS之案 ' 例更短時間内執行，原因為用於接收資料信號DQ的第二 資料接收時脈信號DSPLS係由計數器83計數，如此允許具 有短延遲時間的延遲電路用於控制。結果可減少時序隨溫 度或電壓變化之偏差，如此達成鈍化接收控制信號 42 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 408476 A7 B7 五、發明説明（40) DSEN2Z的準確控制。 第18圖為方塊圖顯示根據本發明之半導體褒置之第四 具體例的基本原理’其中該裝置包含資料選通計數電路及 控制電路其係同第14圖（第二具體例），及一資料輸入電路 其係同第11圖（第二具體例）。 第19圖顯示根據第四具體例之DS輸入/輸出控制電路 91 〇 本具體例中，類似第二具體例’接收控制信號DSEN2Z 未輸入第16圖之Η緣脈波產生單元31之AND電路41A及L 緣脈波產生單元33之AND電路41B »於第一具體例中，接 收接收控制信號DSEN2Z的AND電路41A及AND電路41B 之輸入端子電壓上升至電源電壓VCC。 DS缓衝器77同第13圖所示第二具體例之DS緩;衝器也 用於本具體例。換言之，接收控制信號DSEN2Z用於作動 差異放大器電路45。 於.本·具體例之半導體裝置也可獲得如前述第一及第二 具體例之類似效果。 第20圖為方塊圖顯示根據本發明之半導體裝置之第五 具體例之基本原理’其中該裝置包含同第1圖（第一具體例） 之一計數器，一控制電路及一資料輸入電路。資料輸入電 ' 路包括同第1圖之一輸入缓衝器’一接收時脈產生電路， 及一資料接收電路。 接收時脈產生電路為對應L緣脈波產生單元3 3之電路 β控制電路產生的接收控制信號DSEN2Z被輸入至接收時 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） {請先閲讀背面之注意事項再填寫本頁) 、" 經濟部智慧財產局員工消費合作社印製

43 408476 五、發明説明（41 ) 脈產生電路*接收時脈產生電路當接收内部資料選通信號 DSZ時具有產生及輸出資料接收電路時脈信號dsps之功 能。 資料接收電路具有一功能為與資料接收時脈信號 DSPS同步接收資料信號DQ(其為寫入資料）至半導體震置 〇 第21圖顯示根據本發明之半導體裝置之第五具體例。 根據本具體例之半導體裝置1係由SDR型SDRAM組成，該 SDRAM係用與由外侧輸入之資料選通信號DS後緣同步， 執行資料信號DQ的讀寫作業。 輸入/輸出資料緩衝器93及記憶體儲存格陣列7僅執行 I/O信號DINA之輸入/輸出作業。DS輪入/輸出控制電路95 僅與資料選通信號D S後緣同步，輸出第二資料接收時脈 信號DSPLS至輸入/輸出資料緩衝器93。輸入，輸出資料緩 衝器93及DS輪入/輸出控制電路95以外的紙件皆同前述第 一具體例。 第22圖顯示DS輸入/輸出控制電路95之電路配置。Ds 輸入/輸出控制電路95包括L緣脈波產生單元33用於產生資 料接收時脈信號，延遲電路35及閂鎖單元37。換言之’ DS 輸入/輸出控制電路95係由源自第一具體例之〇3輸入/輸出 ,控制電路17排除H緣脈波產生單元31之電路組成。l緣脈 波產生單元33、延遲電路35及閃鎖單元打之連結係同第一 具體例。 第23圖顯示輸入/輸出資料緩衝器93之方塊圖。輸入/ 本紙張尺度適用t國國家標準（CNS ) Α4規格—势）-—---—- -44 - {請先閲讀背面之注意事項再填寫本頁} -訂. 經濟部智慈財產局員工消費合作社印製 ^08476 A7 B7 五、發明說明（42 ) 輸出資料緩衝器93包括資料輸入缓衝器59及資料閂鎖電路 61A。亦即輪入/輸出資料缓衝器93係由第一具體例之輸入 /輸出資料缓衝器15中排除資料閂鎖電路61Β及資料移轉電 路63Α及63Β之電路組成。資料輸入緩衝器59與資料閂鎖 電路61Α之連結係同第一具體例。 前述半導體裝置裝’接收由外側連續輸入的資料信號 DQ之作業係如第24圖所示執行。 首先，半導體裝置1當接收寫入指令時將寫入活化信 號WRTZ轉成高階，而其又設定接收控制信號DSEN2Z於 高階。 接收控制信號DSEN2Z改成高階，作動l緣脈波產生 單元33。然後資料接收時脈信號DSPS係與資料選通信號 DS後緣同步產生’寫入資料DO及D1循序接收於資料問鎖 電路61A。接收的寫入資料DO及D1移轉至I/O信號DINA。 第7圖所示計數器67於每次時脈信號CLK上升時由内 部時脈信號CLKIN向上計數。 當半導體裝置67之計數值變成”2”時，寫入活化信號 WRTZ降至低階。如此本具體例由計數器67之計數數目同 ”叢發長度”。換言之”叢發長度”等於計數數目。 它方面’於延遲信號N1之第二脈波輸出時接收控制 . 信號DSEN2Z降至低階，檢測寫入活化信號WRTZ之低階 〇 如此由L緣脈波產生單元33由接收控制信號DSEN2Z 鈍化，資料信號DQ的接收作業完成。 本纸張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） (請先閱讀背面之注意事項再填寫本頁) itT-------- 經濟部智慧財產局員工消費合作社印製 45 經濟部智慧財產局WK工消費合作社印製 A7 B7 五、發明說明（43 ) 於本具體例之半導體裝置也可獲得前述第一具體例之 類似效果。但本具體例中，當接收控制信號DSEN2Z被活 化時，與資料選通信號DS同步，由L緣脈波產生單元33產 生資料接收時脈信號3DSPS，資料接收時脈信號DSPS由輸 入/輸出資料緩衝器'93接收，資料信號DQ係與資料接收時 脈信號DSPS同步接收。因此接收資料信號DQ的資料接收 時脈信號DSPS的產生控制可藉由接收控制信號DSEN2Z直 接控制，以及資料接收時脈信號DSPS的產生或不產生可 藉一簡單電路控制。 此外，與最终資料信號DQ同步的資料選通信號DS容 易可靠地藉由應用本具體例之SDR型半導體裝置用於與資 料選通信號DS前緣或後緣同步接收資料信號DQ可容易且 可靠地檢測。 此處’於前述第一具體例中，對SDRAM組成的範例 半導體裝置做說明。但本發明非僅限於此等具體例6半導 體裝置例如可由包括DRAM之系統LSI組成，DRAM與資 料選通信號DS同步執行資料信號DQ的輸入/輸出作業。 此外前述第五具體例對實例做說明，實例中計數器67 係於時脈信號CLK之前緣計數，於計數預定數目後，接收 控制信號DSEN2Z設定為低階。但本發明非僅限於此等具 ， 體例。例如可使用DS輸入/輸出控制電路81於資料選通信 號DS產生的第二資料接收時脈信號DSPLS之前緣進行計 數。此種情況下’後計數控制可於比較計數資料選通信號 DS之案例更短時間内執行’經由將接收資料信號dq之第 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 46 (請先閲讀背面之注意事項再填寫本買) ----I!11—·!--- Α7 Β7 五、發明說明（44 ) 二資料接收時脈信號DSPLS直接輸入計數器83執行。 此外，因第二資料接收時脈信號DSPLS為由資料選通 #號DS產生的信號，故藉計數器83計數，以及於計數預 足數目後接收控制信號DSEN2Z之鈍化控制可與資料選通 信號DS同步進行。 此外前述第一及第五具體例中將就其中’’叢發長度，，設 定為時脈信號CLK計數數目之兩倍或相等的範例舉例說明 。但本發明非僅限於此等具體例。例如”叢發長度”可設定 為多達時脈信號CLK計數數目之四倍或八倍。 --------Γ,----！| 1 _ (請先閱讀背面之注意事項再填寫本頁> 5. 經濟部智慧財產局員工消費合作社印製 47 本紙張尺度適用中國國家標準（CNS)A4現格（210 X 297公釐） 408476 A7 B7 45五、發明說明（） 元件標號對照 {請先閲讀背面之注意事項再填寫本頁) / _ -.^--------訂----- 經濟部智慧財產局員工消費合作社印製 卜--印刷線路板 102a-c··· SDRAM 103 …CPU 105 …SDRAM 106.··介面單元 107…記憶體控制介面單元 108…記憶體儲存格陣列 109…時脈缓衝器 110·-·指令解碼器 111…位址缓衝器 112· + ·輸入/輸出資料缓衝器 113…DS輸入/輸出控制電路 1K…控制電路 115…模暫存器. 116···叢取計數器 117…印刷線路板 118…記憶體控制電路 119 …CPU 120…時脈控制電路 121·-·終端電阻器 卜··半導體裝置 3···輸入/輸出介面單元 5···記憶體控制介面單元 7…記憶體儲存格陣列 9…時脈緩衝器 •11…指令解碼器 13…位址缓衝器 15…輸入/輸出資料緩衝器 17…DS輸入/輸出控制電路 19…DS缓衝器 21…控制電路 23…模暫存器 25…叢發計數器 27…指令檢測單元 27a…4-輸入NAND閘 27b-d·.·反相器 27e-"OR 電路 29…寫入致動信號產生單元 29a-b…2-輸入NAND閘 29c···反相器 31…Η緣脈波產生單元 33 + ++L緣脈波產生單元 37a···反相器 371^"1^103開關 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） -48 - A7 B7 46五、發明說明（） 37c-d···反相器 3 7e…2 -輸入N AND閘 37f···反相器 39A…延遲電路 39B…延遲電路 41A-B…3-輸入AND電路 43…輸入緩衝器單元 45…差放大器電路 47-9…反相器列 51-3…電壓產生單元 51a-53a...NMOS 51b-53b...PMOS 55.. .NMOS 55a...PMOS 57a-b...PMOS 59.. .資料輸入缓衝器 61A-B…資料閂鎖電路 63A-B...資料轉移電路 65.. .脈波產生電路 67.. .計數器 69.. .計數端檢測電路 70.. .脈波產生電路 69a-c…2-輸入NAND閘 69d...AND 電路 70a...反相器列 70b...2-輸入 OR 間 71…反相器列 73…2-輪人NAND閘 75 ...DS輸入/輸出控制電路 77.. .DS緩衝器 79.. .0. 電路 81.. .DS輸入/輸出控制電路 83.. .計數器 85.. .計數端檢測電路 86-7...脈波產生電路 89.. .寫入致動信號控制電路 93…輸入/輸出資料緩衝器 95…DS輸入/輸出控制電路 (請先閱讀背面之注意事項再填寫本頁) ^--------tr··---------^ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 49

Claims (1)

1. A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 408476 六、申請專利範圍 1. 一種接收資料用之半導體裝置，該資料包括與資料選 通信號同步之來自外側的串聯資料信號，該半導體農 置包含： 一資料輸入電路接收該資料，其移轉至内部電路 ’資料輸入電路具有響應對應於串聯資料信號之最末 位元的資料選通信號之〇時序而具有鈍化狀態。 2‘一種半導體裝置，其係用於接收一時脈信號及一資料 選通信號’其與該資料選通信號同步接收多個資料信 號，該半導體裝置包含： 一控制電路產生接收控制信號，該信號響應與時 脈信號同步輸入的寫入指令而被活化，及響應對應資 料信號之最末資料信號的資料選通信號而被鈍化：及 資料輸入電路，其係用於接收控制信號被活化時 接收資料信號。 3·如申請專利範圍第2項之半導體裝置，其中該半導體裝 置進一步包含： 一計數器其係於接收寫入指令後計數時脈信號數 目；及 該控制電路係於計數器之計數完成後，響應資料 選通信號的過渡而鈍化接收控制信號。 4.如申請專利範圍第3項之半導體裝置，其中該資料輸入 電路包含： 一接收時脈產生電路，用於當接收控制信號被活 化時，與資料選通信號同步產生資料接收時脈信號， (請先閱讀背面之注意事項再填寫本頁)

   50 -

   β 4 OQo 4 ABCS 經濟部智慧財產局員工消費合作社印製 A、申請專利範圍 及 一資料接收電路用於與資料接收時脈信號同步接 故資料信號。 5·如申請專利範圍第4項之半導體裝置，其中該控制電路 係於於計數器計數完成後響應資料接收時脈信號之過 渡鈍化接收控制信號。 6.如申請專利範圍第3項之半導體裝置，其中該資料輸入 電路包含： 一接收時脈產生電路用於當接收控制信號被活化 時，與資料選通信號之前緣及後緣同步產生第一資料 接收時脈信號及第二資料接收時脈信號；及 一資料接收電路用於分別與第一及第二資料接收 時脈信號同步接收資料信號。 7，如申請專利範圍第6項之半導體裝置，其中該控制電路 於計數器完成計數後，響應第一或第二資料接收時脈 8.如申請專利範圍第3項之半導體裝置，其中該半導體裝 置進一步包含： 一輸入緩衝器於接收控制信號被活化時用於接收 資料選通信號。 ‘ 9·如申請專利範圍第3項之半導體裝置，其中該接收資料 的次數為由計數器計數之時脈信號數目的整數倍數。 10.如申請專利範圍第2項之半導體裝置，其中該半導體裝 置進一步包含： 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） 51

   ----訂--------!線^「 A8 B8 C8 D8 ^〇847q 、申請專利範圍 資料選通計數電路用於接收寫入指令後計數資料 選通信號數目，其中 該控制電路響應於資料選通計數電路之計數完成 而純化接收控制電路》 11. 如申請專利範圍第10項之半導體裝置，其中該資料輸 入電路包含： 一接收時脈產生電路，其係於接收控制信號被活 化時’用於資料選通信號同步產生一資料接收時脈信 號；及 一資料接收電路用於與資料接收時脈信號同步接 收資料信號。 12. 如申請專利範圍第丨丨項之半導體裝置，其中該控制電 路係於資料選通信號的計數由資料選通計數電路計數 完成後’響應資料接收時脈信號之過渡而鈍化接收控 制信號。 13. 如申請專利範圍第丨丨項之半導體裝置，其中該資料選 通計數電路計數資料接收時脈信號數目。 14. 如申請專利範圍第10項之半導體裝置，其中該資料輸 入電路包含： 一接收時脈產生電路用於當接收控制信號被活化 時，與資料選通信號之前緣及後緣同步，產生一第一 資料接收時脈信號及一第二資料接收時脈信號；及 一資料接收電路用於分別與第一及第二資料接收 時脈信號同步接收資料信號。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) Tr --------訂----：——卜線， 經濟部智慧財產局員工消費合作社印製 52 ASB8C8D8 408476 六、申請專利範圍 15. 如申請專利範圍第14項之半導體裝置，其中該鈍化電 路係於資料選通計數電路完成計數後，響應第一或第 二資料接收時脈信號的過渡而鈍化接收控制信號。 16. 如申請專利範圍第14項之半導體裝置，其中該資料選 通計數電路計數第一資料接收時脈信號或第二資料接 收時脈信號之一。 17·如申請專利範圍第10項之半導體裝置，其中該半導體 裝置包含： 一輸入緩衝器用於接收控制信號被活化時接收資 料選通信號。 18.如申請專利範園第1〇項之半導體裝置，其中該接收資 料信號的數目為由資料選通計數電路計數的資料選通 信號數目之整數倍數。 -----l· —----: W---- (請先閲讀背面之注意事項再填窝本頁) 訂---------線' 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） -53