JP3142700B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＵＨＦ帯以上の高周波
領域で使用する半導体装置及びその製造方法の改良に関
するものである。
領域で使用する半導体装置及びその製造方法の改良に関
するものである。
【０００２】
【従来の技術】近年、半導体技術の進歩に伴い、半導体
集積回路の集積度はめざましい勢いで向上してきた。特
に、ヘテロ接合を用いた半導体素子の集積化は微細加工
技術の開発によりサブミクロン化が可能となり、１ＧＨ
ｚ以上の高周波帯で優れた特性を示すことが確認され、
既に多くの分野で実用化されている。そのような集積回
路の中のキャパシタについては、窒化珪素膜や酸化珪素
膜の薄膜化技術により容量の増加、及び面積の縮小化が
進められてきた。
集積回路の集積度はめざましい勢いで向上してきた。特
に、ヘテロ接合を用いた半導体素子の集積化は微細加工
技術の開発によりサブミクロン化が可能となり、１ＧＨ
ｚ以上の高周波帯で優れた特性を示すことが確認され、
既に多くの分野で実用化されている。そのような集積回
路の中のキャパシタについては、窒化珪素膜や酸化珪素
膜の薄膜化技術により容量の増加、及び面積の縮小化が
進められてきた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来よ
りキャパシタ形成用として用いられてきた窒化珪素膜又
は酸化珪素膜のような誘電体は、その誘電率εｒが小さ
く（εｒ＜７）、このため、これ等の窒化珪素膜等の誘
電体を例えばバイパスコンデンサ等の大きな容量値を持
つキャパシタとして集積しようとすると、そのキャパシ
タがチップ面積に占める割合が非常に大きくなり、その
結果、全体として小面積のチップに集積化することが困
難である欠点があった。特に、ヘテロ接合の半導体基板
は高価であって、大きなチップ面積はコストアップにつ
ながるため、窒化珪素膜等の誘電体より成るキャパシタ
を大面積のヘテロ接合基板には集積化していない。
りキャパシタ形成用として用いられてきた窒化珪素膜又
は酸化珪素膜のような誘電体は、その誘電率εｒが小さ
く（εｒ＜７）、このため、これ等の窒化珪素膜等の誘
電体を例えばバイパスコンデンサ等の大きな容量値を持
つキャパシタとして集積しようとすると、そのキャパシ
タがチップ面積に占める割合が非常に大きくなり、その
結果、全体として小面積のチップに集積化することが困
難である欠点があった。特に、ヘテロ接合の半導体基板
は高価であって、大きなチップ面積はコストアップにつ
ながるため、窒化珪素膜等の誘電体より成るキャパシタ
を大面積のヘテロ接合基板には集積化していない。
【０００４】そこで、例えば高誘電体材料を用いてキャ
パシタを形成することが考えられるが、この考えでは、
その製造方法として、高誘電体形成時にはヘテロ基板形
成温度よりも高温の熱処理工程が必要であるため、その
ような高温の熱処理工程を行うと、半導体基板のヘテロ
界面の急峻性が劣化し、ヘテロ接合トランジスタ本来の
特性が得られないという問題があった。
パシタを形成することが考えられるが、この考えでは、
その製造方法として、高誘電体形成時にはヘテロ基板形
成温度よりも高温の熱処理工程が必要であるため、その
ような高温の熱処理工程を行うと、半導体基板のヘテロ
界面の急峻性が劣化し、ヘテロ接合トランジスタ本来の
特性が得られないという問題があった。
【０００５】本発明は上記課題に鑑み、その目的は、大
きな容量値のキャパシタ等を小面積のチップに集積しつ
つ、ヘテロ界面の急峻性の劣化のないヘテロ接合トラン
ジスタを備えた半導体装置及びその製造方法を提供する
ことにある。
きな容量値のキャパシタ等を小面積のチップに集積しつ
つ、ヘテロ界面の急峻性の劣化のないヘテロ接合トラン
ジスタを備えた半導体装置及びその製造方法を提供する
ことにある。
【０００６】
【課題を解決するための手段】前記の課題を解決するた
め、本発明者等は、その鋭意研究の結果、高誘電体薄膜
として、半導体基板のヘテロ結合の形成温度よりも低い
熱処理温度で形成可能な材料、特にチタン酸バリウムと
チタン酸ストロンチウムの混晶より成り、且つそのチタ
ン酸バリウムの組成比が７０％以下の高誘電率材料があ
る点を見い出し、この誘電体材料を使用して、ヘテロ接
合を有する半導体基板上に大容量のキャパシタ等を形成
することとする。
め、本発明者等は、その鋭意研究の結果、高誘電体薄膜
として、半導体基板のヘテロ結合の形成温度よりも低い
熱処理温度で形成可能な材料、特にチタン酸バリウムと
チタン酸ストロンチウムの混晶より成り、且つそのチタ
ン酸バリウムの組成比が７０％以下の高誘電率材料があ
る点を見い出し、この誘電体材料を使用して、ヘテロ接
合を有する半導体基板上に大容量のキャパシタ等を形成
することとする。
【０００７】すなわち、請求項１記載の発明の具体的な
構成は、半導体装置として、ヘテロ接合を有する半導体
基板と、前記半導体基板上に形成され、前記ヘテロ接合
の形成温度以下の熱処理温度で形成可能な高誘電体薄膜
とを備え、前記高誘電体薄膜を、チタン酸バリウムとチ
タン酸ストロンチウムとの混晶より成り、前記チタン酸
バリウムの組成比が７０％以下の誘電体材料とする構成
である。
構成は、半導体装置として、ヘテロ接合を有する半導体
基板と、前記半導体基板上に形成され、前記ヘテロ接合
の形成温度以下の熱処理温度で形成可能な高誘電体薄膜
とを備え、前記高誘電体薄膜を、チタン酸バリウムとチ
タン酸ストロンチウムとの混晶より成り、前記チタン酸
バリウムの組成比が７０％以下の誘電体材料とする構成
である。
【０００８】
【作用】したがって、本発明では、ヘテロ接合を有する
半導体基板の上に形成する高誘電体薄膜として、チタン
酸バリウムとチタン酸ストロンチウムとの混晶で前記チ
タン酸バリウムの組成比が７０％以下の誘電体材料が使
用されているので、その誘電体材料の誘電率が高い分、
同一膜厚でも、チップに占める面積が従来の窒化珪素膜
等を使用する場合に比して縮小して、チップ面積が大幅
に縮小する。
半導体基板の上に形成する高誘電体薄膜として、チタン
酸バリウムとチタン酸ストロンチウムとの混晶で前記チ
タン酸バリウムの組成比が７０％以下の誘電体材料が使
用されているので、その誘電体材料の誘電率が高い分、
同一膜厚でも、チップに占める面積が従来の窒化珪素膜
等を使用する場合に比して縮小して、チップ面積が大幅
に縮小する。
【０００９】しかも、前記高誘電体薄膜は、半導体基板
のヘテロ接合の形成温度よりも低い温度で形成されるの
で、その半導体基板のヘテロ界面の急俊性は良好に確保
される。
のヘテロ接合の形成温度よりも低い温度で形成されるの
で、その半導体基板のヘテロ界面の急俊性は良好に確保
される。
【００１０】
【実施例】以下、本発明の一実施例を図面に基いて説明
する。
する。
【００１１】図１は本発明の半導体装置の断面図を示
す。同図は、ヘテロ接合を有する半導体基板を使用して
電界効果トランジスタ（以下、ＭＯＤＦＥＴと略す）２
０を形成すると共に、前記半導体基板上に大容量のキャ
パシタ（容量素子）２１と、抵抗素子（図示せず）とを
形成したものである。
す。同図は、ヘテロ接合を有する半導体基板を使用して
電界効果トランジスタ（以下、ＭＯＤＦＥＴと略す）２
０を形成すると共に、前記半導体基板上に大容量のキャ
パシタ（容量素子）２１と、抵抗素子（図示せず）とを
形成したものである。
【００１２】同図において、１はＧａＡｓより成る半絶
縁性の半導体基板であって、ＧａＡｓ／ＡｌＧａＡｓの
ヘテロ接合（モジュレーションドーピング構造）を有
し、このヘテロ接合の形成温度は例えば摂氏６２０度で
ある。２は前記半導体基板１上にメサエッチングにより
形成されたＭＯＤＦＥＴ２０の活性領域、３は前記半導
体基板１の上に形成されたＳｉＮ膜、４は前記ＳｉＮ膜
３の上に形成されたＳｉＯ2 膜である。
縁性の半導体基板であって、ＧａＡｓ／ＡｌＧａＡｓの
ヘテロ接合（モジュレーションドーピング構造）を有
し、このヘテロ接合の形成温度は例えば摂氏６２０度で
ある。２は前記半導体基板１上にメサエッチングにより
形成されたＭＯＤＦＥＴ２０の活性領域、３は前記半導
体基板１の上に形成されたＳｉＮ膜、４は前記ＳｉＮ膜
３の上に形成されたＳｉＯ2 膜である。
【００１３】また、５は、前記ＭＯＤＦＥＴ２０の活性
領域２により形成された段差の下段の領域に形成された
キャパシタ２１の下部電極であって、前記ＳｉＯ2 膜４
の上に形成されている。６は前記キャパシタ２１の誘電
体層であって、チタン酸バリウムとチタン酸ストロンチ
ウムの混晶（以下、ＢＳＴＯと略記する）を使用した薄
膜より成り、前記チタン酸バリウムの組成比が全体に対
して７０％以下の誘電体材料で構成され、その形成の熱
処理温度は、前記半導体基板１のヘテロ接合の形成温度
（摂氏６２０度）以下の温度（例えば摂氏６００度）で
ある。また、７はキャパシタ２１の上部電極である。
領域２により形成された段差の下段の領域に形成された
キャパシタ２１の下部電極であって、前記ＳｉＯ2 膜４
の上に形成されている。６は前記キャパシタ２１の誘電
体層であって、チタン酸バリウムとチタン酸ストロンチ
ウムの混晶（以下、ＢＳＴＯと略記する）を使用した薄
膜より成り、前記チタン酸バリウムの組成比が全体に対
して７０％以下の誘電体材料で構成され、その形成の熱
処理温度は、前記半導体基板１のヘテロ接合の形成温度
（摂氏６２０度）以下の温度（例えば摂氏６００度）で
ある。また、７はキャパシタ２１の上部電極である。
【００１４】更に、８はスペーサとしてのＳｉＯ2 膜、
９はＭＯＤＦＥＴ２０のオーミック電極、１０はゲート
電極、１１はＭＯＤＦＥＴ２０の上に形成したＳｉＮ
膜、１２はＭＯＤＦＥＴ２０、キャパシタ２１等の素子
を接続する配線、１３は前記ＳｉＮ膜１１に形成した配
線接続用の開口である。
９はＭＯＤＦＥＴ２０のオーミック電極、１０はゲート
電極、１１はＭＯＤＦＥＴ２０の上に形成したＳｉＮ
膜、１２はＭＯＤＦＥＴ２０、キャパシタ２１等の素子
を接続する配線、１３は前記ＳｉＮ膜１１に形成した配
線接続用の開口である。
【００１５】次に、前記図１の半導体装置の製造方法を
図２に基いて説明する。先ず、分子線エピタキシャル法
により摂氏６２０度でＧａＡｓの半導体基板１にＧａＡ
ｓ／ＡｌＧａＡｓのヘテロ接合（モジュレーションドー
ピング構造）を成長形成した後、この半導体基板１に対
してメサエッチングを行なって選択的活性領域２及び抵
抗を形成する（同図ａ参照）。
図２に基いて説明する。先ず、分子線エピタキシャル法
により摂氏６２０度でＧａＡｓの半導体基板１にＧａＡ
ｓ／ＡｌＧａＡｓのヘテロ接合（モジュレーションドー
ピング構造）を成長形成した後、この半導体基板１に対
してメサエッチングを行なって選択的活性領域２及び抵
抗を形成する（同図ａ参照）。
【００１６】続いて、約３０００ÅのＳｉＯ2 膜３をＣ
ＶＤ法で堆積し、そのＳｉＯ2 膜３上にＰｔ／Ｔｉより
成るキャパシタ２１の下部電極層５を形成し、更にその
下部電極層５上にＢＳＴＯ薄膜６をアルコラートのゾル
・ゲル液のスピンコートにより回転数をコントロールし
ながら塗布し、酸素又はオゾンの分圧が０．２気圧以上
の雰囲気の下で、熱処理温度が前記半導体基板１のヘテ
ロ接合の成長形成温度（摂氏６２０度）以下の温度、例
えば摂氏６００度で１分間継続する焼成を行うことによ
り、約２５００ÅのＢＳＴＯ薄膜６より成る誘電体層を
形成する。その後、前記誘電体層（ＢＳＴＯ薄膜６）の
上にＰｔ層をキャパシタ２１の上部電極７として形成す
る。その後は、フォトリソグラフィーを用いてメサの下
部にパターニングした後、キャパシタ２１となる部分以
外の上部電極５及びＢＳＴＯ膜６をアルゴンイオンによ
るイオンミリングを用いて加速電圧１ｋｅＶ、及び真空
度１０-4ｔｏｒｒの条件でフォトレジストマスクにより
選択的にエッチングし除去し、次いでイオンミリングを
前記と同一の条件で用いてフォトレジストマスクにより
下部電極５のパターニングを行って、キャパシタ２１を
形成する（同図ｂ参照）。
ＶＤ法で堆積し、そのＳｉＯ2 膜３上にＰｔ／Ｔｉより
成るキャパシタ２１の下部電極層５を形成し、更にその
下部電極層５上にＢＳＴＯ薄膜６をアルコラートのゾル
・ゲル液のスピンコートにより回転数をコントロールし
ながら塗布し、酸素又はオゾンの分圧が０．２気圧以上
の雰囲気の下で、熱処理温度が前記半導体基板１のヘテ
ロ接合の成長形成温度（摂氏６２０度）以下の温度、例
えば摂氏６００度で１分間継続する焼成を行うことによ
り、約２５００ÅのＢＳＴＯ薄膜６より成る誘電体層を
形成する。その後、前記誘電体層（ＢＳＴＯ薄膜６）の
上にＰｔ層をキャパシタ２１の上部電極７として形成す
る。その後は、フォトリソグラフィーを用いてメサの下
部にパターニングした後、キャパシタ２１となる部分以
外の上部電極５及びＢＳＴＯ膜６をアルゴンイオンによ
るイオンミリングを用いて加速電圧１ｋｅＶ、及び真空
度１０-4ｔｏｒｒの条件でフォトレジストマスクにより
選択的にエッチングし除去し、次いでイオンミリングを
前記と同一の条件で用いてフォトレジストマスクにより
下部電極５のパターニングを行って、キャパシタ２１を
形成する（同図ｂ参照）。
【００１７】その後、更にフォトレジストマスクを用い
てＳｉＯ2 膜４をフッ酸によるウェットエッチングによ
り除去し、更にＳｉＮ膜３をＣＦ4 を用いた低ダメージ
プラズマエッチングによって除去することにより半導体
基板１のメサ部分及びその周囲を露出させ、４０００Å
のＳｉＯ2 膜４を常圧ＣＶＤ法により基板１の全面に形
成する。続いて、フォトレジストを用いてＳｉＯ2 膜４
をエッチングした後、ＡｕＧｅＮｉ／Ａｕの金属を各々
２５００Å／２０００Å真空蒸着し、リフトオフし、摂
氏５００度５分間アルゴン雰囲気でアロイすることによ
り、ＭＯＤＦＥＴ２０のオーミック電極９を形成する。
更に、フォトレジストマスクを用いてＭＯＤＦＥＴ２０
のゲート部のパターニングを行い、ＳｉＯ2 膜４をエッ
チングし、Ｔｉ／Ｐｔ／Ａｕを各々５００Å／１５００
Å／２０００Å真空蒸着することにより、ＭＯＤＦＥＴ
２０のゲート電極１０を形成する（同図ｃ参照）。
てＳｉＯ2 膜４をフッ酸によるウェットエッチングによ
り除去し、更にＳｉＮ膜３をＣＦ4 を用いた低ダメージ
プラズマエッチングによって除去することにより半導体
基板１のメサ部分及びその周囲を露出させ、４０００Å
のＳｉＯ2 膜４を常圧ＣＶＤ法により基板１の全面に形
成する。続いて、フォトレジストを用いてＳｉＯ2 膜４
をエッチングした後、ＡｕＧｅＮｉ／Ａｕの金属を各々
２５００Å／２０００Å真空蒸着し、リフトオフし、摂
氏５００度５分間アルゴン雰囲気でアロイすることによ
り、ＭＯＤＦＥＴ２０のオーミック電極９を形成する。
更に、フォトレジストマスクを用いてＭＯＤＦＥＴ２０
のゲート部のパターニングを行い、ＳｉＯ2 膜４をエッ
チングし、Ｔｉ／Ｐｔ／Ａｕを各々５００Å／１５００
Å／２０００Å真空蒸着することにより、ＭＯＤＦＥＴ
２０のゲート電極１０を形成する（同図ｃ参照）。
【００１８】最後に、プラズマＣＶＤ法によりＳｉＮ膜
１１を５０００Å堆積した後、フォトレジストマスクを
用いてＣＦ4 ガスを用いた反応性イオンエッチングによ
りＳｉＮ膜１１の所定箇所にコンタクトホール１３…を
開孔する。そして、このＳｉＮ膜１１の上にＴｉ／Ａｕ
を各々５００Å／５０００Å堆積し、フォトレジストマ
スクを用いてイオンミリングによってエッチングして、
配線１２…を形成し、その後、必要であれば保護膜とし
て酸化珪素膜を５０００Å程度堆積し、必要な部分を開
孔して半導体集積回路が完成する。
１１を５０００Å堆積した後、フォトレジストマスクを
用いてＣＦ4 ガスを用いた反応性イオンエッチングによ
りＳｉＮ膜１１の所定箇所にコンタクトホール１３…を
開孔する。そして、このＳｉＮ膜１１の上にＴｉ／Ａｕ
を各々５００Å／５０００Å堆積し、フォトレジストマ
スクを用いてイオンミリングによってエッチングして、
配線１２…を形成し、その後、必要であれば保護膜とし
て酸化珪素膜を５０００Å程度堆積し、必要な部分を開
孔して半導体集積回路が完成する。
【００１９】したがって、本実施例では、ＧａＡｓ／Ａ
ｌＧａＡｓのヘテロ接合を有する半導体基板１上に形成
した誘電体層（高誘電体薄膜）として、複合金属酸化物
であるＢＳＴＯ薄膜（チタン酸バリウムとチタン酸スト
ロンチウムとの混晶より成り、且つ前記チタン酸バリウ
ムの組成比が７０％以下の誘電体材料の薄膜）６を使用
するので、そのＢＳＴＯ薄膜６が高誘電率である分、チ
ップの小面積の部分に配置できる。
ｌＧａＡｓのヘテロ接合を有する半導体基板１上に形成
した誘電体層（高誘電体薄膜）として、複合金属酸化物
であるＢＳＴＯ薄膜（チタン酸バリウムとチタン酸スト
ロンチウムとの混晶より成り、且つ前記チタン酸バリウ
ムの組成比が７０％以下の誘電体材料の薄膜）６を使用
するので、そのＢＳＴＯ薄膜６が高誘電率である分、チ
ップの小面積の部分に配置できる。
【００２０】いま、本実施例の条件で製造したＢＳＴＯ
薄膜６の誘電率εｒを従来のＳｉＮ膜及びＳｉＯ2 膜の
誘電率と比較したものを図３ａに示す。また、比較のた
めに膜厚１００ｎｍで１０００ｐＦのキャパシタを製造
するために必要なキャパシタ面積を同図ｂに示す。同図
から判るように、ＢＳＴＯ薄膜の誘電率εｒは３２０で
あって、ＳｉＯ2 膜の５５倍、ＳｉＮ膜の３８倍であ
り、従ってキャパシタの面積をそれぞれ１／５５及び１
／３８と大幅に減ずることができ、よって大容量のキャ
パシタ２１であっても、チップ面積の大幅な縮小化が可
能である。
薄膜６の誘電率εｒを従来のＳｉＮ膜及びＳｉＯ2 膜の
誘電率と比較したものを図３ａに示す。また、比較のた
めに膜厚１００ｎｍで１０００ｐＦのキャパシタを製造
するために必要なキャパシタ面積を同図ｂに示す。同図
から判るように、ＢＳＴＯ薄膜の誘電率εｒは３２０で
あって、ＳｉＯ2 膜の５５倍、ＳｉＮ膜の３８倍であ
り、従ってキャパシタの面積をそれぞれ１／５５及び１
／３８と大幅に減ずることができ、よって大容量のキャ
パシタ２１であっても、チップ面積の大幅な縮小化が可
能である。
【００２１】しかも、ヘテロ接合を有する半導体基板１
上に形成するＢＳＴＯ薄膜６は、そのヘテロ接合の形成
温度の摂氏６２０度未満の摂氏６００度で熱処理されて
形成されるので、ヘテロ界面の急峻性は劣化せず、これ
を有効に保持できる。
上に形成するＢＳＴＯ薄膜６は、そのヘテロ接合の形成
温度の摂氏６２０度未満の摂氏６００度で熱処理されて
形成されるので、ヘテロ界面の急峻性は劣化せず、これ
を有効に保持できる。
【００２２】図４は、ＢＳＴＯ薄膜６の組成比ｘを前記
実施例の条件で製造したキャパシタ２１の周波数特性を
測定した結果を示す。組成比ｘ＝０．７以下では、高周
波特性は１０ＧＨｚを越えるので、ｘ＝０．７以下であ
ればＳＨＦ帯をカバーできることが判る。
実施例の条件で製造したキャパシタ２１の周波数特性を
測定した結果を示す。組成比ｘ＝０．７以下では、高周
波特性は１０ＧＨｚを越えるので、ｘ＝０．７以下であ
ればＳＨＦ帯をカバーできることが判る。
【００２３】図５は、製造したＢＳＴＯ薄膜６より成る
キャパシタ２１の温度変化に対する容量変化特性を示
す。同図から判るように、−２５℃〜８５℃における容
量の変化は１０％以下であるので、セラミックで製造さ
れる組成比ｘ＝０．７のＢＳＴＯ薄膜６で生じる相変化
による容量変化は現れていない。
キャパシタ２１の温度変化に対する容量変化特性を示
す。同図から判るように、−２５℃〜８５℃における容
量の変化は１０％以下であるので、セラミックで製造さ
れる組成比ｘ＝０．７のＢＳＴＯ薄膜６で生じる相変化
による容量変化は現れていない。
【００２４】図６は、ＢＳＴＯ薄膜６の焼成温度と誘電
率の関係を示す。同図から判るように摂氏５００度以上
の温度で誘電率が急激に向上するので、高誘電体薄膜を
形成するには、ヘテロ接合の形成温度の上限値の摂氏６
５０度から摂氏５００度までの範囲で焼成することが望
ましい。
率の関係を示す。同図から判るように摂氏５００度以上
の温度で誘電率が急激に向上するので、高誘電体薄膜を
形成するには、ヘテロ接合の形成温度の上限値の摂氏６
５０度から摂氏５００度までの範囲で焼成することが望
ましい。
【００２５】また、本実施例では、キャパシタ２１は、
ＢＳＴＯ薄膜６の上下が窒化珪素膜（ＳｉＮ膜）で完全
に被覆されているので、ＢａやＳｒによる重金属による
汚染がＭＯＤＦＥＴ２０等へ影響することを防止でき
る。
ＢＳＴＯ薄膜６の上下が窒化珪素膜（ＳｉＮ膜）で完全
に被覆されているので、ＢａやＳｒによる重金属による
汚染がＭＯＤＦＥＴ２０等へ影響することを防止でき
る。
【００２６】更に、本実施例では、ＭＯＤＦＥＴ２０の
オーミック電極９のアロイ温度（つまり摂氏５００度）
は、ＢＳＴＯ薄膜６の形成の熱処理温度（つまり摂氏６
００度）よりも低いので、ＢＳＴＯ薄膜６の劣化の問題
も生じない。
オーミック電極９のアロイ温度（つまり摂氏５００度）
は、ＢＳＴＯ薄膜６の形成の熱処理温度（つまり摂氏６
００度）よりも低いので、ＢＳＴＯ薄膜６の劣化の問題
も生じない。
【００２７】しかも、本実施例では、ＭＯＤＦＥＴ２０
の一部を構成する半導体基板１の上にキャパシタ２１を
集積しているので、従来のようにＭＯＤＦＥＴ単体をパ
ッケージ外部で強誘電体のキャパシタに接続した本実施
例と等価的な回路構成の場合と比較して、ワイヤやリー
ド等の寄生インダクタンス成分を低く抑制できるので、
ＭＯＤＦＥＴ２０の特性は、測定したところ、相互コン
ダクタンス５００ｍＳ／ｍｍ、１２ＧＨｚの雑音指数
０．５ｄＢとなり、大きく改善される。
の一部を構成する半導体基板１の上にキャパシタ２１を
集積しているので、従来のようにＭＯＤＦＥＴ単体をパ
ッケージ外部で強誘電体のキャパシタに接続した本実施
例と等価的な回路構成の場合と比較して、ワイヤやリー
ド等の寄生インダクタンス成分を低く抑制できるので、
ＭＯＤＦＥＴ２０の特性は、測定したところ、相互コン
ダクタンス５００ｍＳ／ｍｍ、１２ＧＨｚの雑音指数
０．５ｄＢとなり、大きく改善される。
【００２８】尚、本実施例においては、メサエッチング
を用いてＭＯＤＦＥＴ２０とキャパシタ２１との素子分
離を行ったが、プロトンや酸素等のイオン注入により素
子分離を行ってもよいのは勿論である。
を用いてＭＯＤＦＥＴ２０とキャパシタ２１との素子分
離を行ったが、プロトンや酸素等のイオン注入により素
子分離を行ってもよいのは勿論である。
【００２９】更に、本実施例においては、高誘電率を有
する誘電体薄膜を容量絶縁膜として用いた例を示した
が、その他、高誘電率を有する誘電体薄膜を用いて容量
素子、焦電素子又は圧電素子を構成し、これをヘテロ接
合の半導体基板上に集積化する場合にも同様に適用でき
るのは言うまでもない。
する誘電体薄膜を容量絶縁膜として用いた例を示した
が、その他、高誘電率を有する誘電体薄膜を用いて容量
素子、焦電素子又は圧電素子を構成し、これをヘテロ接
合の半導体基板上に集積化する場合にも同様に適用でき
るのは言うまでもない。
【００３０】
【発明の効果】以上、説明したように、本発明の半導体
装置及びその製造方法によれば、ヘテロ接合を有する半
導体基板の上に形成する薄膜として、その半導体基板の
ヘテロ接合の形成温度よりも低い熱処理温度で形成可能
な高誘電体薄膜、即ち、チタン酸バリウムとチタン酸ス
トロンチウムとの混晶で且つ前記チタン酸バリウムの組
成比が７０％以下の誘電体材料を使用したので、その誘
電体材料を使用したキャパシタ等の素子がチップに占め
る面積を小面積にして、チップ面積を大幅に縮小できる
と共に、半導体基板のヘテロ界面の急俊性を良好に確保
できる。
装置及びその製造方法によれば、ヘテロ接合を有する半
導体基板の上に形成する薄膜として、その半導体基板の
ヘテロ接合の形成温度よりも低い熱処理温度で形成可能
な高誘電体薄膜、即ち、チタン酸バリウムとチタン酸ス
トロンチウムとの混晶で且つ前記チタン酸バリウムの組
成比が７０％以下の誘電体材料を使用したので、その誘
電体材料を使用したキャパシタ等の素子がチップに占め
る面積を小面積にして、チップ面積を大幅に縮小できる
と共に、半導体基板のヘテロ界面の急俊性を良好に確保
できる。
【００３１】特に、高誘電体薄膜として、前記チタン酸
バリウムとチタン酸ストロンチウムとの混晶で、且つ前
記チタン酸バリウムの組成比が７０％以下の誘電体材料
を使用する場合に、その形成の熱処理を、摂氏５００度
以上６５０度以下の温度で且つ酸素又はオゾンの分圧が
０．２気圧以上の雰囲気の下で行うと、半導体基板のヘ
テロ接合の特性を一層良好に確保することができる。
バリウムとチタン酸ストロンチウムとの混晶で、且つ前
記チタン酸バリウムの組成比が７０％以下の誘電体材料
を使用する場合に、その形成の熱処理を、摂氏５００度
以上６５０度以下の温度で且つ酸素又はオゾンの分圧が
０．２気圧以上の雰囲気の下で行うと、半導体基板のヘ
テロ接合の特性を一層良好に確保することができる。
【図１】本発明の実施例を示す半導体装置の断面図であ
る。
る。
【図２】半導体装置の製造工程を示す図である。
【図３】本発明の実施例と従来例とで使用する誘電体の
誘電率及びその占有面積の比較を示す図である。
誘電率及びその占有面積の比較を示す図である。
【図４】本発明の半導体装置の周波数特性を示す図であ
る。
る。
【図５】本発明の半導体装置の温度特性を示す図であ
る。
る。
【図６】本発明の半導体装置の焼成温度に対する誘電率
の変化特性を示す図である。
の変化特性を示す図である。
１ ＧａＡｓ基板（半導体基板） ３ ＳｉＮ膜 ４ ＳｉＯ2 膜 ５ 下部電極 ６ ＢＳＴＯ膜 ７ 上部電極 ８ スペーサー（ＳｉＯ2 膜） ９ オーミック電極 １０ ゲート電極 １１ 層間ＳｉＮ膜 １２ 配線 ２０ 電界効果トランジスタ ２１ キャパシタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−129345（ＪＰ，Ａ) 特開 昭63−178556（ＪＰ，Ａ) 特開 平５−116913（ＪＰ，Ａ) 特開 平５−116454（ＪＰ，Ａ) 特開 平１−286922（ＪＰ，Ａ) 特開 平２−231754（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/312 - 21/318 H01L 21/32 H01L 21/47 - 21/475 H01L 21/337 H01L 21/338 H01L 27/095 H01L 29/778 H01L 29/80 - 29/812
Claims (5)
- 【請求項１】 ヘテロ接合を有する半導体基板と、 前記半導体基板上に形成され、前記ヘテロ接合の形成温
度以下の熱処理温度で形成可能な高誘電体薄膜とを備
え、 前記 高誘電体薄膜は、チタン酸バリウムとチタン酸スト
ロンチウムとの混晶より成り、前記チタン酸バリウムの
組成比が７０％以下であることを特徴とする半導体装
置。 - 【請求項２】 半導体基板は、メサ形状にエッチングし
て形成された段差を有し、 前記段差の下段領域には、高誘電体薄膜より成る容量素
子が形成されることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 高誘電体薄膜は、窒化珪素膜により周囲
を覆われることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 ヘテロ接合を持つ半導体基板は電界効果
トランジスタの一部を構成し、 前記電界効果トランジスタのオーミック電極のアロイ温
度は、高誘電体薄膜の熱処理温度未満の温度に設定され
ることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 半導体基板にヘテロ接合をエピタキシャ
ル成長させ、その後、 前記半導体基板上に、 チタン酸バリウムとチタン酸スト
ロンチウムとの混晶より成り且つ前記チタン酸バリウム
の組成比が７０％以下の高誘電体薄膜を、前記ヘテロ接
合のエピタキシャル成長の際の成長温度よりも低い摂氏
５００度以上６５０度以下の熱処理温度で且つ酸素又は
オゾンの分圧が０．２気圧以上の雰囲気の下で形成する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05268748A JP3142700B2 (ja) | 1993-10-27 | 1993-10-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05268748A JP3142700B2 (ja) | 1993-10-27 | 1993-10-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122734A JPH07122734A (ja) | 1995-05-12 |
| JP3142700B2 true JP3142700B2 (ja) | 2001-03-07 |
Family
ID=17462793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05268748A Expired - Lifetime JP3142700B2 (ja) | 1993-10-27 | 1993-10-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3142700B2 (ja) |
-
1993
- 1993-10-27 JP JP05268748A patent/JP3142700B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07122734A (ja) | 1995-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001205 |