KR20090011228A

KR20090011228A - 반도체 소자의 결함 검사 방법

Info

Publication number: KR20090011228A
Application number: KR1020070074604A
Authority: KR
Inventors: 이영복
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-07-25
Filing date: 2007-07-25
Publication date: 2009-02-02
Also published as: US20090029491A1; US7807552B2

Abstract

본 발명은 반도체 소자의 결함 검사 방법에 관한 것으로, 반도체 기판의 스크라이브 레인 영역에 형성되며, 상기 반도체 기판의 소자 분리막 상에 형성되는 제2 도전층을 포함하는 테스트 패턴을 형성하는 단계 및 상기 제2 도전층과 상기 반도체 기판 사이에 제1 전압을 인가하여 상기 도전층과 상기 반도체 기판 사이에 흐르는 전류를 측정하는 단계를 포함하는 것을 특징으로 하기 때문에, 반도체 제조 공정 중에 소자 분리막에 형성된 결함을 검사할 수 있어 검출된 검사 결과에 대한 피드백이 용이하여 반도체 소자의 수율을 향상시킬 수 있다.

결함 검사, 스크라이브 레인, 보이드, 항복 전압

Description

반도체 소자의 결함 검사 방법{Method of inspecting a defect of semiconductor device}

본 발명은 반도체 소자의 결함 검사 방법에 관한 것으로, 특히 제조 공정 중에 전기적인 방법으로 실시할 수 있는 반도체 소자의 결함 검사 방법에 관한 것이다.

일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 각각의 반도체 소자들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 장치가 고집적화 되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다.

이러한 소자 분리 영역에는 STI(Shallow Trench Isolation) 등의 방법으로 소자 분리막이 형성된다. 이러한 STI 방법에 따르면, 먼저 반도체 기판상에 반도체 기판과 식각 선택비가 다른 질화막을 형성하고, 질화막을 하드 마스크(hard mask)로 사용하기 위해 질화막을 패터닝하여 질화막 패턴을 형성한다. 그리고, 질화막 패턴을 하드 마스크로 사용하는 식각 공정으로 반도체 기판을 소정 깊이까지 식각하여 트렌치(trench)를 형성한다. 그리고, 절연 물질, 예를 들면 고밀도 플라즈마(High Density Plasma; HDP) 산화막이나 O₃-TEOS 산화막 등으로 트렌치를 갭필(gap fill)한다. 이후에, 반도체 기판 상에 형성된 산화막에 대해 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시함으로써, 트렌치에 소자 분리막이 형성된다.

그러나, 80㎚급 이하의 기술에서는 공정 기술이 미세해짐에 따라 트렌치의 종횡비가 커지게 되는데, 트렌치를 갭필하는 산화막의 특성 한계로 인해 보이드(void)가 발생되어 소자 분리막에 결함(defect)이 발생된다. 소자 분리막에 결함이 발생되면 해당하는 반도체 소자의 절연 특성이 저하되어 해당 반도체 소자는 페일(fail)될 수 있다. 따라서, 결함을 검사하여 결함이 발생된 반도체 소자를 찾아내는 공정을 실시하는 것이 중요하다.

본 발명은 반도체 소자의 콘트롤 게이트에 해당하는 도전층까지 형성된 테스트 패턴에 대하여 도전층과 반도체 기판 사이에 흐르는 전류를 측정함으로써, 반도체 제조 공정 중에 소자 분리막에 형성된 결함을 검사할 수 있다.

본 발명의 일실시예에 따른 반도체 소자의 결함 검사 방법은, 반도체 기판의 스크라이브 레인 영역에 형성되며, 상기 반도체 기판의 소자 분리막 상에 형성되는 제2 도전층을 포함하는 테스트 패턴을 형성하는 단계 및 상기 제2 도전층과 상기 반도체 기판 사이에 제1 전압을 인가하여 상기 도전층과 상기 반도체 기판 사이에 흐르는 전류를 측정하는 단계를 포함하는 것을 특징으로 한다.

상기 테스트 패턴의 크기는 상기 테스트 패턴과 대응하는 상기 반도체 기판의 다이 영역에 형성되는 반도체 소자 영역 크기의 1∼5%일 수 있다. 상기 제1 전압은 10∼30V일 수 있다. 상기 테스트 패턴에서 상기 제2 도전층과 상기 반도체 기판 사이에 흐르는 전류량이 1.0E-6 암페어 내지 1.0E-2 암페어일 때 상기 테스트 패턴과 대응하는 반도체 소자에 결함이 있는 것으로 판단할 수 있다. 상기 테스트 패턴을 형성하는 단계는, 상기 반도체 기판 상에 게이트 절연막과 제1 도전층을 형성하는 단계와, 상기 제1 도전층과 상기 게이트 절연막 및 상기 반도체 기판을 식각하고 절연 물질을 채워서 상기 소자 분리막을 형성하는 단계 및 상기 소자 분리막을 포함하는 상기 제1 도전층 상에 상기 제2 도전층을 형성하는 단계를 포함할 수 있다. 상기 테스트 패턴의 상기 제2 도전층은 패터닝을 실시하지 않고, 상기 다이 영역의 상기 제2 도전층은 패터닝을 실시할 수 있다. 상기 제2 도전층을 형성한 뒤 상기 게이트 절연막에 캐패시터를 형성하는 단계를 더욱 포함할 수 있다.

본 발명의 반도체 소자의 결함 검사 방법에 따르면, 반도체 소자에서 콘트롤 게이트에 해당하는 도전층까지 형성된 테스트 패턴에 대하여 도전층과 반도체 기판 사이에 흐르는 전류를 측정함으로써, 반도체 제조 공정 중에 소자 분리막에 형성된 결함을 검사할 수 있다. 이에 따라 검출된 검사 결과에 대해 피드백 하기가 용이하여 반도체 소자의 수율을 향상시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명에 따른 반도체 소자의 결함 검사 방법을 설명하기 위하여 반 도체 기판의 스크라이브 레인 영역에 형성된 테스트 패턴의 단면도이다.

통상적으로, 반도체 기판(102)의 다이 영역과 스크라이브 레인 영역에서는 반도체 소자 제조 공정이 각 단계별로 동시에 실시된다. 즉, 반도체 기판(102)의 스크라이브 레인 영역에 형성된 테스트 패턴(100)은 반도체 기판(102)의 다이 영역에서 형성되는 반도체 소자와 동일한 공정 단계를 거쳐 형성된다. 따라서, 테스트 패턴(100)에서 발생되는 결함은 테스트 패턴(100)이 형성된 스크라이브 레인 영역과 대응하는 다이 영역에서 형성되는 반도체 소자에도 동일하게 발생될 수 있다. 따라서, 테스트 패턴(100)에 발생된 결함을 검사하면 테스트 패턴(100)이 형성된 스크라이브 레인 영역과 대응하는 다이 영역에 형성된 반도체 소자의 결함을 검사할 수 있다.

다만, 스크라이브 레인 영역은 다이 영역에 비해 넓이가 매우 작기 때문에, 스크라이브 레인 영역에 형성되는 테스트 패턴(100)은 형성되는 크기에 제약이 있다. 하지만, 테스트 패턴(100)의 크기가 지나치게 작게 되면 스크라이브 레인 영역에 형성되는 테스트 패턴(100)에 발생하는 결함과 이와 대응하는 다이 영역에 형성되는 반도체 소자에 발생하는 결함 사이의 상관 관계가 낮을 수 있다. 따라서, 스크라이브 레인 영역에 형성되는 테스트 패턴(100)의 크기는 스크라이브 영역과 대응하는 다이 영역에서 형성되는 반도체 소자의 크기의 1∼5%로 형성하는 것이 바람직하다.

도 1을 참조하면, 본 발명에 따른 테스트 패턴(100)을 형성하기 위하여, 먼저 다이 영역(도시하지 않음) 및 스크라이브 레인 영역을 포함하는 반도체 기 판(102) 상에 게이트 절연막(104)과 제1 도전층(106)을 형성한다. 게이트 절연막(104)은 다이 영역(도시하지 않음)에 형성되는 반도체 소자(도시하지 않음)의 터널 절연막과 대응한다. 제1 도전층(106)은 다이 영역(도시하지 않음)에 형성되는 반도체 소자(도시하지 않음)에서 전하를 저장하는 플로팅 게이트와 대응된다. 그리고, 반도체 기판(102)의 다이 영역(도시하지 않음)의 소자 분리 영역에 게이트 절연막(104)과 제1 도전층(106)을 패터닝하고 반도체 기판(102)에 트렌치(trench)를 형성한다. 이때, 반도체 기판(102)의 스크라이브 레인 영역에도 상기 트렌치와 동일한 폭과 크기로 게이트 절연막(104)과 제1 도전층(106)이 패터닝되어 트렌치가 형성된다. 이후에, 트렌치를 포함하는 제1 도전층(106) 상에 절연 물질, 예를 들면 산화막을 형성하여 트렌치를 절연 물질로 채운다.

그런데, 반도체 제조 공정의 선 폭이 점차 미세해짐에 따라 트렌치의 폭도 함께 미세해지고 있다. 따라서, 트렌치를 절연 물질로 채울 때 트렌치에 절연 물질이 형성되지 못하고 보이드(void) 등의 결함(A)이 발생될 수 있다. 이러한 결함(A)이 스크라이브 레인 영역에서 발생한다면, 동일한 공정이 실시되는 다이 영역(도시하지 않음)에서도 트렌치에 결함이 발생될 수 있다.

이후에, 제1 도전층(106) 상의 절연 물질에 대해 화학 물리적 연마(Chemical Mechanical Polishing; CMP) 공정과 같은 평탄화 공정을 실시하여 반도체 기판(102)에 소자 분리막(108a, 108b)을 형성한다. 소자 분리막(108a, 108b)으로 반도체 기판(102)의 액티브 영역이 한정된다.

그리고, 소자 분리막(108a, 108b) 상부에 대해 식각 공정을 실시하여 소자 분리막(108a, 108b)의 높이를 낮춤으로써 유전체막과 플로팅 게이트의 접촉 면적이 증가하도록 유효 소자 분리막 높이(EFH)를 조절한다. 이때 소자 분리막(108b)에 발생된 결함(A)은 더욱 확장되어 하부에 형성된 반도체 기판(102)이 노출될 수도 있다.

이어서, 소자 분리막(108a, 108b)을 포함하는 제1 도전층(106) 상에 유전체막(110)을 형성한다. 이때 소자 분리막(108b)에 발생된 결함(A)으로 인하여 결함(A)이 발생된 소자 분리막(108b) 상에는 유전체막(110)이 형성되지 않을 수 있다. 이후에, 유전체막(110) 상부에 제2 도전층(112)을 형성한다. 제2 도전층(112)은 다이 영역(도시하지 않음)에 형성되는 반도체 소자(도시하지 않음)의 콘트롤 게이트와 대응된다. 이때, 소자 분리막(108b)에 형성된 결함(A)을 통해 제2 도전층(112)과 반도체 기판(102)이 전기적으로 연결되어 소자 페일이 발생될 수 있다. 한편, 제2 도전층(112)을 형성한 후 다이 영역(도시하지 않음)에 형성된 반도체 소자(도시하지 않음)는 제2 도전층(112)에 대해 패터닝 공정을 실시하여 게이트를 형성하지만, 스크라이브 레인 영역에 형성된 테스트 패턴(100)은 제2 도전층(112)에 대해 패터닝 공정을 실시하지 않는다.

이어서, 다이 영역(도시하지 않음)에 형성된 터널 절연막의 특성을 확인하기 위하여, 테스트 패턴(100)의 게이트 절연막(110)에 대해 캐패시터(capacitor)를 형성하고 게이트 절연막(110)에 대해 특성을 확인한다.

이후에, 소자 분리막(108a, 108b)에 결함(A)이 발생되었는지 여부를 판단하기 위하여 테스트 패턴(100)에 대해 본 발명에 따른 결함 검사를 실시한다. 이를 위하여, 먼저 결함 검사를 실시하기 위한 테스트 패턴(100)을 선정한 뒤, 해당 테스트 패턴(100)의 제2 도전층(112)에 대해 소정의 전압, 예를 들면 10∼30V를 인가하고, 반도체 기판(102)에 대해 그라운드 접지하여 0V를 인가한다. 이후에, 소정의 전압에서 제2 도전층(112)과 반도체 기판(102) 사이에 흐르는 전류를 측정한다. 그래서, 소자 분리막(108a)에 결함(A)이 발생하지 않으면 전류가 거의 흐르지 않지만, 소정의 전류 이상, 예를 들면 1.0E-6 암페어 내지 1.0E-2 암페어가 흐르면 해당 테스트 패턴(100)은 소자 분리막(108b)에 결함(A)이 발생하여 제2 도전층(112)과 반도체 기판(102)이 단락된 것으로 본다. 이로써, 해당 테스트 패턴(100)에는 결함이 발생되었으며, 이와 대응하는 다이 영역(도시하지 않음)의 반도체 소자(도시하지 않음)에도 동일한 결함이 발생된 것으로 볼 수 있다.

도 2a는 소자 분리막에 결함이 발생되지 않은 테스트 패턴(100; 도 1 참조)에서 제2 도전층(112; 도 1참조)과 반도체 기판(102; 도1 참조) 사이의 항복 전압(Breakdown Voltage; BV) 특성 그래프이다. 도 2a를 참조하면, 소자 분리막에 결함이 발생되지 않은 테스트 패턴에서는 전압이 상승되더라도 해당하는 전압에서의 전류는 1.0E-8 암페어 이하로 유지되어 양호한 절연 특성을 나타낸다. 반면에, 도 2b는 소자 분리막에 결함이 발생된 테스트 패턴(100; 도 1 참조)의 제2 도전층(112; 도 1참조)과 반도체 기판(102; 도1 참조) 사이의 항복 전압 특성 그래프로써, 소자 분리막에 발생된 결함으로 인하여 특정 전압(약 15V) 부근에서 전류가 급격하게 상승한다.

도 3은 제2 도전층(112; 도 1참조)에 인가되는 전압에 따라 테스트 패턴에 발생된 결함의 개수와 테스트 패턴과 대응하는 다이 영역에 형성된 반도체 소자의 페일율을 나타낸 그래프이다. 도 3을 참조하면, 테스트 패턴에 발생된 결함의 개수와 테스트 패턴과 대응하는 다이 영역에 형성된 반도체 소자의 페일율은 뚜렷한 상관 관계가 있음을 알 수 있다.

도 1은 본 발명에 따른 반도체 소자의 결함 검사 방법을 설명하기 위하여 반도체 기판의 스크라이브 레인 영역에 형성된 테스트 패턴의 단면도이다.

도 2a는 소자 분리막에 결함이 발생되지 않은 테스트 패턴에서 제2 도전층과 반도체 기판 사이의 항복 전압 특성 그래프이다.

도 2b는 소자 분리막에 결함이 발생된 테스트 패턴의 제2 도전층과 반도체 기판 사이의 항복 전압 특성 그래프이다.

도 3은 제2 도전층에 인가되는 전압에 따라 테스트 패턴에 발생된 결함의 개수와 테스트 패턴과 대응하는 다이 영역에 형성된 반도체 소자의 페일율을 나타낸 그래프이다.

<도면의 주요 부분에 대한 부호 설명>

100 : 테스트 패턴 102 : 반도체 기판

104 : 게이트 절연막 106 : 제1 도전층

108a, 108b : 소자 분리막 110 : 유전체막

112 : 제2 도전층

Claims

반도체 기판의 스크라이브 레인 영역에 형성되며, 상기 반도체 기판의 소자 분리막 상에 형성되는 제2 도전층을 포함하는 테스트 패턴을 형성하는 단계; 및

상기 제2 도전층과 상기 반도체 기판 사이에 제1 전압을 인가하여 상기 도전층과 상기 반도체 기판 사이에 흐르는 전류를 측정하는 단계를 포함하는 반도체 소자의 결함 검사 방법.
제1항에 있어서,

상기 테스트 패턴의 크기는 상기 테스트 패턴과 대응하는 상기 반도체 기판의 다이 영역에 형성되는 반도체 소자 영역 크기의 1∼5%인 반도체 소자의 결함 검사 방법.
제1항에 이어서,

상기 제1 전압은 10∼30V인 반도체 소자의 결함 검사 방법.
제1항에 있어서,

상기 테스트 패턴에서 상기 제2 도전층과 상기 반도체 기판 사이에 흐르는 전류량이 1.0E-6 암페어 내지 1.0E-2 암페어일 때 상기 테스트 패턴과 대응하는 반도체 소자에 결함이 있는 것으로 판단하는 반도체 소자의 결함 검사 방법.
제1항에 있어서, 상기 테스트 패턴을 형성하는 단계는,

상기 반도체 기판 상에 게이트 절연막과 제1 도전층을 형성하는 단계;

상기 제1 도전층과 상기 게이트 절연막 및 상기 반도체 기판을 식각하고 절연 물질을 채워서 상기 소자 분리막을 형성하는 단계; 및

상기 소자 분리막을 포함하는 상기 제1 도전층 상에 상기 제2 도전층을 형성하는 단계를 포함하는 반도체 소자의 결함 검사 방법.
제5항에 있어서,

상기 테스트 패턴의 상기 제2 도전층은 패터닝을 실시하지 않고, 상기 다이 영역의 상기 제2 도전층은 패터닝을 실시하는 반도체 소자의 결함 검사 방법.
제5항에 있어서,

상기 제2 도전층을 형성한 뒤 상기 게이트 절연막에 캐패시터를 형성하는 단 계를 더욱 포함하는 반도체 소자의 결함 검사 방법.