JP3724034B2 - 生産設備用制御回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は射出成形機等の生産設備機器に使用する制御装置において、安全機能を付加した生産設備用制御回路に関するものである。
【０００２】
【従来の技術】
従来、例えば射出成形機の動作中にシステム異常が発生した場合に対しては、ウォッチドックタイマー等の検出回路により暴走を検出し、プロセッサをリセットすることによりシステムの再起動を行っていた。
【０００３】
図６にこのような従来の一般的な安全機能を備えた生産設備用制御回路のブロック図と、図７にシステム異常時のタイミングチャートを示す。
【０００４】
図６において１はプロセッサ、２はウォッチドックタイマー、３はインターフェイス回路、また図７（ａ）、（ｂ）は各部の波形を示す。
【０００５】
以上のように構成された従来の安全機能を備えた生産設備用制御回路について、以下その動作について説明する。
【０００６】
プロセッサ１は図７（ａ）に示すように一定期間Ｔａごとにウォッチドックタイマー２に対しクリアパルス（ａ）を出し続ける。また、プロセッサ１はインターフェイス回路３のデータラッチ回路１１にデータを書き込み、射出成形機に組み込まれる油圧モータ等の負荷の動作、停止の設定を行う。プログラムの暴走等により一定期間Ｔａをすぎてもウォッチドックタイマー２に対しクリアパルス（ａ）が入力されず、また図７（ｂ）に示すようにウォッチドックタイマー２にて予め設定された暴走検出時間Ｔｂを越えた場合は、ウォッチドックタイマー２はリセット信号（ｂ）を出力し、ＯＲ回路４Ａを通じてプロセッサ１をリセットする。リセット解除後再びプロセッサ１は初期状態より動作開始し、システムを再起動するよう構成されている。
【０００７】
【発明が解決しようとする課題】
しかしながら従来の安全機能を備えた生産設備用制御回路の構成では、プログラムの暴走のみではウォッチドックタイマーでリセット後システムは再起動され正常復帰するが、プロセッサ等のハードウェアの故障等の異常がある場合は、プログラムは正常に動作していてもハードウェアの状況によってはシステム再起動後に想定できないモードになり、例えば射出成形機においては型閉動作が異常となり、最悪の場合金型の破損を招く可能性があった。このため、システム異常が発生した際の機器における安全性が要求されていた。
【０００８】
本発明は従来のこのような課題を解決し、射出成形機においてシステム異常時に金型などを破損させることのない、安全機能を備えた生産設備用制御回路を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
この課題を解決するために本発明による生産設備用制御回路は、プロセッサからの制御信号とは無関係に強制的に設備の動作を停止させ、その状態を持続させるような構成としたものである。
【００１０】
この本発明によれば、射出成形機においてシステム異常時に金型などを破損させることのない安全機能を備えた生産設備用制御回路が得られる。
【００１１】
【発明の実施の形態】
本発明の請求項１に記載の発明は、設備を制御するプロセッサのプログラム暴走やハードウェア故障によるシステム異常時に、ウォッチドッグタイマーの出力する第一のリセット信号から保持回路が生成するリセット保持信号によりプロセッサをリセット状態に保持するとともに、上記第一のリセット信号、リセット保持信号および電源ＯＮ時にプロセッサをリセットさせる第三のリセット信号のいずれかからなる第二のリセット信号から強制停止回路が生成する強制停止信号により設備を強制的に停止させ、その状態を持続させるよう構成したものであり、射出成形機の設備においてはプロセッサのシステム異常時に、プロセッサをリセット状態に保持するとともに油圧モータ等の負荷の動作を強制的に停止し、その状態を保持することによりシステムの再起動を防止し、成形金型などの破損を防止することができるという作用を有する。
【００１２】
請求項２に記載の発明は、請求項１記載の発明において、プロセッサが内部にウォッチドックタイマーを有し、システム異常時にウォッチドックタイマーから出力される第一のリセット信号と電源投入時の第三のリセット信号によりシステムの状態を判別する判別回路と、電源投入時のリセット信号を遅延して判別回路に伝える遅延回路を設けた構成としたものであり、上記請求項１による作用と同じ作用を有する。
【００１３】
以下、本発明の実施の形態について、図１から図５を用いて説明する。
（実施の形態１）
図１は本発明の実施の形態１における生産設備用制御回路の構成を示したブロック図である。
【００１４】
なお、図１に示す同実施の形態は、基本的には図６に示した従来の技術と同じ構成であるので、同一構成部分には同一番号を付して詳細な説明を省略する。
図１において、生産設備用制御回路は、予め設定されたプログラムに基づき設備の動作状態を検知して得られたデータにより上記設備を制御するためのオン・オフ信号を出力するプロセッサ１と、上記オン・オフ信号に基づいて設備を動作させる機器オン・オフ信号を出力するインターフェイス回路３と、プロセッサ１のプログラム暴走やハードウェア故障によるシステム異常時に第一のリセット信号ａを出力するウォッチドッグタイマー２と、第一のリセット信号ａによりプロセッサ１をリセット状態に保持させるリセット保持信号ｃを出力する保持回路５と、図示しない電源ＯＮ時にプロセッサ１をリセットさせる第三のリセット信号と、第一のリセット信号ａ、リセット保持信号ｃおよび第三のリセット信号のいずれかからなる第二のリセット信号ｄによりインターフェイス回路３に対し上記オン・オフ信号とは無関係に設備を強制的に停止させる強制停止信号ｅを出力する強制停止回路６とから構成されている。
【００１５】
保持回路５はウォッチドックタイマー２より出力される第一のリセット信号を保持するもので、インバータ１３、Ｄフリップフロップ１４から構成されている。強制停止回路６は保持された第一のリセット信号により負荷を強制的に停止状態に保つもので、ＡＮＤ回路１５，１６から構成されている。
【００１６】
図２は本実施の形態１におけるシステム異常発生時のタイミングチャートを示し、図１の（ａ）から（ｅ）の各部の波形に相当する。図２において、（ａ）はウォッチドックタイマー２から出力される第一のリセット信号（以下、リセット信号という）、（ｂ）はリセット信号（ａ）を検出する信号（以下、リセット検出信号という）、（ｃ）は保持回路５から出力される信号（以下、リセット保持信号という）、（ｄ）はプロセッサ１のリセット端子に入力される第二のリセット信号（以下、システムリセット信号という）、（ｅ）は強制停止回路６から出力される信号（以下、強制停止信号という）である。
【００１７】
以上のように構成された本実施の形態の生産設備用制御回路について、以下にその動作を説明する。
【００１８】
システム異常時、ウォッチドックタイマー２はリセット信号（ａ）を「Ｌｏ」で出力し、ＯＲ回路４を通じてプロセッサ１のリセット端子を「Ｌｏ」にすることでプロセッサ１をリセットする。同時にリセット信号（ａ）をインバータ１３にて反転させたリセット検出信号（ｂ）の「Ｌｏ」から「Ｈｉ」への立ち上がりタイミングにて、Ｄフリップフロップ１４はリセット保持信号（ｃ）をそれ以降「Ｌｏ」に保持する。その保持されたリセット保持信号（ｃ）を、ＯＲ回路４を経由してシステムリセット信号（ｄ）を「Ｌｏ」にしてプロセッサ１に対し入力することで、先のリセット信号（ａ）のリセット解除後もプロセッサ１のリセット状態を保つことができる。
【００１９】
強制停止回路６はインターフェイス回路３に対し、ＡＮＤ回路１５の出力を「Ｈｉ」にすることで設備を動作可能な状態にし、「Ｌｏ」にすることで設備を停止状態にするとした場合、システム異常時は、先に説明したようにＤフリップフロップ１４の出力のリセット保持信号（ｃ）は「Ｌｏ」に保持された状態のためＡＮＤ回路１６の出力は「Ｌｏ」となり、従ってＡＮＤ回路１５の出力も「Ｌｏ」になるのでデータラッチ回路１１のデータ設定に関係なくなり設備は強制停止されることになる。電源投入時、システムリセット信号（ｄ）は「Ｌｏ」でＡＮＤ回路１６の出力は「Ｌｏ」となるため、システム異常時と同様に設備を停止状態にしておくことができる。
【００２０】
逆にシステム正常時、システムリセット信号（ｄ）は「Ｈｉ」でＤフリップフロップ１４の出力も「Ｈｉ」だからＡＮＤ回路１６の出力は「Ｈｉ」となるので、プロセッサ１よりデータラッチ回路１１のデータを「Ｈｉ」に設定することでＡＮＤ回路１５の入力は共に「Ｈｉ」となるため、ＡＮＤ回路１５の出力は「Ｈｉ」になり設備は動作可能な状態になる。
【００２１】
以上のように本実施の形態によれば、射出成形機においてシステム異常発生時にプロセッサをリセット状態に保持するとともに油圧モータ等の負荷を強制的に停止し、その状態を保持することによりシステムの再起動を防止し金型などを破損させることのない安全機能付き制御回路を実現できるものである。
【００２２】
（実施の形態２）
図３は本発明の実施の形態２における生産設備用制御回路の構成を示したブロック図である。
【００２３】
なお、図３に示す本実施の形態は、基本的には図１に示した実施の形態１と同じ構成であるので、同一構成部分には同一番号を付して詳細な説明を省略する。
【００２４】
図３においてプロセッサ１は内部にウォッチドックタイマー２を有し、システム異常時はプロセッサ１の内部及び外部に対して第一のリセット信号を出力する。遅延回路７は電源投入時の第三のリセット信号を一定時間遅延させるもので抵抗２１ａ，２１ｂ、コンデンサ２２からなる積分回路と、インバータ２３ａ，２３ｂから構成されている。判別回路８はシステム異常時から電源投入時かを判別するもので、ＡＮＤ回路２４から構成されている。
【００２５】
図４は本実施の形態における異常発生時のタイミングチャートを示し、図３の（ａ）から（ｆ）の各部の波形に相当する。図４において、（ａ）はシステムクロック、（ｂ）は電源投入時の第三のリセット信号（以下、電源ＯＮリセット信号という）、（ｃ）はプロセッサ１のリセット端子に入力またはリセット端子より出力される第一のリセット信号（以下、システムリセット信号という）、（ｄ）は電源ＯＮリセット遅延信号、（ｅ）は判別回路出力信号、（ｆ）はリセット保持信号である。また、図５は本実施の形態における電源ＯＮ時のタイミングチャートを示す。
【００２６】
以上のように構成された本実施の形態の生産設備用制御回路について、以下にその動作を説明する。
【００２７】
プロセッサ１のリセット端子は入出力兼用のため、電源投入時の電源ＯＮリセット信号（ｂ）はオープンコレクタ形式の素子を用いてプロセッサ１に入力する必要がある。
【００２８】
図３において電源ＯＮリセット信号（ｂ）が「Ｌｏ」のときにシステムリセット信号（ｃ）も「Ｌｏ」になるようにするため、オープンコレクタ形式のインバータ４ａとインバータ４ｂを用いる。またシステム異常時、プロセッサ１内部のウォッチドックタイマー２より出力されるリセット信号はプロセッサ１の内部をリセットすると同時に外部の周辺システムについてもシステムリセット信号（ｃ）を「Ｌｏ」にすることでリセットする。このとき、プロセッサ１の外部でシステムリセット信号（ｃ）を保持し再びプロセッサ１に入力することになるが、システムリセット信号（ｃ）の保持にあたっては、システム異常時、電源投入時共に「Ｌｏ」になるため電源投入時に保持することのないようそれらを判別する必要がある。このため判別回路８を設け、システム異常時のみ保持回路５が働くようにする。
【００２９】
システム異常時の動作について説明すると、システム異常時の判別方法としては、システムリセット信号（ｃ）は先に説明したように「Ｌｏ」になるが、このとき電源ＯＮリセット信号（ｂ）は既に電源投入された後なので「Ｈｉ」になっており、これらの条件のときシステム異常と判断する。電源ＯＮリセット信号（ｂ）はインバータ４ｂと遅延回路７を通じてＡＮＤ回路２４に入力され、ＡＮＤ回路２４のもう一方の入力をシステムリセット信号（ｃ）とすると、共に「Ｌｏ」なので判別回路出力信号（ｅ）は「Ｈｉ」になり、それが保持回路５のＤフリップフロップ２５においてシステムクロック（ａ）の立ち上がりタイミングで「Ｈｉ」に保持された結果、オープンコレクタ形式のインバータ４ｃを通じて再びプロセッサ１に対してリセット信号「Ｌｏ」を出力し続ける。
【００３０】
また、ウォッチドックタイマー２から出力されるリセット解除後もリセット状態を持続する。強制停止回路６の動作は上記実施の形態１と同様である。
【００３１】
次に、電源投入時の動作について説明すると、電源投入時の判別方法としては先に説明したようにシステムリセット信号（ｃ）、電源ＯＮリセット信号（ｂ）は共に「Ｌｏ」であり、これらの条件のとき電源投入時であると判断する。電源投入時、電源ＯＮリセット信号（ｂ）はリセット期間中「Ｌｏ」の後「Ｈｉ」になるのでインバータ４ｂの出力は「Ｈｉ」の後「Ｌｏ」になる。一方、システムリセット信号（ｃ）もリセット期間中「Ｌｏ」の後「Ｈｉ」になるが、本実施の形態によればインバータ４ａの遅延により共に「Ｌｏ」でＡＮＤ回路２４に入力され、その場合先に説明したようにリセット状態を保持してしまうこともある。このためシステムリセット信号（ｃ）が「Ｈｉ」になった後、電源ＯＮリセット遅延信号（ｄ）が「Ｈｉ」から「Ｌｏ」になるようにインバータ４ｂの信号を遅延回路７で充分遅らせることで電源投入時にリセット保持状態になることを防ぐことができる。
【００３２】
以上のように本実施の形態によれば、プロセッサにウォッチドックタイマーが内蔵されている場合でも上記実施の形態１と同様の生産設備用制御回路を実現できる。
【００３３】
【発明の効果】
以上のように本発明による生産設備用制御回路は、予め設定されたプログラムに基づき設備の動作状態を検知し、得られたデータにより設備を制御するための信号を出力するプロセッサと、システム異常発生時にプロセッサをリセットする信号を出力するウォッチドックタイマーと、ウォッチドックタイマーから出力される第一のリセット信号を検出し、検出された信号によりプロセッサをリセット状態に保持させる保持回路と、上記プロセッサからの制御信号に基づき、設備を動作させる制御信号を出力するインターフェイス回路と、前記保持回路によって保持された第一のリセット信号とプロセッサのリセット端子に入力される第二のリセット信号の状態により上記インターフェイス回路に対しプロセッサからの制御信号とは無関係に設備を強制的に停止させる信号を出力する強制停止回路からなり、またプロセッサが内部にウォッチドックタイマーを有す場合には、システム異常時にウォッチドックタイマーから出力される第一のリセット信号と電源投入時の第三のリセット信号によりシステムの状態を判別する判別回路と、電源投入時の第三のリセット信号を遅延して判別回路に伝える遅延回路を設けることにより、システム異常発生時にシステムの再起動を防止することができ、例えば射出成形機などに用いれば金型などの破損を避けることができるという大きな効果が得られる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態における生産設備用制御回路の構成を示したブロック図
【図２】同実施の形態における生産設備用制御回路の動作を説明するタイミングチャート
【図３】本発明の第二の実施の形態における生産設備用制御回路の構成を示すブロック図
【図４】同実施の形態における生産設備用制御回路のシステム異常時の動作を説明するタイミングチャート
【図５】同実施の形態における生産設備用制御回路の電源投入時の動作を説明するタイミングチャート
【図６】従来の生産設備用制御回路の構成を示すブロック図
【図７】同システム異常時の動作を説明するタイミングチャート
【符号の説明】
１ プロセッサ
２ ウォッチドックタイマー
３ インターフェイス回路
４ ＯＲ回路
５ 保持回路
６ 強制停止回路
７ 遅延回路
８ 判別回路
１１ データラッチ回路
１２ 出力バッファ
１３ インバータ
１４ Ｄフリップフロップ
１５，１６ ＡＮＤ回路

Claims (2)

1. 予め設定されたプログラムに基づき設備の動作状態を検知して得られたデータにより上記設備を制御するためのオン・オフ信号を出力するプロセッサと、上記オン・オフ信号に基づいて設備を動作させる機器オン・オフ信号を出力するインターフェイス回路と、上記プロセッサのプログラム暴走やハードウェア故障によるシステム異常時に第一のリセット信号を出力するウォッチドッグタイマーと、上記第一のリセット信号により上記プロセッサをリセット状態に保持させるリセット保持信号を出力する保持回路と、電源ＯＮ時にプロセッサをリセットさせる第三のリセット信号と、上記第一のリセット信号、リセット保持信号および第三のリセット信号のいずれかからなる第二のリセット信号により上記インターフェイス回路に対し上記オン・オフ信号とは無関係に設備を強制的に停止させる強制停止信号を出力する強制停止回路からなり、
   上記システム異常時に上記リセット保持信号によりプロセッサをリセット状態に保持するとともに上記強制停止信号により設備を停止させ、その状態を持続させるよう構成した生産設備用制御回路。
2. プロセッサが内部にウォッチドッグタイマーを有し、システム異常時にウォッチドッグタイマーから出力される第一のリセット信号と電源ＯＮ時の第三のリセット信号によりシステムの状態を判別する判別回路と、電源ＯＮ時の第三のリセット信号を遅延して判別回路に伝える遅延回路を設けた請求項１記載の生産設備用制御回路。

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