JP2002287856A - プロセッサ搭載装置および遅延リセット信号生成方法 - Google Patents
プロセッサ搭載装置および遅延リセット信号生成方法Info
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- JP2002287856A JP2002287856A JP2001093309A JP2001093309A JP2002287856A JP 2002287856 A JP2002287856 A JP 2002287856A JP 2001093309 A JP2001093309 A JP 2001093309A JP 2001093309 A JP2001093309 A JP 2001093309A JP 2002287856 A JP2002287856 A JP 2002287856A
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Abstract
(57)【要約】
【課題】 ハードウェア的に不揮発性メモリユニッ
トを保護しリセット後の再起動を確実にすること。 【解決手段】 割込信号・リセット信号生成部１０６に
自己リセット要求信号１０９及び外部装置からリセット
要因信号１１０が入力されると、両リセット要求信号に
基づいて割込信号・リセット信号入力部１０５の電気的
仕様を満足する割込信号１０７が出力される。この割込
信号１０７がバックプレーン１０４に割込信号・リセッ
ト信号入力部１０５に入力されることにより、リセット
要求の発生をプロセッサユニット１０１に割り込み通知
する。割込信号１０７の出力後、割込信号・リセット信
号生成部１０６によって生成されたリセット信号１０８
がバックプレーン１０４に出力され、プロセッサユニッ
ト１０１をリセットする。
トを保護しリセット後の再起動を確実にすること。 【解決手段】 割込信号・リセット信号生成部１０６に
自己リセット要求信号１０９及び外部装置からリセット
要因信号１１０が入力されると、両リセット要求信号に
基づいて割込信号・リセット信号入力部１０５の電気的
仕様を満足する割込信号１０７が出力される。この割込
信号１０７がバックプレーン１０４に割込信号・リセッ
ト信号入力部１０５に入力されることにより、リセット
要求の発生をプロセッサユニット１０１に割り込み通知
する。割込信号１０７の出力後、割込信号・リセット信
号生成部１０６によって生成されたリセット信号１０８
がバックプレーン１０４に出力され、プロセッサユニッ
ト１０１をリセットする。
Description
【０００１】
【発明の属する技術分野】本発明は、バスシステムを用
いて構成したプロセッサ搭載装置および遅延リセット信
号生成方法に関する。
いて構成したプロセッサ搭載装置および遅延リセット信
号生成方法に関する。
【０００２】
【従来の技術】図４は、従来のプロセッサ搭載装置の構
成を示すブロック図である。同図において、プロセッサ
搭載装置であるワークステーション装置４００は、バス
システムのバスマスターとなるプロセッサユニット４０
１、不揮発性メモリユニット４０２、及びプロセッサユ
ニット４０１の入出力ポートとなるパラレルＩＯポート
ユニット４０３を、バスシステムのバックプレーン４０
４に実装することにより構成される。
成を示すブロック図である。同図において、プロセッサ
搭載装置であるワークステーション装置４００は、バス
システムのバスマスターとなるプロセッサユニット４０
１、不揮発性メモリユニット４０２、及びプロセッサユ
ニット４０１の入出力ポートとなるパラレルＩＯポート
ユニット４０３を、バスシステムのバックプレーン４０
４に実装することにより構成される。
【０００３】バックプレーン４０４上には、ワークステ
ーション装置４００の外部からリセット信号を入力する
ためのリセット信号入力部４０５が設けられている。ま
た、参照符号４０６は、リセット信号入力部４０５に接
続されたリセット信号生成部であり、このリセット信号
生成部４０６に外部装置からリセット要因信号４０７が
入力されると、リセット信号生成部４０６からリセット
信号入力部４０５の電気的仕様を満足するリセット信号
４０８がリセット信号入力部４０５に出力され、ワーク
ステーション装置４００をリセットする。
ーション装置４００の外部からリセット信号を入力する
ためのリセット信号入力部４０５が設けられている。ま
た、参照符号４０６は、リセット信号入力部４０５に接
続されたリセット信号生成部であり、このリセット信号
生成部４０６に外部装置からリセット要因信号４０７が
入力されると、リセット信号生成部４０６からリセット
信号入力部４０５の電気的仕様を満足するリセット信号
４０８がリセット信号入力部４０５に出力され、ワーク
ステーション装置４００をリセットする。
【０００４】
【発明が解決しようとする課題】このようなプロセッサ
搭載装置は、リセット後にも安定して動作させる必要が
ある。特に、監視制御系を管理するプロセッサ搭載装置
では、その要求が高い。しかし、外部記憶装置として不
揮発性メモリユニットを使用したプロセッサ搭載装置で
は、例えば不揮発性メモリユニットを固定ディスクユニ
ットとした場合は、固定ディスクユニットへの書き込み
動作中にリセットを行うと、リセット後のシステムの再
起動が不可能になったり、固定ディスクユニットの故障
を起こすことがある。さらに、プロセッサ搭載装置上で
動作する基本ソフトウェアの種類によっては、定められ
た終了手順を実行せずにリセットを行うと、再起動が不
可能になることがある。
搭載装置は、リセット後にも安定して動作させる必要が
ある。特に、監視制御系を管理するプロセッサ搭載装置
では、その要求が高い。しかし、外部記憶装置として不
揮発性メモリユニットを使用したプロセッサ搭載装置で
は、例えば不揮発性メモリユニットを固定ディスクユニ
ットとした場合は、固定ディスクユニットへの書き込み
動作中にリセットを行うと、リセット後のシステムの再
起動が不可能になったり、固定ディスクユニットの故障
を起こすことがある。さらに、プロセッサ搭載装置上で
動作する基本ソフトウェアの種類によっては、定められ
た終了手順を実行せずにリセットを行うと、再起動が不
可能になることがある。
【０００５】従って、このような傷害が発生した場合
は、プロセッサ搭載装置を交換しなければ復旧できない
という不具合があった。
は、プロセッサ搭載装置を交換しなければ復旧できない
という不具合があった。
【０００６】本発明は、上記のような課題を解決するた
めのものであり、リセット要因の発生をプロセッサユニ
ットに予告し、この予告から所定時間経過後にリセット
することにより上述の諸問題を解決できるプロセッサ搭
載装置および遅延リセット信号生成方法を提供すること
を目的とする。
めのものであり、リセット要因の発生をプロセッサユニ
ットに予告し、この予告から所定時間経過後にリセット
することにより上述の諸問題を解決できるプロセッサ搭
載装置および遅延リセット信号生成方法を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】本発明のプロセッサ搭載
装置は、バスマスターとなるプロセッサユニット、前記
プロセッサユニットの外部記憶装置となる不揮発性メモ
リユニット、および前記プロセッサユニットの入出力パ
ラレルポートユニットをバックプレーンに実装したバス
システム等を搭載するプロセッサ搭載装置であって、自
プロセッサ搭載装置から出力されるリセット要求信号や
外部装置から入力されるリセット要求信号の電気的レベ
ルの相違を吸収し、かつ前記リセット要求信号が入力さ
れる毎にリセットを予告する割り込み信号を生成して前
記バックプレーンに対し出力するとともに前記割り込み
信号が出力されてから所定の時間経過後に遅延リセット
信号を生成して前記バックプレーンに対し出力する割り
込み信号・遅延リセット信号生成回路を備える構成を採
る。
装置は、バスマスターとなるプロセッサユニット、前記
プロセッサユニットの外部記憶装置となる不揮発性メモ
リユニット、および前記プロセッサユニットの入出力パ
ラレルポートユニットをバックプレーンに実装したバス
システム等を搭載するプロセッサ搭載装置であって、自
プロセッサ搭載装置から出力されるリセット要求信号や
外部装置から入力されるリセット要求信号の電気的レベ
ルの相違を吸収し、かつ前記リセット要求信号が入力さ
れる毎にリセットを予告する割り込み信号を生成して前
記バックプレーンに対し出力するとともに前記割り込み
信号が出力されてから所定の時間経過後に遅延リセット
信号を生成して前記バックプレーンに対し出力する割り
込み信号・遅延リセット信号生成回路を備える構成を採
る。
【０００８】この構成によれば、リセット要因の発生を
割り込み信号を用いてプロセッサユニットに対しリセッ
トの実行を予告し、この予告から所定時間経過後にプロ
セッサユニットをリセットさせるので、プロセッサ搭載
上で動作する応用ソフトウェアに、リセット直前に特有
の処理機能を付加することができ、かつ基本ソフトウェ
アの定められた終了処理を確実に行うことができる。
割り込み信号を用いてプロセッサユニットに対しリセッ
トの実行を予告し、この予告から所定時間経過後にプロ
セッサユニットをリセットさせるので、プロセッサ搭載
上で動作する応用ソフトウェアに、リセット直前に特有
の処理機能を付加することができ、かつ基本ソフトウェ
アの定められた終了処理を確実に行うことができる。
【０００９】また、応用ソフトウェアや基本ソフトウェ
アの終了処理の完了後に遅延リセットを実行することに
より、ハードウェア的に不揮発性メモリ装置ユニットを
保護することができ、リセット実行後もプロセッサ搭載
装置を安定して再起動できる。
アの終了処理の完了後に遅延リセットを実行することに
より、ハードウェア的に不揮発性メモリ装置ユニットを
保護することができ、リセット実行後もプロセッサ搭載
装置を安定して再起動できる。
【００１０】不揮発性メモリ装置ユニットは、例えば固
定ディスク装置ユニットや、フラッシュメモリ装置ユニ
ット等、電源切断後やリセット後も情報が記憶される装
置であれば良い。
定ディスク装置ユニットや、フラッシュメモリ装置ユニ
ット等、電源切断後やリセット後も情報が記憶される装
置であれば良い。
【００１１】本発明のプロセッサ搭載装置は、上記構成
において、割り込み信号・遅延リセット信号生成回路
が、リセットを予告する割り込み信号を出力してから遅
延リセット信号が出力されるまでの時間を任意に設定す
るタイマ手段を備える構成を採る。
において、割り込み信号・遅延リセット信号生成回路
が、リセットを予告する割り込み信号を出力してから遅
延リセット信号が出力されるまでの時間を任意に設定す
るタイマ手段を備える構成を採る。
【００１２】この構成によれば、応用ソフトウェアや基
本ソフトウェアの終了処理時間に応じて必要十分なタイ
マ長を設定することができる。
本ソフトウェアの終了処理時間に応じて必要十分なタイ
マ長を設定することができる。
【００１３】本発明のプロセッサ搭載装置は、上記構成
において、バスシステムを標準バスシステムのＶＭＥバ
スシステムとし、前記ＶＭＥバスシステムのＳＹＳＦＡ
ＩＬ信号にリセットを予告する割り込み信号を割り当て
るとともに前記ＳＹＳＲＳＴ信号に遅延リセット信号を
割り当てた構成を採る。
において、バスシステムを標準バスシステムのＶＭＥバ
スシステムとし、前記ＶＭＥバスシステムのＳＹＳＦＡ
ＩＬ信号にリセットを予告する割り込み信号を割り当て
るとともに前記ＳＹＳＲＳＴ信号に遅延リセット信号を
割り当てた構成を採る。
【００１４】この構成によれば、ＶＭＥバスシステムに
準拠したプロセッサユニット、不揮発性メモリ装置ユニ
ット、パラレルＩＯユニットを使用して、遅延リセット
機能を有するプロセッサ搭載装置を構成できる。
準拠したプロセッサユニット、不揮発性メモリ装置ユニ
ット、パラレルＩＯユニットを使用して、遅延リセット
機能を有するプロセッサ搭載装置を構成できる。
【００１５】本発明のプロセッサ搭載装置は、上記構成
において、バスシステムを標準バスシステムのＰＣＩバ
スシステムとし、前記ＰＣＩバスシステムのサイドバン
ド信号の内の一つにリセットを予告する割り込み信号を
割り当てるとともに、前記ＰＣＩバスシステムのサイド
バンド信号の内の他の一つに遅延リセット信号を割り当
てた構成を採る。
において、バスシステムを標準バスシステムのＰＣＩバ
スシステムとし、前記ＰＣＩバスシステムのサイドバン
ド信号の内の一つにリセットを予告する割り込み信号を
割り当てるとともに、前記ＰＣＩバスシステムのサイド
バンド信号の内の他の一つに遅延リセット信号を割り当
てた構成を採る。
【００１６】この構成によれば、ＰＣＩバスシステムに
準拠したプロセッサユニット、不揮発性メモリ装置ユニ
ット、パラレルＩＯユニットを使用して遅延リセット機
能を有するプロセッサ搭載装置を構成できる。
準拠したプロセッサユニット、不揮発性メモリ装置ユニ
ット、パラレルＩＯユニットを使用して遅延リセット機
能を有するプロセッサ搭載装置を構成できる。
【００１７】本発明の遅延リセット信号生成回路は、バ
スマスターとなるプロセッサユニット、前記プロセッサ
ユニットの外部記憶装置となる不揮発性メモリ装置ユニ
ット、および前記プロセッサユニットの入出力パラレル
ポートユニットをバックプレーンに実装したバスシステ
ムを搭載するプロセッサ搭載装置に使用される遅延リセ
ット信号生成回路であって、自プロセッサ搭載装置から
出力されるリセット要求信号や外部装置から入力される
リセット要求信号の電気的レベルの相違を吸収し、かつ
前記リセット要求信号が入力される毎にリセットを予告
する割り込み信号を生成して前記バックプレーンに対し
出力するとともに前記割り込み信号が出力されてから所
定の時間経過後に遅延リセット信号を生成して前記バッ
クプレーンに対し出力する構成を採る。
スマスターとなるプロセッサユニット、前記プロセッサ
ユニットの外部記憶装置となる不揮発性メモリ装置ユニ
ット、および前記プロセッサユニットの入出力パラレル
ポートユニットをバックプレーンに実装したバスシステ
ムを搭載するプロセッサ搭載装置に使用される遅延リセ
ット信号生成回路であって、自プロセッサ搭載装置から
出力されるリセット要求信号や外部装置から入力される
リセット要求信号の電気的レベルの相違を吸収し、かつ
前記リセット要求信号が入力される毎にリセットを予告
する割り込み信号を生成して前記バックプレーンに対し
出力するとともに前記割り込み信号が出力されてから所
定の時間経過後に遅延リセット信号を生成して前記バッ
クプレーンに対し出力する構成を採る。
【００１８】この構成によれば、ワークステーション上
で動作する応用ソフトウェアに、リセット直前に特有な
処理機能を付加することができ、かつ基本ソフトウェア
の定められた終了処理を確実に行うことができる。
で動作する応用ソフトウェアに、リセット直前に特有な
処理機能を付加することができ、かつ基本ソフトウェア
の定められた終了処理を確実に行うことができる。
【００１９】また、応用ソフトウェアや基本ソフトウェ
アの終了処理の完了後に遅延リセットを実行することに
より、ハードウェア的に不揮発性メモリ装置ユニットを
保護することができ、リセット実行後もプロセッサ搭載
装置を安定して再起動できる。
アの終了処理の完了後に遅延リセットを実行することに
より、ハードウェア的に不揮発性メモリ装置ユニットを
保護することができ、リセット実行後もプロセッサ搭載
装置を安定して再起動できる。
【００２０】本発明の遅延リセット信号生成回路は、上
記構成において、リセットを予告する割り込み信号を出
力してから遅延リセット信号が出力されるまでの時間を
任意に設定するタイマ手段を備える構成を採る。
記構成において、リセットを予告する割り込み信号を出
力してから遅延リセット信号が出力されるまでの時間を
任意に設定するタイマ手段を備える構成を採る。
【００２１】この構成によれば、応用ソフトウェアや基
本ソフトウェアの終了処理時間に応じて必要十分なタイ
マ長を設定することができる。
本ソフトウェアの終了処理時間に応じて必要十分なタイ
マ長を設定することができる。
【００２２】本発明の遅延リセット信号生成回路は、上
記構成において、バスシステムを標準バスシステムのＶ
ＭＥバスシステムとし、前記ＶＭＥバスシステムのＳＹ
ＳＦＡＩＬ信号にリセットを予告する割り込み信号を割
り当てるとともに前記ＳＹＳＲＳＴ信号に遅延リセット
信号を割り当てた構成を採る。
記構成において、バスシステムを標準バスシステムのＶ
ＭＥバスシステムとし、前記ＶＭＥバスシステムのＳＹ
ＳＦＡＩＬ信号にリセットを予告する割り込み信号を割
り当てるとともに前記ＳＹＳＲＳＴ信号に遅延リセット
信号を割り当てた構成を採る。
【００２３】この構成によれば、ＶＭＥバスシステムに
準拠したプロセッサユニット、不揮発性メモリ装置ユニ
ット、パラレルＩＯユニットを使用して、遅延リセット
機能を有するプロセッサ搭載装置を構成できる。
準拠したプロセッサユニット、不揮発性メモリ装置ユニ
ット、パラレルＩＯユニットを使用して、遅延リセット
機能を有するプロセッサ搭載装置を構成できる。
【００２４】本発明の遅延リセット信号生成回路は、上
記構成において、バスシステムを標準バスシステムのＰ
ＣＩバスシステムとし、前記ＰＣＩバスシステムのサイ
ドバンド信号の内の一つにリセットを予告する割り込み
信号を割り当てるとともに前記ＰＣＩバスシステムのサ
イドバンド信号の内の他の一つに遅延リセット信号を割
り当てた構成を採る。
記構成において、バスシステムを標準バスシステムのＰ
ＣＩバスシステムとし、前記ＰＣＩバスシステムのサイ
ドバンド信号の内の一つにリセットを予告する割り込み
信号を割り当てるとともに前記ＰＣＩバスシステムのサ
イドバンド信号の内の他の一つに遅延リセット信号を割
り当てた構成を採る。
【００２５】この構成によれば、ＰＣＩバスシステムに
準拠したプロセッサユニット、不揮発性メモリ装置ユニ
ット、パラレルＩＯユニットを使用して、遅延リセット
機能を有するプロセッサ搭載装置を構成できる。
準拠したプロセッサユニット、不揮発性メモリ装置ユニ
ット、パラレルＩＯユニットを使用して、遅延リセット
機能を有するプロセッサ搭載装置を構成できる。
【００２６】本発明の遅延リセット信号生成方法は、バ
スマスターとなるプロセッサユニット、前記プロセッサ
ユニットの外部記憶装置となる不揮発性メモリ装置ユニ
ット、前記プロセッサユニットの入出力パラレルポート
ユニットをバックプレーンに実装したバスシステム等を
搭載するプロセッサ搭載装置に使用される遅延リセット
信号生成方法であって、自プロセッサ搭載装置から出力
されるリセット要求信号や外部装置から入力されるリセ
ット要求信号の電気的レベルの相違を吸収し、かつ前記
リセット要求信号が入力される毎にリセットを予告する
割り込み信号を生成して前記バックプレーンに対し出力
するとともに前記割り込み信号が出力されてから所定の
時間経過後に遅延リセット信号を生成して前記バックプ
レーンに対し出力する。
スマスターとなるプロセッサユニット、前記プロセッサ
ユニットの外部記憶装置となる不揮発性メモリ装置ユニ
ット、前記プロセッサユニットの入出力パラレルポート
ユニットをバックプレーンに実装したバスシステム等を
搭載するプロセッサ搭載装置に使用される遅延リセット
信号生成方法であって、自プロセッサ搭載装置から出力
されるリセット要求信号や外部装置から入力されるリセ
ット要求信号の電気的レベルの相違を吸収し、かつ前記
リセット要求信号が入力される毎にリセットを予告する
割り込み信号を生成して前記バックプレーンに対し出力
するとともに前記割り込み信号が出力されてから所定の
時間経過後に遅延リセット信号を生成して前記バックプ
レーンに対し出力する。
【００２７】この方法によれば、リセット要因の発生を
割り込み信号を用いてプロセッサユニットに対しリセッ
トの実行を行い、この予告から所定時間経過後にプロセ
ッサユニットをリセットされるので、プロセッサ搭載上
で動作するようようソフトウェアに、リセット直前に特
有な処理機能を付加することができ、かつ基本ソフトウ
ェアの定められた終了処理を確実に行うことができる。
割り込み信号を用いてプロセッサユニットに対しリセッ
トの実行を行い、この予告から所定時間経過後にプロセ
ッサユニットをリセットされるので、プロセッサ搭載上
で動作するようようソフトウェアに、リセット直前に特
有な処理機能を付加することができ、かつ基本ソフトウ
ェアの定められた終了処理を確実に行うことができる。
【００２８】また、応用ソフトウェアや基本ソフトわー
の終了処理の完了後に遅延リセットを実行することによ
り、ハードウェア的に不揮発性メモリ装置ユニットを保
護することができ、リセット実行後もプロセッサ搭載装
置を安定して再起動できる。
の終了処理の完了後に遅延リセットを実行することによ
り、ハードウェア的に不揮発性メモリ装置ユニットを保
護することができ、リセット実行後もプロセッサ搭載装
置を安定して再起動できる。
【００２９】本発明の遅延リセット信号生成方法は、上
記方法において、バスシステムを標準バスシステムのＶ
ＭＥバスシステムとし、前記ＶＭＥバスシステムのＳＹ
ＳＦＡＩＬ信号にリセットを予告する割り込み信号を割
り当てるとともに前記ＳＹＳＲＳＴ信号に遅延リセット
信号を割り当てたものである。
記方法において、バスシステムを標準バスシステムのＶ
ＭＥバスシステムとし、前記ＶＭＥバスシステムのＳＹ
ＳＦＡＩＬ信号にリセットを予告する割り込み信号を割
り当てるとともに前記ＳＹＳＲＳＴ信号に遅延リセット
信号を割り当てたものである。
【００３０】この方法によれば、ＶＭＥバスシステムに
準拠したプロセッサユニット、不揮発性メモリ装置ユニ
ット、パラレルＩＯユニットを使用して、遅延リセット
機能を有するプロセッサ搭載装置を構成できる。
準拠したプロセッサユニット、不揮発性メモリ装置ユニ
ット、パラレルＩＯユニットを使用して、遅延リセット
機能を有するプロセッサ搭載装置を構成できる。
【００３１】本発明の遅延リセット信号生成方法は、上
記方法において、バスシステムを標準バスシステムのＰ
ＣＩバスシステムとし、前記ＰＣＩバスシステムのサイ
ドバンド信号の内の一つにリセットを予告する割り込み
信号を割り当てるとともに前記ＰＣＩバスシステムのサ
イドバンド信号の内の他の一つに遅延リセット信号を割
り当てたものである。
記方法において、バスシステムを標準バスシステムのＰ
ＣＩバスシステムとし、前記ＰＣＩバスシステムのサイ
ドバンド信号の内の一つにリセットを予告する割り込み
信号を割り当てるとともに前記ＰＣＩバスシステムのサ
イドバンド信号の内の他の一つに遅延リセット信号を割
り当てたものである。
【００３２】この方法によれば、ＰＣＩバスシステムに
準拠したプロセッサユニット、不揮発性メモリ装置ユニ
ット、パラレルＩＯユニットを使用して、遅延リセット
機能を有するプロセッサ搭載装置を構成できる。
準拠したプロセッサユニット、不揮発性メモリ装置ユニ
ット、パラレルＩＯユニットを使用して、遅延リセット
機能を有するプロセッサ搭載装置を構成できる。
【００３３】
【発明の実施の形態】本発明は、自プロセッサ搭載装置
から出力されるリセット要求信号や外部装置から入力さ
れるリセット要求信号の電気的レベルの相違を吸収し、
かつ前記リセット要求信号が入力される毎にリセットを
予告する割り込み信号を生成してバックプレーンに対し
出力するとともに前記割り込み信号が出力されてから所
定の時間経過後に遅延リセット信号を生成してバックプ
レーンに対し出力する割り込み信号・遅延リセット信号
生成回路を備えるものである。
から出力されるリセット要求信号や外部装置から入力さ
れるリセット要求信号の電気的レベルの相違を吸収し、
かつ前記リセット要求信号が入力される毎にリセットを
予告する割り込み信号を生成してバックプレーンに対し
出力するとともに前記割り込み信号が出力されてから所
定の時間経過後に遅延リセット信号を生成してバックプ
レーンに対し出力する割り込み信号・遅延リセット信号
生成回路を備えるものである。
【００３４】本発明によれば、プロセッサ搭載上で動作
する応用ソフトウェアに、リセット直前に特有の処理機
能を付加することができ、かつ基本ソフトウェアの定め
られた終了処理を確実に行うことができる。
する応用ソフトウェアに、リセット直前に特有の処理機
能を付加することができ、かつ基本ソフトウェアの定め
られた終了処理を確実に行うことができる。
【００３５】また、応用ソフトウェアや基本ソフトウェ
アの終了処理の完了後に遅延リセットを実行することに
より、ハードウェア的に不揮発性メモリ装置ユニットを
保護することができる。
アの終了処理の完了後に遅延リセットを実行することに
より、ハードウェア的に不揮発性メモリ装置ユニットを
保護することができる。
【００３６】以下、本発明の実施の形態について、添付
図面を参照して詳細に説明する図１は、本発明の実施の
形態におけるプロセッサ搭載装置の構成を示すブロック
図である。同図において、プロセッサ搭載装置であるワ
ークステーション装置１００は、バスシステムのバスマ
スターとなるプロセッサユニット１０１、このプロセッ
サユニット１０１の外部記憶装置となる不揮発性メモリ
ユニット１０２、プロセッサユニット１０１の入出力ポ
ートとなるパラレルＩＯポートユニット１０３、バスシ
ステムのバックプレーン１０４、及び割込信号・リセッ
ト信号生成部１０６を備え、プロセッサユニット１０
１、不揮発性メモリユニット１０２、パラレルＩＯポー
トユニット１０３は、バスシステムのバックプレーン１
０４に実装される構成になっている。
図面を参照して詳細に説明する図１は、本発明の実施の
形態におけるプロセッサ搭載装置の構成を示すブロック
図である。同図において、プロセッサ搭載装置であるワ
ークステーション装置１００は、バスシステムのバスマ
スターとなるプロセッサユニット１０１、このプロセッ
サユニット１０１の外部記憶装置となる不揮発性メモリ
ユニット１０２、プロセッサユニット１０１の入出力ポ
ートとなるパラレルＩＯポートユニット１０３、バスシ
ステムのバックプレーン１０４、及び割込信号・リセッ
ト信号生成部１０６を備え、プロセッサユニット１０
１、不揮発性メモリユニット１０２、パラレルＩＯポー
トユニット１０３は、バスシステムのバックプレーン１
０４に実装される構成になっている。
【００３７】また、バックプレーン１０４上には、プロ
セッサユニット１０１に割込信号・リセット信号生成部
１０６からの割込信号１０７とリセット信号１０８を入
力するための割り込み信号・リセット信号入力部１０５
が設けられている。
セッサユニット１０１に割込信号・リセット信号生成部
１０６からの割込信号１０７とリセット信号１０８を入
力するための割り込み信号・リセット信号入力部１０５
が設けられている。
【００３８】上記の構成において、割込信号・リセット
信号生成部１０６にパラレルＩＯポートユニット１０３
から出力される自己リセット要求信号１０９及び外部装
置からリセット要因信号１１０が入力されると、割込信
号・リセット信号生成部１０６は、自己リセット要求信
号１０９とリセット要因信号１１０に基づいて割込信号
・リセット信号入力部１０５の電気定期仕様を満足する
割込信号１０７を出力する。
信号生成部１０６にパラレルＩＯポートユニット１０３
から出力される自己リセット要求信号１０９及び外部装
置からリセット要因信号１１０が入力されると、割込信
号・リセット信号生成部１０６は、自己リセット要求信
号１０９とリセット要因信号１１０に基づいて割込信号
・リセット信号入力部１０５の電気定期仕様を満足する
割込信号１０７を出力する。
【００３９】この割込信号１０７が割込信号・リセット
信号入力部１０５に入力されることにより、自己リセッ
ト要求信号１０９及びリセット要因信号１１０の発生を
プロセッサユニット１０１に割り込み通知する。そし
て、割込信号１０７の出力後、割込信号・リセット信号
生成部１０６によって生成されたリセット信号１０８を
一定時間の経過後に、割込信号・リセット信号入力部１
０５に出力することにより、プロセッサユニット１０１
をリセットする。
信号入力部１０５に入力されることにより、自己リセッ
ト要求信号１０９及びリセット要因信号１１０の発生を
プロセッサユニット１０１に割り込み通知する。そし
て、割込信号１０７の出力後、割込信号・リセット信号
生成部１０６によって生成されたリセット信号１０８を
一定時間の経過後に、割込信号・リセット信号入力部１
０５に出力することにより、プロセッサユニット１０１
をリセットする。
【００４０】次に、図２により割込信号・リセット信号
生成部１０６の構成について説明する。図２は、割込信
号・リセット信号生成部１０６の構成を示す回路図であ
る。同図において、割込信号・リセット信号生成部１０
６は、リセット要因信号１１０と割込信号・リセット信
号生成部１０６の内部回路との電気的仕様の相違を吸収
するバッファ２０１、自己リセット要求信号１０９と割
込信号・リセット信号生成部１０６の内部回路との電気
的仕様の相違を吸収するバッファ２０２、バッファ２０
１及びバッファ２０２を等して出力されるリセット要因
信号１１０及び自己リセット要求信号１０９に基づいて
割込信号１０７となる信号を生成する論理和回路２０
３、論理和回路２０３から出力される信号をバックプレ
ーン１０４の割込信号・リセット信号入力部１０５に割
込信号１０７として入力せるために、割込信号１０７と
割込信号・リセット信号入力部１０５との電気的仕様の
相違を吸収するバッファ２０５、論理和回路２０３から
出力される割込信号１０７の発生時点から動作され所定
の時間経過後にリセット信号１０８を送出するタイマ部
２０４、及びこのタイマ部２０４から出力されるリセッ
ト信号１０８と割込信号・リセット信号入力部１０５と
の電気的仕様の相違を吸収するバッファ２０６を備え
る。
生成部１０６の構成について説明する。図２は、割込信
号・リセット信号生成部１０６の構成を示す回路図であ
る。同図において、割込信号・リセット信号生成部１０
６は、リセット要因信号１１０と割込信号・リセット信
号生成部１０６の内部回路との電気的仕様の相違を吸収
するバッファ２０１、自己リセット要求信号１０９と割
込信号・リセット信号生成部１０６の内部回路との電気
的仕様の相違を吸収するバッファ２０２、バッファ２０
１及びバッファ２０２を等して出力されるリセット要因
信号１１０及び自己リセット要求信号１０９に基づいて
割込信号１０７となる信号を生成する論理和回路２０
３、論理和回路２０３から出力される信号をバックプレ
ーン１０４の割込信号・リセット信号入力部１０５に割
込信号１０７として入力せるために、割込信号１０７と
割込信号・リセット信号入力部１０５との電気的仕様の
相違を吸収するバッファ２０５、論理和回路２０３から
出力される割込信号１０７の発生時点から動作され所定
の時間経過後にリセット信号１０８を送出するタイマ部
２０４、及びこのタイマ部２０４から出力されるリセッ
ト信号１０８と割込信号・リセット信号入力部１０５と
の電気的仕様の相違を吸収するバッファ２０６を備え
る。
【００４１】次に、上記のように構成された割込信号・
リセット信号生成部１０６の動作について、図３に示す
タイミング図及び図２を参照して説明する。
リセット信号生成部１０６の動作について、図３に示す
タイミング図及び図２を参照して説明する。
【００４２】図２において、外部装置から図３（ａ）に
示すリセット要因信号１１０（ｔ１〜ｔ３）が割込信号
・リセット信号生成部１０６のバッファ２０１に入力さ
れると、このバッファ２０１及び論理和回路２０３を通
すことにより、リセット要因信号１１０のたち下がりに
同期した図３（ｃ）に示す割込信号１０７が生成され、
この割込信号１０７はバッファ２０５を通してバックプ
レーン１０４の割込信号・リセット信号入力部１０５に
入力される。
示すリセット要因信号１１０（ｔ１〜ｔ３）が割込信号
・リセット信号生成部１０６のバッファ２０１に入力さ
れると、このバッファ２０１及び論理和回路２０３を通
すことにより、リセット要因信号１１０のたち下がりに
同期した図３（ｃ）に示す割込信号１０７が生成され、
この割込信号１０７はバッファ２０５を通してバックプ
レーン１０４の割込信号・リセット信号入力部１０５に
入力される。
【００４３】一方、論理和回路２０３からリセット要因
信号１１０に同期して出力される割込信号１０７がタイ
マ部２０４に入力されると、このタイマ部２０４は割込
信号１０７の立ち上がり時点（ｔ２）から動作を開始
し、所定の時間Ｔ経過すると、図３（ｄ）に示すリセッ
ト信号１０８（ｔ４〜ｔ５）が出力される。このリセッ
ト信号１０８はバッファ２０６を通してバックプレーン
１０４の割込信号・リセット信号入力部１０５に入力さ
れる。
信号１１０に同期して出力される割込信号１０７がタイ
マ部２０４に入力されると、このタイマ部２０４は割込
信号１０７の立ち上がり時点（ｔ２）から動作を開始
し、所定の時間Ｔ経過すると、図３（ｄ）に示すリセッ
ト信号１０８（ｔ４〜ｔ５）が出力される。このリセッ
ト信号１０８はバッファ２０６を通してバックプレーン
１０４の割込信号・リセット信号入力部１０５に入力さ
れる。
【００４４】また、パラレルＩＯポートユニット１０３
から図３（ｂ）に示す自己リセット要求信号１０９が割
込信号・リセット信号生成部１０６のバッファ２０１に
入力されると、このバッファ２０１及び論理和回路２０
３を通すことにより、自己リセット要求信号１０９（ｔ
６〜ｔ８）の立ち下がり（ｔ６）に同期した図３（ｃ）
に示す割込信号１０７（ｔ７）が生成され、この割込信
号１０７はバッファ２０５を通してバックプレーン１０
４の割込信号・リセット信号入力部１０５に入力され
る。
から図３（ｂ）に示す自己リセット要求信号１０９が割
込信号・リセット信号生成部１０６のバッファ２０１に
入力されると、このバッファ２０１及び論理和回路２０
３を通すことにより、自己リセット要求信号１０９（ｔ
６〜ｔ８）の立ち下がり（ｔ６）に同期した図３（ｃ）
に示す割込信号１０７（ｔ７）が生成され、この割込信
号１０７はバッファ２０５を通してバックプレーン１０
４の割込信号・リセット信号入力部１０５に入力され
る。
【００４５】一方、論理和回路２０３から自己リセット
要求信号１０９に同期して出力される割込信号１０７が
タイマ部２０４に入力されると、このタイマ部２０４は
割込信号１０７の立ち上がり時点から動作を開始し、所
定の時間Ｔ経過すると、図３（ｄ）に示すリセット信号
１０８（ｔ９〜ｔ１０）が出力される。このリセット信
号１０８はバッファ２０６を通してバックプレーン１０
４の割込信号・リセット信号入力部１０５に入力され
る。
要求信号１０９に同期して出力される割込信号１０７が
タイマ部２０４に入力されると、このタイマ部２０４は
割込信号１０７の立ち上がり時点から動作を開始し、所
定の時間Ｔ経過すると、図３（ｄ）に示すリセット信号
１０８（ｔ９〜ｔ１０）が出力される。このリセット信
号１０８はバッファ２０６を通してバックプレーン１０
４の割込信号・リセット信号入力部１０５に入力され
る。
【００４６】このように、外部装置からリセット要因信
号１１０が発生したり、またはパラレルＩＯポートユニ
ット１０３から自己リセット要求信号１０９が発生する
と、直ちにリセットをせずに、プロセッサユニット１０
１に対しリセット要因の発生を割り込み通知することで
リセットを予告する。そして、割り込み通知を受けたプ
ロセッサユニット１０１は、応用ソフトウェアと基本ソ
フトウェアの終了処理を実行する。例えば、不揮発性メ
モリユニット１０２を固定ディスクユニットとした場合
は、その後、磁気ヘッドを退避する。
号１１０が発生したり、またはパラレルＩＯポートユニ
ット１０３から自己リセット要求信号１０９が発生する
と、直ちにリセットをせずに、プロセッサユニット１０
１に対しリセット要因の発生を割り込み通知することで
リセットを予告する。そして、割り込み通知を受けたプ
ロセッサユニット１０１は、応用ソフトウェアと基本ソ
フトウェアの終了処理を実行する。例えば、不揮発性メ
モリユニット１０２を固定ディスクユニットとした場合
は、その後、磁気ヘッドを退避する。
【００４７】従って、割り込み通知後、不揮発性メモリ
ユニット１０２（例えば、固定ディスクユニット）の磁
気ヘッドが退避するまでの間の必要にして十分な一定時
間の経過後にプロセッサユニット１０１に対してタイマ
部２０４から出力されるリセット信号１０８を入力する
ことにより、プロセッサ搭載装置をリセットすることが
できる。
ユニット１０２（例えば、固定ディスクユニット）の磁
気ヘッドが退避するまでの間の必要にして十分な一定時
間の経過後にプロセッサユニット１０１に対してタイマ
部２０４から出力されるリセット信号１０８を入力する
ことにより、プロセッサ搭載装置をリセットすることが
できる。
【００４８】このように本実施の形態によれば、リセッ
ト要因の発生を割込信号を用いてプロセッサユニットに
対しリセットの実行を予告するとともに、リセットの実
行までに一定の遅延時間をタイマ部により設けることに
よって、プロセッサ搭載上で動作する応用ソフトウェア
に、リセット直前に特有な処理機能を付加することがで
き、さらに、基本ソフトウェアの定められた終了処理を
確実に行うことができる。
ト要因の発生を割込信号を用いてプロセッサユニットに
対しリセットの実行を予告するとともに、リセットの実
行までに一定の遅延時間をタイマ部により設けることに
よって、プロセッサ搭載上で動作する応用ソフトウェア
に、リセット直前に特有な処理機能を付加することがで
き、さらに、基本ソフトウェアの定められた終了処理を
確実に行うことができる。
【００４９】また、不揮発性メモリユニット１０２（例
えば、固定ディスクユニット）の磁気ヘッドを退避させ
たあとにリセットを行うため、不揮発性メモリユニット
の書き込み動作中にリセットが行われることがなく、不
揮発性メモリユニットを保護できる。これにより、リセ
ット実行後もプロセッサ搭載装置を安定して再起動させ
ることができる。
えば、固定ディスクユニット）の磁気ヘッドを退避させ
たあとにリセットを行うため、不揮発性メモリユニット
の書き込み動作中にリセットが行われることがなく、不
揮発性メモリユニットを保護できる。これにより、リセ
ット実行後もプロセッサ搭載装置を安定して再起動させ
ることができる。
【００５０】なお、本発明においては、割込信号・リセ
ット信号生成部１０６のタイマ部２０４にタイマ長が設
定可能なタイマリレー等を使用することにより、応用ソ
フトウェアや基本ソフトウェアの終了処理時間に応じて
必要十分なタイマ長を設定することが可能になる。
ット信号生成部１０６のタイマ部２０４にタイマ長が設
定可能なタイマリレー等を使用することにより、応用ソ
フトウェアや基本ソフトウェアの終了処理時間に応じて
必要十分なタイマ長を設定することが可能になる。
【００５１】また、本実施の形態の割り込み信号をＶＭ
ＥバスシステムのＳＹＳＦＡＩＬ信号に適用し、本実施
の形態のリセット信号をＶＭＥバスシステムのＳＹＳＲ
ＳＴ信号に適用することにより、ＶＭＥバスシステムに
準拠したプロセッサユニット、不揮発性メモリ装置ユニ
ット、パラレルＩＯポートユニットを使用して、リセッ
ト機能を有するプロセッサ搭載装置を構成することが可
能になる。
ＥバスシステムのＳＹＳＦＡＩＬ信号に適用し、本実施
の形態のリセット信号をＶＭＥバスシステムのＳＹＳＲ
ＳＴ信号に適用することにより、ＶＭＥバスシステムに
準拠したプロセッサユニット、不揮発性メモリ装置ユニ
ット、パラレルＩＯポートユニットを使用して、リセッ
ト機能を有するプロセッサ搭載装置を構成することが可
能になる。
【００５２】
【発明の効果】以上のように本発明によれば、リセット
要因の発生を割り込み信号を用いてプロセッサユニット
に対しリセットの実行を予告するとともに、リセットの
実行までに一定の遅延時間を設けることにより、プロセ
ッサ搭載上で動作する応用ソフトウェアに、リセット直
前に特有な処理機能を付加することができ、かつ基本ソ
フトウェアの定められた終了処理を確実に行うことがで
きる。
要因の発生を割り込み信号を用いてプロセッサユニット
に対しリセットの実行を予告するとともに、リセットの
実行までに一定の遅延時間を設けることにより、プロセ
ッサ搭載上で動作する応用ソフトウェアに、リセット直
前に特有な処理機能を付加することができ、かつ基本ソ
フトウェアの定められた終了処理を確実に行うことがで
きる。
【００５３】また、本発明によれば、応用ソフトウェア
や基本ソフトウェアの終了処理の完了後にリセットを実
行するため、ハードウェア的に不揮発性メモリ装置ユニ
ットを保護することができ、これにより、リセット実行
後もプロセッサ搭載装置を安定して再起動させることが
できる。
や基本ソフトウェアの終了処理の完了後にリセットを実
行するため、ハードウェア的に不揮発性メモリ装置ユニ
ットを保護することができ、これにより、リセット実行
後もプロセッサ搭載装置を安定して再起動させることが
できる。
【図１】本発明の実施の形態におけるプロセッサ搭載装
置の構成を示すブロック図
置の構成を示すブロック図
【図２】本発明の実施の形態における割込信号・リセッ
ト信号生成部の構成を示す回路図
ト信号生成部の構成を示す回路図
【図３】本発明の実施の形態における動作説明用のタイ
ミング図
ミング図
【図４】従来におけるプロセッサ搭載装置の構成を示す
ブロック図
ブロック図
１００ ワークステーション装置 １０１ プロセッサユニット １０２ 不揮発性メモリユニット １０３ パラレルＩＯポートユニット １０４ バックプレーン １０５ 割込信号・リセット信号入力部 １０６ 割込信号・リセット信号生成部 １０７ 割込信号 １０８ リセット信号 １０９ 自己リセット要求信号 １１０ リセット要因信号 ２０１，２０２，２０５，２０６ バッファ ２０３ 論理和回路 ２０４ タイマ部
Claims (12)
- 【請求項１】 バスマスターとなるプロセッサユニッ
ト、前記プロセッサユニットの外部記憶装置となる不揮
発性メモリ装置ユニット、および前記プロセッサユニッ
トの入出力パラレルポートユニットをバックプレーンに
実装したバスシステムを搭載するプロセッサ搭載装置で
あって、自プロセッサ搭載装置から出力されるリセット
要求信号や外部装置から入力されるリセット要求信号の
電気的レベルの相違を吸収し、かつ前記リセット要求信
号が入力される毎にリセットを予告する割り込み信号を
生成して前記バックプレーンに対し出力するとともに前
記割り込み信号が出力されてから所定の時間経過後に遅
延リセット信号を生成して前記バックプレーンに対し出
力する割り込み信号・遅延リセット信号生成回路を備え
たことを特徴とするプロセッサ搭載装置。 - 【請求項２】 割り込み信号・遅延リセット信号生成回
路はリセットを予告する割り込み信号を出力してから遅
延リセット信号が出力されるまでの時間を任意に設定す
るタイマ手段を備えることを特徴とする請求項１記載の
プロセッサ搭載装置。 - 【請求項３】 バスシステムを標準バスシステムのＶＭ
Ｅバスシステムとし、前記ＶＭＥバスシステムのＳＹＳ
ＦＡＩＬ信号にリセットを予告する割り込み信号を割り
当てるとともに、前記ＳＹＳＲＳＴ信号に遅延リセット
信号を割り当てたことを特徴とする請求項１記載のプロ
セッサ搭載装置。 - 【請求項４】 バスシステムを標準バスシステムのＰＣ
Ｉバスシステムとし、前記ＰＣＩバスシステムのサイド
バンド信号の内の一つにリセットを予告する割り込み信
号を割り当てるとともに、前記ＰＣＩバスシステムのサ
イドバンド信号の内の他の一つに遅延リセット信号を割
り当てたことを特徴とする請求項１記載のプロセッサ搭
載装置。 - 【請求項５】 バスマスターとなるプロセッサユニッ
ト、前記プロセッサユニットの外部記憶装置となる不揮
発性メモリ装置ユニット、および前記プロセッサユニッ
トの入出力パラレルポートユニットをバックプレーンに
実装したバスシステムを搭載するプロセッサ搭載装置に
使用される遅延リセット信号生成回路であって、自プロ
セッサ搭載装置から出力されるリセット要求信号や外部
装置から入力されるリセット要求信号の電気的レベルの
相違を吸収し、かつ前記リセット要求信号が入力される
毎にリセットを予告する割り込み信号を生成して前記バ
ックプレーンに対し出力するとともに前記割り込み信号
が出力されてから所定の時間経過後に遅延リセット信号
を生成して前記バックプレーンに対し出力することを特
徴とする遅延リセット信号生成回路。 - 【請求項６】 リセットを予告する割り込み信号を出力
してから遅延リセット信号が出力される間での時間を任
意に設定するタイマ手段を備えることを特徴とする請求
項５記載の遅延リセット信号生成回路。 - 【請求項７】 バスシステムを標準バスシステムのＶＭ
Ｅバスシステムとし、前記ＶＭＥバスシステムのＳＹＳ
ＦＡＩＬ信号にリセットを予告する割り込み信号を割り
当てるとともに前記ＳＹＳＲＳＴ信号に遅延リセット信
号を割り当てたことを特徴とする請求項５記載の遅延リ
セット信号生成回路。 - 【請求項８】 バスシステムを標準バスシステムのＰＣ
Ｉバスシステムとし、前記ＰＣＩバスシステムのサイド
バンド信号の内の一つにリセットを予告する割り込み信
号を割り当てるとともに、前記ＰＣＩバスシステムのサ
イドバンド信号の内の他の一つに遅延リセット信号を割
り当てたことを特徴とする請求項５記載の遅延リセット
信号生成回路。 - 【請求項９】 バスマスターとなるプロセッサユニッ
ト、前記プロセッサユニットの外部記憶装置となる不揮
発性メモリ装置ユニット、および前記プロセッサユニッ
トの入出力パラレルポートユニットをバックプレーンに
実装したバスシステムを搭載するプロセッサ搭載装置に
使用される遅延リセット信号生成方法であって、自プロ
セッサ搭載装置から出力されるリセット要求信号や外部
装置から入力される遅延リセット信号を生成して前記バ
ックプレーンに対し出力することを特徴とする遅延リセ
ット信号生成方法。 - 【請求項１０】 リセットを予告する割り込み信号を出
力してから遅延リセット信号が出力されるまでの時間を
任意に設定することを特徴とする請求項９記載の遅延リ
セット信号生成方法。 - 【請求項１１】 バスシステムを標準バスシステムのＶ
ＭＥバスシステムとし、前記ＶＭＥバスシステムのＳＹ
ＳＦＡＩＬ信号にリセットを予告する割り込み信号を割
り当てるとともに前記ＳＹＳＲＳＴ信号に遅延リセット
信号を割り当てたことを特徴とする請求項９記載の遅延
リセット信号生成方法。 - 【請求項１２】 バスシステムを標準バスシステムのＰ
ＣＩバスシステムとし、前記ＰＣＩバスシステムのサイ
ドバンド信号の内の一つにリセットを予告する割り込み
信号を割り当てるとともに、前記ＰＣＩバスシステムの
サイドバンド信号の内の他の一つに遅延リセット信号を
割り当てたことを特徴とする請求項９記載の遅延リセッ
ト信号生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093309A JP2002287856A (ja) | 2001-03-28 | 2001-03-28 | プロセッサ搭載装置および遅延リセット信号生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093309A JP2002287856A (ja) | 2001-03-28 | 2001-03-28 | プロセッサ搭載装置および遅延リセット信号生成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002287856A true JP2002287856A (ja) | 2002-10-04 |
Family
ID=18947659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001093309A Pending JP2002287856A (ja) | 2001-03-28 | 2001-03-28 | プロセッサ搭載装置および遅延リセット信号生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002287856A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100351738C (zh) * | 2004-07-29 | 2007-11-28 | 中兴通讯股份有限公司 | 一种自动掉电重启装置 |
| JP2015055912A (ja) * | 2013-09-10 | 2015-03-23 | 三菱電機株式会社 | ディスク装置 |
| CN104536321A (zh) * | 2014-12-24 | 2015-04-22 | 深圳市亿威尔信息技术股份有限公司 | 一种实现掉电检测及继电器状态控制的***及方法 |
-
2001
- 2001-03-28 JP JP2001093309A patent/JP2002287856A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100351738C (zh) * | 2004-07-29 | 2007-11-28 | 中兴通讯股份有限公司 | 一种自动掉电重启装置 |
| JP2015055912A (ja) * | 2013-09-10 | 2015-03-23 | 三菱電機株式会社 | ディスク装置 |
| CN104536321A (zh) * | 2014-12-24 | 2015-04-22 | 深圳市亿威尔信息技术股份有限公司 | 一种实现掉电检测及继电器状态控制的***及方法 |
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