JPS5855535B2 - 車両用マルチコンピユ−タ装置 - Google Patents
車両用マルチコンピユ−タ装置Info
- Publication number
- JPS5855535B2 JPS5855535B2 JP54107694A JP10769479A JPS5855535B2 JP S5855535 B2 JPS5855535 B2 JP S5855535B2 JP 54107694 A JP54107694 A JP 54107694A JP 10769479 A JP10769479 A JP 10769479A JP S5855535 B2 JPS5855535 B2 JP S5855535B2
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- JP
- Japan
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- computer
- reset
- computers
- level
- circuit
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、複数台のコンピュータを備えた車両用のマル
チコンピュータ装置のリセット装置に関する。
チコンピュータ装置のリセット装置に関する。
近年、エンジン系統、自動変速機の制御、あるいは速度
、走行距離の演算表示にコンピュータが用いられるよう
になり、コンピュータを用いて制御する負荷の種類が増
えるにつれて、コンピュータ装置を複数台設ける事によ
り対処する傾向にある。
、走行距離の演算表示にコンピュータが用いられるよう
になり、コンピュータを用いて制御する負荷の種類が増
えるにつれて、コンピュータ装置を複数台設ける事によ
り対処する傾向にある。
このような場合に、コンピュータ相互の制御に関連をも
たせたマルチ構成をとることになり、具体的にはシステ
ム全体を監視制御する親コンピユータと、この親コンピ
ユータの監視のもとに独自のプログラム制御を行なうコ
ンピュータをもった親子関係のマルチ構成となる。
たせたマルチ構成をとることになり、具体的にはシステ
ム全体を監視制御する親コンピユータと、この親コンピ
ユータの監視のもとに独自のプログラム制御を行なうコ
ンピュータをもった親子関係のマルチ構成となる。
ところで、上記のマルチ構成をもった装置のリセット手
段としては、第１図に２台のコンピュータによるマルチ
構成を例にとると、第２図のタイムチャートから明らか
なように、電源スィッチ３をオンにしたとき、電源投入
直後の不安定状態でのリセットを避けるため設けたタイ
マ回路４により、電源投入から所定時間ｔｄ遅れてＬレ
ベルからＨレベルに転する出力を生じさせるようにして
いる。
段としては、第１図に２台のコンピュータによるマルチ
構成を例にとると、第２図のタイムチャートから明らか
なように、電源スィッチ３をオンにしたとき、電源投入
直後の不安定状態でのリセットを避けるため設けたタイ
マ回路４により、電源投入から所定時間ｔｄ遅れてＬレ
ベルからＨレベルに転する出力を生じさせるようにして
いる。
このタイマ回路４からのＨレベルへの立上りに同期して
、波形整形回路５がリセット信号ＲＥＳＩを出力し、第
１のコンピュータ装置１（親コンピユータ）のリセット
端子１０１にリセット信号ＲＥＳＩを入力して、リセッ
トをかける。
、波形整形回路５がリセット信号ＲＥＳＩを出力し、第
１のコンピュータ装置１（親コンピユータ）のリセット
端子１０１にリセット信号ＲＥＳＩを入力して、リセッ
トをかける。
このため、コンピュータ装置１の初期設定プログラムが
実行され、コンピュータ装置１は出力端子１０２よりバ
ッファ回路６を介して、第２のコンピュータ装置２のリ
セット端子２０１にリセット信号ＲＥＳ２を出力し、コ
ンピュータ装置２にリセットをかけるように構成してい
る。
実行され、コンピュータ装置１は出力端子１０２よりバ
ッファ回路６を介して、第２のコンピュータ装置２のリ
セット端子２０１にリセット信号ＲＥＳ２を出力し、コ
ンピュータ装置２にリセットをかけるように構成してい
る。
ところで、上記のように、電源スィッチの投入により、
まず親コンピユータをリセットし、その初期設定プログ
ラムにより他のコンピュータにリセットをかけるリセッ
ト方式は、外部回路として設けるリセット回路部の構成
を簡潔にできるという利点があり、コンピュータの数が
増えても、回路規模を拡張することなく、電源投入時の
リセットを確実に行なうことができる。
まず親コンピユータをリセットし、その初期設定プログ
ラムにより他のコンピュータにリセットをかけるリセッ
ト方式は、外部回路として設けるリセット回路部の構成
を簡潔にできるという利点があり、コンピュータの数が
増えても、回路規模を拡張することなく、電源投入時の
リセットを確実に行なうことができる。
ところが、上記したリセット方式では、電源スィッチの
投入で全てのコンピュータにリセットがかけられた後、
いずれかのコンピュータが演算エラーを起したような場
合には、演算エラーを起したままプログラム制御を続行
してしまうという問題がある。
投入で全てのコンピュータにリセットがかけられた後、
いずれかのコンピュータが演算エラーを起したような場
合には、演算エラーを起したままプログラム制御を続行
してしまうという問題がある。
本願は上記に鑑みてなされたもので、誤演算の防止を確
実にするため、いづれかのコンピュータが誤演算した時
に、他のコンピュータで判別して、誤演算したコンピュ
ータに再演算を行わせるようにしたものである。
実にするため、いづれかのコンピュータが誤演算した時
に、他のコンピュータで判別して、誤演算したコンピュ
ータに再演算を行わせるようにしたものである。
以下に本発明の実施例を添附図面に基づいて説明する。
第３図は本発明の一実施例を示したブロック図で、１０
．２０はコンピュータ装置で、それぞれ独立したプログ
ラム制御を並列的に実行するマルチ構成をとる。
．２０はコンピュータ装置で、それぞれ独立したプログ
ラム制御を並列的に実行するマルチ構成をとる。
１１は直流電源、１２は電源スィッチ、１３はタイマ回
路、１４は波形整形回路で、電源スィッチ１２を投入し
たとき、従来装置と同様にして、所定時間遅延したリセ
ット信号をアンドゲート１５，１６を介して、コンピュ
ータ１０゜２０のリセット端子にリセット信号ＲＥＳ１
゜ＲＥＳ２のそれぞれを印加する。
路、１４は波形整形回路で、電源スィッチ１２を投入し
たとき、従来装置と同様にして、所定時間遅延したリセ
ット信号をアンドゲート１５，１６を介して、コンピュ
ータ１０゜２０のリセット端子にリセット信号ＲＥＳ１
゜ＲＥＳ２のそれぞれを印加する。
すなわち、本発明では、電源投入時のリセットは、全て
のコンピュータに直接リセットをかけるものである。
のコンピュータに直接リセットをかけるものである。
１７゜１８はインバータである。
コンピュータ１０．２０において、１０１゜２０１のそ
れぞれは、各コンピュータ１０．２０の動作が正常であ
るか否かを現す監視信号ＷＡＴ１゜ＷＡＴ２の出力端子
であり、１０２，２０２は他のコンピュータからの監視
信号ＷＡ Ｔ ２ 、ＷＡＴ １を入力する入力端子で
あり、更に、１０３，２０３は他のコンピュータの異常
動作を検出したときリセット信号を送出するための出力
端子である。
れぞれは、各コンピュータ１０．２０の動作が正常であ
るか否かを現す監視信号ＷＡＴ１゜ＷＡＴ２の出力端子
であり、１０２，２０２は他のコンピュータからの監視
信号ＷＡ Ｔ ２ 、ＷＡＴ １を入力する入力端子で
あり、更に、１０３，２０３は他のコンピュータの異常
動作を検出したときリセット信号を送出するための出力
端子である。
この入出力端子に対応したコンピュータの内部構成は、
コンピュータ１０を例にとって第４図に示す。
コンピュータ１０を例にとって第４図に示す。
第４図において、２１はコンピュータ１０の動作が正常
であるか否かの監視信号ＷＡＴＩを出力する異常監視回
路で、具体的には、１つのプログラム命令が実行される
最大マシンサイクルに同期した信号、すなわち、プログ
ラムカウンタが次のカウントに変化するまでの時間幅を
表わす矩形信号等を検出して出力する。
であるか否かの監視信号ＷＡＴＩを出力する異常監視回
路で、具体的には、１つのプログラム命令が実行される
最大マシンサイクルに同期した信号、すなわち、プログ
ラムカウンタが次のカウントに変化するまでの時間幅を
表わす矩形信号等を検出して出力する。
２２はコンピュータ２０からの監視信号ＷＡＴ２を受信
して、その立上り又は立下りのタイミングを検出して出
力するインターフェイス、２３はインターフェイス２２
の出力で一定時間幅のゲート信号を出力するタイマ回路
、２４はタイマー回路２３からゲート信号が印加されて
いる間に加わるクロックを計数するカウンタ、２５は監
視信号ＷＡＴ２が正常動作を示すときのカウント数を判
別基準として設定した設定器、２６はカウンタ２４の計
数値と設定器２４の基準値を比較し、基準値を越えたと
きコンピュータ２０が異常動作したと判定してリセット
信号ＲＥＳを出力する異常判定器である。
して、その立上り又は立下りのタイミングを検出して出
力するインターフェイス、２３はインターフェイス２２
の出力で一定時間幅のゲート信号を出力するタイマ回路
、２４はタイマー回路２３からゲート信号が印加されて
いる間に加わるクロックを計数するカウンタ、２５は監
視信号ＷＡＴ２が正常動作を示すときのカウント数を判
別基準として設定した設定器、２６はカウンタ２４の計
数値と設定器２４の基準値を比較し、基準値を越えたと
きコンピュータ２０が異常動作したと判定してリセット
信号ＲＥＳを出力する異常判定器である。
次に、上記の実施例における動作を説明する。
まず第３図を参照して、電源投入時の動作を示す。
このときの動作は、第５図のタイムチャートに示される
。
。
すなわち、電源スィッチ１２を投入すると、コンピュー
タ１０．２０に電源が加わり、電源がＯＦＦからＯＮに
なった時、時間ｔｄを経過したとき、タイマ回路１３の
出力がＬレベルからＨレベルになり、波形整形回路１４
よりリセットパルスＲＥＳ１ 、ＲＥＳ２（Ｈレベルへ
の立上り）がアンドゲート１５，１６を介してコンピュ
ータ１０．２０に印加されてリセットをかけ、コンピュ
ータ１０．２０のそれぞれは、所定のプログラム制御の
並列的実行を開始する。
タ１０．２０に電源が加わり、電源がＯＦＦからＯＮに
なった時、時間ｔｄを経過したとき、タイマ回路１３の
出力がＬレベルからＨレベルになり、波形整形回路１４
よりリセットパルスＲＥＳ１ 、ＲＥＳ２（Ｈレベルへ
の立上り）がアンドゲート１５，１６を介してコンピュ
ータ１０．２０に印加されてリセットをかけ、コンピュ
ータ１０．２０のそれぞれは、所定のプログラム制御の
並列的実行を開始する。
このリセットをかけるとき、インバータ１７．１８の入
力はＬレベルにあるので、アンドゲート１５，１６に対
するインバータ１７．１８の出力はＨレベルとなり、波
形整形回路１４の出力がＬレベルからＨレベルに立上る
リセット状態は、そのままコンピュータ１０．２０に印
加される。
力はＬレベルにあるので、アンドゲート１５，１６に対
するインバータ１７．１８の出力はＨレベルとなり、波
形整形回路１４の出力がＬレベルからＨレベルに立上る
リセット状態は、そのままコンピュータ１０．２０に印
加される。
このようにして、コンピュータ１０．２０の動作が開始
されると、コンピュータ１０はコンピュータ２０に対し
監視信号ＷＡＴ１を、またコンピュータ２０はコンピュ
ータ１０に対し監視信号ＷＡＴ２を相互に出力する。
されると、コンピュータ１０はコンピュータ２０に対し
監視信号ＷＡＴ１を、またコンピュータ２０はコンピュ
ータ１０に対し監視信号ＷＡＴ２を相互に出力する。
すると、コンピュータ１０．２０のそれぞれは、送られ
てきた監視信号ＷＡＴ１．ＷＡＴ２の例えば立上り時間
幅ｔ１゜ｔ２． ｔ３・・・、ｔ１′、ｔ２′、ｔ３′
・・・を第４図の如き構成により、予じめ定めた時間幅
ｔａに納っているかどうかを監視しており、設定値ｔａ
以内にあれば、正常動作しているものとして、出力端子
１０３．２０３をＬレベルにしている。
てきた監視信号ＷＡＴ１．ＷＡＴ２の例えば立上り時間
幅ｔ１゜ｔ２． ｔ３・・・、ｔ１′、ｔ２′、ｔ３′
・・・を第４図の如き構成により、予じめ定めた時間幅
ｔａに納っているかどうかを監視しており、設定値ｔａ
以内にあれば、正常動作しているものとして、出力端子
１０３．２０３をＬレベルにしている。
この詳細は、第４図の動作タイムチャートを示した第６
図に参照して明らかになる。
図に参照して明らかになる。
すなわち、インターフェイス２２は、コンピュータ１０
に入力する監視信号ＷＡＴ２の立上り時間幅ｔ′１゜ｔ
′２．ｔ′３．・・・によりタイマ回路２３をセット、
リセットして、時間幅ｔ′１．ｔ′２．ｔ′３．・・・
のりイマ出力をゲート信号としてカウンタ２４に印加し
ており、このゲート幅ｔ′１．ｔ′２．ｔ′３・・・毎
にクロックがカウンタ２４で計数さへ異常検出回路２６
にて設定器２５の基準値と比較さね、基準値以下のとき
は、異常判定回路２６の出力はＬレベルとなり、コンピ
ュータ２０にリセットはかけられない。
に入力する監視信号ＷＡＴ２の立上り時間幅ｔ′１゜ｔ
′２．ｔ′３．・・・によりタイマ回路２３をセット、
リセットして、時間幅ｔ′１．ｔ′２．ｔ′３．・・・
のりイマ出力をゲート信号としてカウンタ２４に印加し
ており、このゲート幅ｔ′１．ｔ′２．ｔ′３・・・毎
にクロックがカウンタ２４で計数さへ異常検出回路２６
にて設定器２５の基準値と比較さね、基準値以下のとき
は、異常判定回路２６の出力はＬレベルとなり、コンピ
ュータ２０にリセットはかけられない。
今、仮りに、コンピュータ２０が異常動作を起したとす
ると、第５図に示すように、コンピュータ１０に入力し
ている監視信号ＷＡＴ２の立上り時間幅ｔ′３が、正常
値ｔａより長くなる。
ると、第５図に示すように、コンピュータ１０に入力し
ている監視信号ＷＡＴ２の立上り時間幅ｔ′３が、正常
値ｔａより長くなる。
この監視信号ＷＡＴ２の変化は、第４図における異常判
定回路２６で、カウンタ２４のカウント数が設定器２５
による基準値を越えるものとして判定され、その出力が
ＬレベルからＨレベルに変化し、所定時間後、再びＬレ
ベルに戻る。
定回路２６で、カウンタ２４のカウント数が設定器２５
による基準値を越えるものとして判定され、その出力が
ＬレベルからＨレベルに変化し、所定時間後、再びＬレ
ベルに戻る。
すると、第３図から明らかなように、インバータ１７の
出力はＨレベルからＬレベルとなり、再びＨレベルに戻
り、アンドゲート１６の出力も同様に変化する。
出力はＨレベルからＬレベルとなり、再びＨレベルに戻
り、アンドゲート１６の出力も同様に変化する。
このためアンドゲート１６の出力がＬレベルからＨレベ
ルに変化するとき、電源投入時と同様にして、異常動作
したコンピュータ２０にリセットがかけら札 コンピュ
ータ２０の異常動作は初期プログラムへのイニシャライ
ズにより復旧する。
ルに変化するとき、電源投入時と同様にして、異常動作
したコンピュータ２０にリセットがかけら札 コンピュ
ータ２０の異常動作は初期プログラムへのイニシャライ
ズにより復旧する。
勿論、コンピュータ１０が異常動作した場合には、同様
にして、正常に動作しているコンピュータ２０がリセッ
トをかけてくる。
にして、正常に動作しているコンピュータ２０がリセッ
トをかけてくる。
本発明のマルチコンピュータ装置は以上説明したように
、マルチ構成したコンピュータが相互に、他のコンピュ
ータにおける異常動作を検出してリセットをかけるよう
に構成したので、電源投入後のプログラム制御中に異常
動作を起しても、改めて電源の再投入によりリセットを
かけなくとも、自動的にリセットがかけられて正常な動
作に復旧することができ、マルチコンピュータ装置にお
いて稼動率をより一層高めることができる。
、マルチ構成したコンピュータが相互に、他のコンピュ
ータにおける異常動作を検出してリセットをかけるよう
に構成したので、電源投入後のプログラム制御中に異常
動作を起しても、改めて電源の再投入によりリセットを
かけなくとも、自動的にリセットがかけられて正常な動
作に復旧することができ、マルチコンピュータ装置にお
いて稼動率をより一層高めることができる。
また、各コンピュータにおいて異常を検出すべき作動と
して、異常検出作動及びリセット指令作動、すなわち、
他のコンピュータの監視作動をも含めるようにすれば、
当該監視作動自体も、各コンピュータ間で監視し合うよ
うになり、マルチコンピュータ装置の信頼を更に高める
ことができる。
して、異常検出作動及びリセット指令作動、すなわち、
他のコンピュータの監視作動をも含めるようにすれば、
当該監視作動自体も、各コンピュータ間で監視し合うよ
うになり、マルチコンピュータ装置の信頼を更に高める
ことができる。
さらに、リセットによる異常復旧のみならず、一方のコ
ンピュータから他方のコンピュータに対し、リセットを
継続させることで、他のコンピュータの作動を必要に応
じて禁止する制御も可能である。
ンピュータから他方のコンピュータに対し、リセットを
継続させることで、他のコンピュータの作動を必要に応
じて禁止する制御も可能である。
第１図は、従来のマルチコンピュータ装置のリセット回
路を示したブロック図、第２図は第１図の従来例におけ
るタイムチャート図、第３図は本発明の一実施例を示し
たブロック図、第４図は第３図のコンピュータ装置の内
部回路を示したブロック図、第５図は第３図の実施例に
おけるタイムチャート図、第６図は第４図の内部回路に
ついてのタイムチャート図である。 １．２，１０，２０・・・・・・コンピュータ、３゜１
２・・・・・・電源スィッチ、４，１３・・・・・・タ
イマ回路、５．１４・・・・・・波形整形回路、６・・
・・・・バッファ回路、１１・・・・・・直流電源、１
５，１６・・・・・・アンドゲート、１７ 、１８−・
−−−・インバータ、２１ ．２１ａ、２１ｂ・・・・
・・異常監視回路、２２，３１・・・・・・インターフ
ェイス、２３・・・・・・タイマ回路、２４・・・・・
・カウンタ、２５・・・・・・設定器、２６・・・・・
・異常判定回路。
路を示したブロック図、第２図は第１図の従来例におけ
るタイムチャート図、第３図は本発明の一実施例を示し
たブロック図、第４図は第３図のコンピュータ装置の内
部回路を示したブロック図、第５図は第３図の実施例に
おけるタイムチャート図、第６図は第４図の内部回路に
ついてのタイムチャート図である。 １．２，１０，２０・・・・・・コンピュータ、３゜１
２・・・・・・電源スィッチ、４，１３・・・・・・タ
イマ回路、５．１４・・・・・・波形整形回路、６・・
・・・・バッファ回路、１１・・・・・・直流電源、１
５，１６・・・・・・アンドゲート、１７ 、１８−・
−−−・インバータ、２１ ．２１ａ、２１ｂ・・・・
・・異常監視回路、２２，３１・・・・・・インターフ
ェイス、２３・・・・・・タイマ回路、２４・・・・・
・カウンタ、２５・・・・・・設定器、２６・・・・・
・異常判定回路。
Claims (1)
- １ 独立したプログラム制御を並列的に実行する複数の
コンピュータを有する車両用マルチコンピュータ装置に
於いて、上記各コンピュータに他のコンピュータが誤演
算したことをことを判別する判別手段と、該判別手段が
誤演算を判別した時に、当該他のコンピュータに再演算
を行なわせる手段とを設けたことを特徴とする車両用マ
ルチコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54107694A JPS5855535B2 (ja) | 1979-08-25 | 1979-08-25 | 車両用マルチコンピユ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54107694A JPS5855535B2 (ja) | 1979-08-25 | 1979-08-25 | 車両用マルチコンピユ−タ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5633739A JPS5633739A (en) | 1981-04-04 |
| JPS5855535B2 true JPS5855535B2 (ja) | 1983-12-10 |
Family
ID=14465575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54107694A Expired JPS5855535B2 (ja) | 1979-08-25 | 1979-08-25 | 車両用マルチコンピユ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5855535B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194325U (ja) * | 1985-05-27 | 1986-12-03 | ||
| JPH02100517U (ja) * | 1989-01-31 | 1990-08-10 | ||
| EP1574419A2 (en) | 2004-03-12 | 2005-09-14 | Denso Corporation | Automotive electronic control system including communicably connected commanding unit and driving unit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004017676A (ja) | 2002-06-12 | 2004-01-22 | Denso Corp | 車両用通信システム、初期化装置及び車両用制御装置 |
-
1979
- 1979-08-25 JP JP54107694A patent/JPS5855535B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194325U (ja) * | 1985-05-27 | 1986-12-03 | ||
| JPH02100517U (ja) * | 1989-01-31 | 1990-08-10 | ||
| EP1574419A2 (en) | 2004-03-12 | 2005-09-14 | Denso Corporation | Automotive electronic control system including communicably connected commanding unit and driving unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5633739A (en) | 1981-04-04 |
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