JPS6349855A - Ｃｐｕの割込み周期異常検出装置 - Google Patents
Ｃｐｕの割込み周期異常検出装置Info
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- JPS6349855A JPS6349855A JP61193196A JP19319686A JPS6349855A JP S6349855 A JPS6349855 A JP S6349855A JP 61193196 A JP61193196 A JP 61193196A JP 19319686 A JP19319686 A JP 19319686A JP S6349855 A JPS6349855 A JP S6349855A
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- 230000005856 abnormality Effects 0.000 title claims abstract description 16
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 16
- 238000001514 detection method Methods 0.000 claims description 8
- 230000002159 abnormal effect Effects 0.000 claims description 7
- 230000000737 periodic effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
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- 238000012544 monitoring process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）産業上の利用分野
この発明は、ＣＰＵに対して周期性の割込み信号を発生
する割込み信号発生回路を含むシステムにおいて、割込
み周期の異常を検出する装置に関する。
する割込み信号発生回路を含むシステムにおいて、割込
み周期の異常を検出する装置に関する。
（ｂ）発明の概要
この発明は、マイクロプロセッサ等から構成されるＣＰ
Ｕを用いて、このＣＰＵに対して周期性の割込み信号を
発生する割込み信号発生回路を含むシステムにおいて、
システムの重要な処理を周期的な割込みにより処理する
場合に、割込み処理周期の異常および割込み信号発生回
路の異常などにより、割込み処理が行われないという異
常を検出するものに関する。
Ｕを用いて、このＣＰＵに対して周期性の割込み信号を
発生する割込み信号発生回路を含むシステムにおいて、
システムの重要な処理を周期的な割込みにより処理する
場合に、割込み処理周期の異常および割込み信号発生回
路の異常などにより、割込み処理が行われないという異
常を検出するものに関する。
（Ｃ１従来の技術
一般にマイクロプロセッサなどをＣＰＵとして用いた装
置では、装置全体の機能として重要な機能を果たす処理
を周期的に行う場合が多い。
置では、装置全体の機能として重要な機能を果たす処理
を周期的に行う場合が多い。
ところが、何らかの原因でシステムが異常な肋作を行っ
た場合、異常であることを検知してそれに応じた動作を
行わせることにより、システムが重大な故障を誘発しな
いように構成しておくことが必要である。
た場合、異常であることを検知してそれに応じた動作を
行わせることにより、システムが重大な故障を誘発しな
いように構成しておくことが必要である。
従来、このような目的でいわゆるウオッチドグタイマと
呼ばれる暴走検出回路を設けて、システムの異常動作を
検出して、システムを停止させることが行われている。
呼ばれる暴走検出回路を設けて、システムの異常動作を
検出して、システムを停止させることが行われている。
第５図はその一例を表す回路図、第６図はその各部のタ
イミングを表す図である。第５図においてタイマ１０は
プリセット可能なダウンカウンタであり、クロックパル
スによりカウントダウンを行う。このクロックパルス発
生回路とタイマ１０によっていわゆるウオッチドグタイ
マが構成されている。タイマ１０はカウントダウンを行
いその値がＯとなれば、出力が“Ｈ”レベルになるもの
であり、”Ｈ”レベルになるとＣＰＵにリセット信号が
入力される。
イミングを表す図である。第５図においてタイマ１０は
プリセット可能なダウンカウンタであり、クロックパル
スによりカウントダウンを行う。このクロックパルス発
生回路とタイマ１０によっていわゆるウオッチドグタイ
マが構成されている。タイマ１０はカウントダウンを行
いその値がＯとなれば、出力が“Ｈ”レベルになるもの
であり、”Ｈ”レベルになるとＣＰＵにリセット信号が
入力される。
第６図に示すように、タイマ１０にプリセントする値を
Ｍとすると、クロック周ｐｌ Ｘ Ｍ時間内にプログラ
ムの動作によりプリセットを行うと、タイマ１０の出力
は“Ｌ”を保つ。このように、タイマ１０の出力が”
Ｈ″レベルならいように、クロック周ｐｌ Ｘ Ｍ時間
内の間隔にてプログラムの動作によって繰り返しプリセ
ットしなければならない。もし、ＣＰＵＩが異常動作を
行い、クロック周期×Ｍ時間内にタイマ１０をプリセッ
トしなければ、タイマ１０の出力が“Ｈ”レベルとなり
、ＣＰＵ１がリセットされ、動作を停止する。なお、ウ
オッチドグタイマ禁止回路１２はウオッチドグタイマを
無効にする回路であり、信号ＷＤＥが“Ｌ”レベルであ
れば、タイマ１０の出力レベルに係わらすＣＰＵ １に
対するリセット信号は発生されない。
Ｍとすると、クロック周ｐｌ Ｘ Ｍ時間内にプログラ
ムの動作によりプリセットを行うと、タイマ１０の出力
は“Ｌ”を保つ。このように、タイマ１０の出力が”
Ｈ″レベルならいように、クロック周ｐｌ Ｘ Ｍ時間
内の間隔にてプログラムの動作によって繰り返しプリセ
ットしなければならない。もし、ＣＰＵＩが異常動作を
行い、クロック周期×Ｍ時間内にタイマ１０をプリセッ
トしなければ、タイマ１０の出力が“Ｈ”レベルとなり
、ＣＰＵ１がリセットされ、動作を停止する。なお、ウ
オッチドグタイマ禁止回路１２はウオッチドグタイマを
無効にする回路であり、信号ＷＤＥが“Ｌ”レベルであ
れば、タイマ１０の出力レベルに係わらすＣＰＵ １に
対するリセット信号は発生されない。
ｆｄ）発明が解決しようとする問題点
ところで、マイクロプロセッサをデジタル制御装置に応
用したシステムにおいては、サンプリンテムの重要な機
能は割込み処理により行われる場合がほとんどである。
用したシステムにおいては、サンプリンテムの重要な機
能は割込み処理により行われる場合がほとんどである。
この割込み処理を行うための割込み信号発生回路が異常
動作を行い、周期が異常となることにより、システムに
重大な故障を誘発する危険性があった。
動作を行い、周期が異常となることにより、システムに
重大な故障を誘発する危険性があった。
しかしながら、上述のウオッチドグタイマを用いた異常
動作検出回路は、プログラムの暴走などを検出するため
のものであり、割込み信号発生回路などの故障にて所定
の周期で割込み信号が発生されなかったことを検出する
ことはできなかったこの発明は、このような従来の問題
点を解消するものであり、割込み処理周期を監視するこ
とに゛ より、システムの信頬性を高めることのできる
ＣＰＵの割込み周期異常検出装置を提供することを目的
としている。
動作検出回路は、プログラムの暴走などを検出するため
のものであり、割込み信号発生回路などの故障にて所定
の周期で割込み信号が発生されなかったことを検出する
ことはできなかったこの発明は、このような従来の問題
点を解消するものであり、割込み処理周期を監視するこ
とに゛ より、システムの信頬性を高めることのできる
ＣＰＵの割込み周期異常検出装置を提供することを目的
としている。
（ｅ）問題点を解決するための手段
この発明は、ＣＰＵと、このＣＰＵに対して周期性の割
込み信号を発生する割込み信号発生回路を含むシステム
において、 クロックパルスをカウントし、前記割込み信号発生回路
から発生された割込み信号に基づいてリセットされ、リ
セットされずにカウント値が特定値に達した時ＣＰＵに
対して前記割込み信号に優先する優先割込み信号を発生
するカウンタを設け、前記割込み信号による割込み処理
で、前記カウンタのリセット前の値が正常値内であるか
否かを判別する手段と、前記優先割込み信号による優先
割込み処理で、前記割込み信号発生回路が異常であるこ
とを検知する手段と、を備えたことを特徴としている。
込み信号を発生する割込み信号発生回路を含むシステム
において、 クロックパルスをカウントし、前記割込み信号発生回路
から発生された割込み信号に基づいてリセットされ、リ
セットされずにカウント値が特定値に達した時ＣＰＵに
対して前記割込み信号に優先する優先割込み信号を発生
するカウンタを設け、前記割込み信号による割込み処理
で、前記カウンタのリセット前の値が正常値内であるか
否かを判別する手段と、前記優先割込み信号による優先
割込み処理で、前記割込み信号発生回路が異常であるこ
とを検知する手段と、を備えたことを特徴としている。
（ｆ１作用
以上のように構成すれば、カウンタはクロックパルスを
カウントし、割込み信号発生回路から発生された割込み
信号に基づいてリセットされる。
カウントし、割込み信号発生回路から発生された割込み
信号に基づいてリセットされる。
ＣＰＵは割込み信号による割込み処理で、カウンタのリ
セット前の値が正常値内であるか否か判別する。カウン
タは前回の割込み信号に基づいてリセットされてから今
回りセントされるまでの時間に相当する値を表すため、
ＣＰＵはこのカウンタの値を判別することによって割込
み信号の発生周期異常を検知することができる。また、
カウンタがリセットされぬまま特定値まで達した時、Ｃ
ＰＵに対して優先割込み信号が発生される。ＣＰＵは優
先割込み処理で割込み信号が一定時間内に発生されなか
ったことを直ちに検知する。
セット前の値が正常値内であるか否か判別する。カウン
タは前回の割込み信号に基づいてリセットされてから今
回りセントされるまでの時間に相当する値を表すため、
ＣＰＵはこのカウンタの値を判別することによって割込
み信号の発生周期異常を検知することができる。また、
カウンタがリセットされぬまま特定値まで達した時、Ｃ
ＰＵに対して優先割込み信号が発生される。ＣＰＵは優
先割込み処理で割込み信号が一定時間内に発生されなか
ったことを直ちに検知する。
（ｇ）実施例
第１図はこの発明の実施例であるｃｐｕの割込み周期異
常検出装置の回路図を表し、第２図はその各部のタイミ
ングを表す図である。また、第３図はＣＰＵの処理手順
を表すフローチャートである。
常検出装置の回路図を表し、第２図はその各部のタイミ
ングを表す図である。また、第３図はＣＰＵの処理手順
を表すフローチャートである。
割込み信号発生回路２は所定周期で割込みタイミング信
号（Ａ）を発生する。フリップフロップＦＦａは割込み
タイミング信号（Ａ）を−・時保持する回路で、割込み
タイミング信号（Ａ）の発生によりセット状態となり、
割込み信号（Ｂ）をＣＰＵＩへ発生する。ＣＰＵＩはこ
の割込み信号（Ｂ）に応答して割込み処理を行う。
号（Ａ）を発生する。フリップフロップＦＦａは割込み
タイミング信号（Ａ）を−・時保持する回路で、割込み
タイミング信号（Ａ）の発生によりセット状態となり、
割込み信号（Ｂ）をＣＰＵＩへ発生する。ＣＰＵＩはこ
の割込み信号（Ｂ）に応答して割込み処理を行う。
カウンタ３はクロックパルスをカウントし、オーバーフ
ローした際カウントア・ノブ信号（Ｅ）を発生してフリ
ップフロップＦＦｂをセントする。
ローした際カウントア・ノブ信号（Ｅ）を発生してフリ
ップフロップＦＦｂをセントする。
また、カウンタ３は前記割込みタイミング信号（Ａ）に
よってリセットされる。
よってリセットされる。
フリップフロップＦ Ｆ ｂはセット状態となればＣＰ
ＵＩに対して優先割込み信号（Ｆ）を発生する。この優
先割込み信号（Ｆ）は割込み信号（Ｂ）より優先される
もので、ＣＰＵＩは優先割込み処理を行う。
ＵＩに対して優先割込み信号（Ｆ）を発生する。この優
先割込み信号（Ｆ）は割込み信号（Ｂ）より優先される
もので、ＣＰＵＩは優先割込み処理を行う。
ランチ回路４は割込みタイミング信号（Ａ）によっでカ
ウンタ３のカウントデータをラッチする回路であり、デ
ータバスに接続されている。ＣＰＵ１はランチ回路４に
対して入力信号を発生することにより、その内容を読み
込むことができる。
ウンタ３のカウントデータをラッチする回路であり、デ
ータバスに接続されている。ＣＰＵ１はランチ回路４に
対して入力信号を発生することにより、その内容を読み
込むことができる。
ラッチ回路５はフリップフロップＦＦａおよびＦＦｂに
対してリセット信号を発生するために設けられ、ＣＰ
Ｕ １はこのラッチ回路５にデータをセントして出力ラ
ッチ信号を発生することにより、フリップフロップＦＦ
ａ、ＦＦｂのリセットを行う。 吹竿に全体の動作を説
明する。
対してリセット信号を発生するために設けられ、ＣＰ
Ｕ １はこのラッチ回路５にデータをセントして出力ラ
ッチ信号を発生することにより、フリップフロップＦＦ
ａ、ＦＦｂのリセットを行う。 吹竿に全体の動作を説
明する。
割込み信号発生回路２から割込みタイミング信号（Ａ）
が発生された時、ランチ回路４がカランは ゛ 夕３のカウントデータをラッチし、カウンタ３＝Ｍ
−リセットされる。その後、カウンタ３は第２図の（Ｄ
）に示すように０からカウントを開始する。
が発生された時、ランチ回路４がカランは ゛ 夕３のカウントデータをラッチし、カウンタ３＝Ｍ
−リセットされる。その後、カウンタ３は第２図の（Ｄ
）に示すように０からカウントを開始する。
ＣＰＵＩはＦＦａから発生された割込み信号を受けて、
まずランチ回路５の割込みリセット信号に相当するビッ
トのリセット／セット、および出力ラッチ信号を発生さ
せることによって、ＦＦａ、ＦＦｂをリセットする（第
３図ｎｌ）。
まずランチ回路５の割込みリセット信号に相当するビッ
トのリセット／セット、および出力ラッチ信号を発生さ
せることによって、ＦＦａ、ＦＦｂをリセットする（第
３図ｎｌ）。
このときラッチ回路４にラッチされているデータは前回
の割込みタイミング信号が発生されてから今回割込みタ
イミング信号が発生されるまでの時間に相当するカウン
トデータである。したがって、ＣＰＵ１は割込み処理に
てこのランチ回路４のデータを“読み込み、その値が正
常な割込み周期であるか否か判別する（第３図ｎ２−”
ｎ３）。正常値であれば、本来行うべき割込み処理を行
い（ｎ４）、正常値でなければ割込み異常処理を行う（
ｎ３−＝ｎ５）。
の割込みタイミング信号が発生されてから今回割込みタ
イミング信号が発生されるまでの時間に相当するカウン
トデータである。したがって、ＣＰＵ１は割込み処理に
てこのランチ回路４のデータを“読み込み、その値が正
常な割込み周期であるか否か判別する（第３図ｎ２−”
ｎ３）。正常値であれば、本来行うべき割込み処理を行
い（ｎ４）、正常値でなければ割込み異常処理を行う（
ｎ３−＝ｎ５）。
また第２図の（Ｄ）、 （Ｅ）、 （Ｆ）に示すよ
うに一定時間やＴ市を経過しても割込みタイミング信号
（Ａ）が発生されなければ、カウンタ３がオーバーフロ
ーし、カウントアツプ信号（Ｅ）を発生する。これによ
りＣＰＵＩに優先割込み信号が発生され、ＣＰＵＩは直
ちに割込み異常処理を行う（ｎ５）。例えばシステムを
安全に停止させ、異常の表示を行う。
うに一定時間やＴ市を経過しても割込みタイミング信号
（Ａ）が発生されなければ、カウンタ３がオーバーフロ
ーし、カウントアツプ信号（Ｅ）を発生する。これによ
りＣＰＵＩに優先割込み信号が発生され、ＣＰＵＩは直
ちに割込み異常処理を行う（ｎ５）。例えばシステムを
安全に停止させ、異常の表示を行う。
上記実施例は割込みタイミング信号によりカウンタ３を
リセットする例であったが、割込みリセット信号（Ｃ）
によりカウンタ３をリセットしてもよい。第４図はその
場合の回路図の一部を表す。この場合は、ラッチ回路４
にラッチされたデータは前回の割込み処理の始めから今
回の割込み処理の始めまで実際に割込み処理を行ってい
る時間と対応する。
リセットする例であったが、割込みリセット信号（Ｃ）
によりカウンタ３をリセットしてもよい。第４図はその
場合の回路図の一部を表す。この場合は、ラッチ回路４
にラッチされたデータは前回の割込み処理の始めから今
回の割込み処理の始めまで実際に割込み処理を行ってい
る時間と対応する。
また、システムの重要な処理を割込み処理にて行うシス
テムでは、従来のウオッチドグタイマを用いた暴走検出
回路と併用することにより、より信頼性の高いシステム
を構成することができる。
テムでは、従来のウオッチドグタイマを用いた暴走検出
回路と併用することにより、より信頼性の高いシステム
を構成することができる。
（ｈ１発明の効果
以上のようにこの発明によれば、クロックパルスをカウ
ントするカウンタによって割込み信号発生回路から発生
された割込み周期をカウントすることにより、割込み信
号発生回路が故障して割込み周３１Ｊｌが異常になった
場合や割込み信号が発生されなくなれば、これを確実に
検知することができるため、システｌ、に重大な故障を
誘発する危険を防止することができる。
ントするカウンタによって割込み信号発生回路から発生
された割込み周期をカウントすることにより、割込み信
号発生回路が故障して割込み周３１Ｊｌが異常になった
場合や割込み信号が発生されなくなれば、これを確実に
検知することができるため、システｌ、に重大な故障を
誘発する危険を防止することができる。
第１図はこの発明の実施例であるｃｐｕの割込み周期異
常検出装置の回路図、第２図はその各部のタイミングを
表す図、第３図は同装置の処理手順を表すフローチャー
ト、第４図は他の実施例を表し、第１図の一部に相当す
る回路を表している第５図および第６図は従来の異常検
出回路およびその各部のタイミングを表す図である。 ＩｃＰＵ。 ２−割込み信号発生回路、 ３−カウンタ。
常検出装置の回路図、第２図はその各部のタイミングを
表す図、第３図は同装置の処理手順を表すフローチャー
ト、第４図は他の実施例を表し、第１図の一部に相当す
る回路を表している第５図および第６図は従来の異常検
出回路およびその各部のタイミングを表す図である。 ＩｃＰＵ。 ２−割込み信号発生回路、 ３−カウンタ。
Claims (1)
- （１）ＣＰＵと、このＣＰＵに対して周期性の割込み信
号を発生する割込み信号発生回路を含むシステムにおい
て、 クロックパルスをカウントし、前記割込み信号発生回路
から発生された割込み信号に基づいてリセットされ、リ
セットされずにカウント値が特定値に達した時ＣＰＵに
対して前記割込み信号に優先する優先割込み信号を発生
するカウンタを設け前記割込み信号による割込み処理で
、前記カウンタのリセット前の値が正常値内であるか否
かを判別する手段と、前記優先割込み信号による優先割
込み処理で、前記割込み信号発生回路が異常であること
を検知する手段と、を備えてなるＣＰＵの割込み周期異
常検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193196A JPS6349855A (ja) | 1986-08-18 | 1986-08-18 | Ｃｐｕの割込み周期異常検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193196A JPS6349855A (ja) | 1986-08-18 | 1986-08-18 | Ｃｐｕの割込み周期異常検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6349855A true JPS6349855A (ja) | 1988-03-02 |
Family
ID=16303903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61193196A Pending JPS6349855A (ja) | 1986-08-18 | 1986-08-18 | Ｃｐｕの割込み周期異常検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6349855A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009251700A (ja) * | 2008-04-01 | 2009-10-29 | Fujitsu Ten Ltd | 制御装置及び割り込み信号発生方法 |
| WO2017199469A1 (ja) * | 2016-05-17 | 2017-11-23 | 三菱電機株式会社 | コントローラシステム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57199057A (en) * | 1981-06-03 | 1982-12-06 | Hitachi Ltd | Error detecting device |
| JPS60123939A (ja) * | 1983-12-08 | 1985-07-02 | Fujitsu Ltd | デ−タ処理装置における監視制御方式 |
| JPS60243751A (ja) * | 1984-05-17 | 1985-12-03 | Meidensha Electric Mfg Co Ltd | コンピユ−タにおける不正割り込み監視回路 |
-
1986
- 1986-08-18 JP JP61193196A patent/JPS6349855A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS57199057A (en) * | 1981-06-03 | 1982-12-06 | Hitachi Ltd | Error detecting device |
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| DE112017002556T5 (de) | 2016-05-17 | 2019-01-31 | Mitsubishi Electric Corporation | Steuerungssystem |
| US10935949B2 (en) | 2016-05-17 | 2021-03-02 | Mitsubishi Electric Corporation | Controller system |
| DE112017002556B4 (de) | 2016-05-17 | 2024-03-28 | Mitsubishi Electric Corporation | Steuerungssystem |
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