JPH11259340A - コンピュータの再起動制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 一過性の誤動作と恒久的な障害とを区別し、
状況に応じた再起動を行うコンピュータの再起動制御回
路を提供する。 【解決手段】 ＣＰＵ１からの周期的なリセットコマン
ドが途絶えると、ウオッチ・ドッグ・タイマ（ＷＤＴ）
１１からオーバフロー信号ＯＶＦが出力され、単安定回
路１２で異常検出パルス信号ＦＤＰが生成される。異常
検出パルス信号ＦＤＰは、出力部１８を介してリセット
信号ＲＳＴとしてＣＰＵ１に与えられ、このＣＰＵ１
は、所定の状態から再起動される。また、異常検出パル
ス信号ＦＤＰはカウンタ１３でカウントされる。周期タ
イマ１４で規定された期間内に、ＷＤＴ１１のオーバー
フローが多発して設定値Ｖ１７に達すると、比較部１６
の判定信号Ｓ１６が“Ｈ”となり、フリップフロップ
（ＦＦ）１８ａがセットされ、ホルト信号ＨＬＴが出力
される。そして、ＣＰＵ１は強制的に停止させられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータの誤
動作を検出して所定の状態から起動させるための再起動
制御回路に関するものである。

【０００２】

【従来の技術】コンピュータの暴走等の誤動作を検出し
て再起動を行う方法として、いわゆるウオッチ・ドッグ
・タイマ（以下、「ＷＤＴ」という）を用いる方法があ
る。図２は、従来のＷＤＴを備えたコンピュータの概略
の構成図である。このコンピュータは、中央処理装置
（以下、「ＣＰＵ」という）１、メモリ２、及び各種の
入出力装置３を備えている。メモリ２は、このコンピュ
ータの制御処理内容が格納されたプログラム部２ａと、
制御処理で用いられるデータが記憶されるデータ部２ｂ
とで構成されている。ＣＰＵ１、メモリ２、及び入出力
装置３は、共通バス４で接続されており、この共通バス
４を介してＣＰＵ１がプログラム部２ａに格納されたプ
ログラムを順次読み出して制御処理を行うようになって
いる。

【０００３】共通バス４には、ＷＤＴ５が接続されてい
る。ＷＤＴ５は、例えば共通バス４における図示しない
クロック信号線のクロック信号をカウントし、予め設定
された時間Ｔ１に対応する値となったときに、オーバフ
ロー信号ＯＶＦを出力するものである。また、ＷＤＴ５
は、ＣＰＵ１から共通バス４を介してリセットコマンド
を受け取ったときには、そのカウント値を０にリセット
して再びカウントを開始する機能を有している。ＷＤＴ
５の出力側は、単安定マルチバイブレータ（以下、「単
安定回路」という）６の入力側に接続されている。単安
定回路６は、入力されたオーバフロー信号ＯＶＦの立上
がりによって、一定のパルス幅のリセット信号ＲＳＴを
出力するものである。そして、このリセット信号ＲＳＴ
が、ＣＰＵ１のリセット端子Ｒに与えられるようになっ
ている。このようなコンピュータでは、メモリ２のプロ
グラム部２ａに格納された制御処理用のプログラム中
に、一定時間Ｔ２（但し、Ｔ２＜Ｔ１）以内に、周期的
にＷＤＴ５をリセットするためのリセットコマンドを出
力するような命令が、予め組み込まれている。

【０００４】従って、ＣＰＵ１が正常なプログラムに従
って処理動作を行っている間は、ＷＤＴ５のカウント値
がオーバフローする以前に、このＷＤＴ５はリセットさ
れ、オーバフロー信号ＯＶＦが出力されることはない。
しかし、例えば共通バス４におけるノイズ等によって、
プログラム制御に異常が生じた場合、正常な処理が行わ
れず、ＷＤＴ５に対するリセットコマンドも出力されな
くなる。このため、ＷＤＴ５のカウント値はオーバフロ
ーし、オーバフロー信号ＯＶＦが出力される。オーバフ
ロー信号ＯＶＦが単安定回路６に与えられると、この単
安定回路６から一定のパルス幅のリセット信号ＲＳＴが
ＣＰＵ１に出力される。これによりＣＰＵ１はリセット
され、例えば０番地から処理を再開する。ＣＰＵ１の処
理の再開により、再びリセットコマンドが出力される
と、ＷＤＴ５はリセットされてオーバフロー信号ＯＶＦ
の出力は停止される。このように、ＷＤＴ５によって、
ノイズ等による一過性の異常に対してＣＰＵ１の動作を
停止することなく、自動的に再起動がかけられるように
なっている。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
コンピュータでは、次のような課題があった。ノイズ等
による一過性の誤りではなく、例えば処理プログラムに
エラーがあるような場合、再起動後、処理がそのエラー
箇所に進む度にプログラムの暴走が生じ、ＷＤＴ５によ
ってＣＰＵ１にリセットがかけられることになる。この
ような状態は外部から検出することができないので、そ
の異常に気付かずに放置されるという課題があった。

【０００６】一方、リセット及び再起動の繰り返しによ
る恒久的な障害の見落としを防止するために、ＷＤＴ５
の出力側を、図２中の破線で示したようにＣＰＵ１のホ
ルト端子Ｈに接続したり、或いはリセット端子Ｒに接続
する方法がある。この方法では、ＷＤＴ５がオーバフロ
ーすると、オーバフロー信号ＯＶＦによってＣＰＵ１が
停止させられ、オーバフロー信号ＯＶＦは出力されたま
まの状態となるので、ＣＰＵ１の停止を外部から容易に
検出することができる。しかし、このような方法では、
ノイズ等による一過性の誤りの場合にも、ＣＰＵ１は停
止してしまい、人間が介在してコンピュータの再起動操
作をしなければならないという課題があった。本発明
は、前記従来技術が持っていた課題を解決し、一過性の
誤りの場合は、自動的に再起動を行い、恒久的な障害と
判定されたときに動作を停止させるコンピュータの再起
動制御回路を提供するものである。

【０００７】

【課題を解決するための手段】前記課題を解決するため
に、本発明は、コンピュータの再起動制御回路におい
て、ＣＰＵから定期的に出力されるべき信号が途絶えた
とき、または該ＣＰＵから異常を検出した旨の信号が与
えられたときに、異常検出パルス信号を発生するパルス
発生手段と、一定期間毎に、その期間内に前記パルス発
生手段で発生された前記異常検出パルス信号の数をカウ
ントするカウント手段と、予め設定された設定値と、前
記カウント手段でカウントされたカウント値とを比較す
る比較手段と、前記比較比較手段において、前記カウン
ト値が前記設定値よりも小さいと判定されている間は、
前記異常検出パルス信号に基づいて前記ＣＰＵを強制的
に所定の状態から再起動させるための第１の制御信号を
出力し、該カウント値が該設定値以上と判定されたとき
には、該ＣＰＵを強制的に停止させるための第２の制御
信号を出力する制御信号出力手段とを備えている。

【０００８】本発明によれば、以上のようにコンピュー
タの再起動制御回路を構成したので、次のような作用が
行われる。例えば、ＣＰＵから周期的に出力されている
信号が途絶えると、パルス発生手段から異常検出パルス
信号が出力される。異常検出パルス信号は、カウント手
段でカウントされ、一定期間内のカウント数が予め設定
された設定数に達しない間は、この異常検出パルス信号
に基づいてＣＰＵを強制的に所定の状態から再起動させ
るための第１の制御信号が制御信号出力手段から出力さ
れる。また、カウント数が設定値に達すると、制御信号
出力手段からＣＰＵを強制的に停止させるための第２の
制御信号が出力される。

【０００９】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すコンピュータの
構成図であり、図２中の要素と共通の要素には共通の符
号が付されている。このコンピュータは、図２と同様
に、ＣＰＵ１、メモリ２、及び各種の入出力装置３を備
えている。メモリ２は、コンピュータの制御処理内容が
格納されたプログラム部２ａと制御処理で用いられるデ
ータ等が記憶されるデータ部２ｂとで構成されている。
ＣＰＵ１、メモリ２、及び入出力装置３は、共通バス４
で接続されており、この共通バス４を介して、ＣＰＵ１
がプログラム部２ａに格納されたプログラムを順次読み
出して制御処理を行うようになっている。

【００１０】また、共通バス４には再起動制御回路１０
が接続されている。再起動制御回路１０は、パルス発生
手段（例えば、ＷＤＴ１１及び単安定回路１２）を有し
ており、このＷＤＴ１１が共通バス４に接続されてい
る。ＷＤＴ１１は、例えば時間間隔Ｔ２以内でＣＰＵ１
から定期的に出力されるべきリセットコマンド等の信号
が途絶えたときに、異常を検出するものである。ＷＤＴ
１１は、例えば共通バス４における図示しないクロック
信号線のクロック信号をカウントし、予め設定された時
間Ｔ１（但し、Ｔ１＞Ｔ２）に対応する値となったとき
に、オーバフロー信号ＯＶＦを出力するようになってい
る。また、ＷＤＴ１１は、ＣＰＵ１から共通バス４を介
してリセットコマンドを受けとったときには、そのカウ
ント値を０にリセットして再びカウントを開始する機能
を有している。

【００１１】ＷＤＴ１１の出力側は、単安定回路１２の
入力側に接続されている。単安定回路１２は、与えられ
たオーバフロー信号ＯＶＦの立上がりによって、一定の
パルス幅（例えば、１μｓ）の異常検出パルス信号ＦＤ
Ｐを出力するものである。単安定回路１２の出力側は、
カウント手段（例えば、カウンタ）１３のクロック端子
Ｃに接続されている。カウンタ１３は、クロック端子Ｃ
に与えられる異常検出パルス信号ＦＤＰの数を計数し、
その計数結果をカウント値Ｃ１３として出力するととも
に、リセット端子Ｒにリセット信号が与えられたときに
は、そのカウント値Ｃ１３を０にリセットするものであ
る。カウンタ１３のリセット端子Ｒには、例えば２４時
間の周期タイマ１４の出力側が２入力の論理和ゲート
（以下、「ＯＲ」という）１５を介して接続され、一定
期間（この場合は、２４時間）毎に１回、リセット用の
パルス信号が与えられるようになっている。

【００１２】カウンタ１３の出力側は、比較手段（例え
ば、比較部）１６の一方の入力側に接続されている。比
較部１６の他方の入力側には、回数設定部１７が接続さ
れ、この回数設定部１７に予め設定されている設定値Ｖ
１７が与えられるようになっている。比較部１６は、カ
ウンタ１３から与えられるカウント値Ｃ１３が、回数設
定部１７から与えられる設定値Ｖ１７よりも小さいとき
には、判定信号Ｓ１６をレベル“Ｌ”にして出力し、こ
のカウント値Ｃ１３が設定値Ｖ１７以上になると判定信
号Ｓ１６をレベル“Ｈ”にして出力するものである。比
較部１６の出力側は、セット・リセット型のフリップフ
ロップ（以下、「ＦＦ」という）１８ａ、及び２入力の
ＯＲ１８ｂで構成される制御信号出力手段（例えば、出
力部）１８におけるＦＦ１８ｂのセット端子Ｓに接続さ
れている。

【００１３】ＦＦ１８ａのリセット端子Ｒには、外部端
子１９が接続されており、この外部端子１９から、外部
リセット信号ＥＲＳが与えられるようになっている。Ｆ
Ｆ１８ａは、セット端子Ｓに“Ｈ”の信号が与えられた
ときに出力端子Ｑから“Ｈ”を出力し、リセット端子Ｒ
に“Ｈ”の信号が与えられたときには、出力端子Ｑから
“Ｌ”を出力するものである。ＦＦ１８ａの出力端子Ｑ
はＣＰＵ１のホルト端子Ｈに接続され、このＣＰＵ１を
強制的に停止させるためのホルト信号ＨＬＴが出力され
るようになっている。ＯＲ１８ｂの入力側には、単安定
回路１２からの異常検出パルス信号ＦＤＰと、外部端子
１９からの外部リセット信号ＥＲＳとが与えられてい
る。ＯＲ１８ｂの出力側はＣＰＵ１のリセット端子Ｒに
接続され、このＣＰＵ１を例えば０番地から再起動させ
るためのリセット信号ＲＳＴが出力されるようになって
いる。

【００１４】次に動作を説明する。例えば、外部端子１
９から外部リセット信号ＥＲＳが与えられると、カウン
タ１３及びＦＦ１８ａがリセットされるとともに、ＣＰ
Ｕ１では初期状態からの動作が開始される。ＣＰＵ１に
よって、メモリ２のプログラム部２ａに格納されたプロ
グラムが０番地から順次読み出されて実行される。プロ
グラム部２ａに格納された制御処理用のプログラム中に
は、一定時間Ｔ２以内に周期的にＷＤＴ１１をリセット
するためのリセットコマンドを出力するような命令が組
み込まれている。従って、正常なプログラムに従ってＣ
ＰＵ１が処理動作を行っている間は、ＷＤＴ１１のカウ
ント値がオーバフローする以前に、このＷＤＴ１１はリ
セットされ、オーバフロー信号ＯＶＦが出力されること
はない。

【００１５】ここで、例えば共通バス４におけるノイズ
等によって、プログラム制御に異常が生じたとする。プ
ログラム制御の異常により、所定の処理が行われなくな
り、ＷＤＴ１１に対するリセットコマンドが出力されな
くなる。このため、ＷＤＴ１１のカウント値はオーバフ
ローし、オーバフロー信号ＯＶＦが出力される。オーバ
フロー信号ＯＶＦは単安定回路１２に与えられ、この単
安定回路１２から一定のパルス幅の異常検出パルス信号
ＦＤＰが出力され、カウンタ１３に与えられる。そし
て、カウンタ１３のカウント値Ｃ１３は、カウントアッ
プされて１となる。異常検出パルス信号ＦＤＰは、同時
に、ＯＲ１８ｂを介してＣＰＵ１のリセット端子Ｒにも
与えられるので、このＣＰＵ１は強制的に０番地へ制御
が移され、０番地からの再起動処理が開始される。ＷＤ
Ｔ１１のオーバフローの原因が、ノイズ等の一過性の原
因である場合には、このＷＤＴ１１のオーバフローが連
続して発生することはないので、カウンタ１３のカウン
ト値Ｃ１３は、引き続いて急激に増加することはない。
そして、周期タイマ１４から、例えば２４時間毎のリセ
ット用のパルス信号が出力された時点で、カウンタ１３
のカウント値Ｃ１３は０にリセットされる。

【００１６】一方、ＷＤＴ１１のオーバフローの原因
が、プログラム誤り等の恒久的な原因である場合には、
このＷＤＴ１１のオーバフローは、そのプログラム誤り
の箇所を実行する度に発生する。そして、ＷＤＴ１１の
オーバフローの度に、カウンタ１３のカウント値Ｃ１３
が逐次カウントアップされるとともに、ＣＰＵ１による
再起動処理が行われる。カウンタ１３のカウント値Ｃ１
３がカウントアップされて、回数設定部１７に予め設定
された設定値Ｖ１７に達すると、比較部１６から出力さ
れる判定信号Ｓ１６が“Ｈ”となる。これにより、ＦＦ
１８ａから出力されるホルト信号ＨＬＴは“Ｈ”とな
る。ホルト信号ＨＬＴはＣＰＵ１のホルト端子Ｈに与え
られ、このＣＰＵ１が強制的に停止させられる。ＣＰＵ
１は、外部端子１９から外部リセット信号ＥＲＳが与え
られるまで、その停止状態に維持される。

【００１７】以上のように、この第１の実施形態のコン
ピュータは、周期タイマ１４で設定された一定期間内に
ＷＤＴ１１で検出したオーバフローの回数をカウントす
るカウンタ１３、このカウンタ１３のカウント値Ｃ１３
を予め設定された設定値Ｖ１７と比較する比較部１６、
及び比較部１６の判定結果に基づいてホルト信号ＨＬＴ
またはリセット信号ＲＳＴをＣＰＵ１に出力する出力部
１８を有している。これにより、一過性の誤動作の場合
にはＣＰＵ１を自動的に再起動させ、恒久的な障害と判
定された場合には強制的に停止させることができるの
で、障害状況に応じた復旧処理を行うことができるとい
う利点を有する。

【００１８】第２の実施形態 図３は、本発明の第２の実施形態を示すコンピュータの
構成図であり、図１中の要素と共通の要素には共通の符
号が付されている。このコンピュータは、図１のコンピ
ュータに、メモリ２等におけるパリティエラーに対応す
る再起動制御回路２０を付加した構成となっている。再
起動制御回路２０は、共通バス４に接続されたパルス発
生手段（例えば、パリティエラー検出部）２１を有して
いる。パリティエラー検出部２１は、共通バス４中の図
示しないパリティ信号線に、エラー信号が出力されたこ
とを検出して、一定のパルス幅（例えば、１μｓ）のパ
リティエラー信号ＰＥＰを出力するものである。パリテ
ィエラー検出部２１の出力信号は、割込信号ＩＮＴとし
てＣＰＵ１の割込端子Ｉに与えられるとともに、カウン
ト手段（例えば、カウンタ）２２のクロック端子Ｃにも
与えられるようになっている。

【００１９】カウンタ２２は、クロック端子Ｃに与えら
れるパリティエラー信号ＰＥＰの数を計数し、その計数
結果をカウント値Ｃ２２として出力するとともに、リセ
ット端子Ｒにリセット信号が与えられたときには、その
カウント値Ｃ２２を０にリセットするものである。カウ
ンタ２２のリセット端子Ｒには、再起動制御回路１０の
ＯＲ１５の出力側が接続されている。カウンタ２２の出
力側は、比較手段（例えば、比較部）２３の一方の入力
側に接続されている。比較部２３の他方の入力側には、
回数設定部２４が接続され、この回数設定部２４に予め
設定されている設定値Ｖ２４が与えられるようになって
いる。比較部２３は、カウンタ２２から与えられるカウ
ント値Ｃ２２が、回数設定部２４から与えられる設定値
Ｖ２４よりも小さいときには、判定信号Ｓ２３を“Ｌ”
にして出力し、このカウント値Ｃ２２が設定値Ｖ２４以
上になると、判定信号Ｓ２３をレベル“Ｈ”にして出力
するものである。比較部２３の出力側は、制御信号出力
手段（例えば、セット・リセット型のＦＦ）２５のセッ
ト端子Ｓに接続されている。

【００２０】ＦＦ２５のリセット端子Ｒには、外部端子
１９が接続されており、この外部端子１９から、外部リ
セット信号ＥＲＳが与えられるようになっている。ＦＦ
２５の出力端子ＱからはＣＰＵ１を強制的に停止させる
ためのホルト信号ＨＬＴが出力されるようになってい
る。ＦＦ２５の出力端子Ｑ、及び再起動制御回路１０の
ＦＦ１８ａの出力端子Ｑは、２入力のＯＲ２６の入力側
に接続され、このＯＲ２６によって２つのホルト信号Ｈ
ＬＴの論理和がとられてＣＰＵ１のホルト端子Ｈに与え
られるようになっている。その他の構成は、図１のコン
ピュータと同様である。このようなコンピュータにおけ
る再起動制御回路１０の動作は、第１の実施形態で説明
した再起動制御回路１０の動作と同様である。また、再
起動制御回路２０の動作は、再起動制御回路１０の動作
とほぼ同様である。

【００２１】即ち、パリティエラー検出部２１でパリテ
ィエラーが検出されると、カウンタ２２のカウント値Ｃ
２２が１だけカウントアップされる。また、パリティエ
ラー検出部２１の出力信号は、割込信号ＩＮＴとしてＣ
ＰＵ１の割込端子Ｉに与えられる。これにより、ＣＰＵ
１は、割込信号ＩＮＴに対応する割込処理のプログラム
に強制的に制御が移り、所定の割込処理が行われる。そ
して、ＣＰＵ１は、割込処理の終了後、再び通常の処理
動作に移行する。このようなパリティエラーによる割込
処理は、カウンタ２２のカウント値Ｃ２２が、回数設定
部２４に予め設定された設定値Ｖ２４に達するまで行わ
れる。そして、カウント値Ｃ２２が設定値Ｖ２４に達す
ると、メモリ２等の恒久的な障害と判定されて、比較部
２３の判定信号Ｓ２３が“Ｈ”となる。これにより、Ｆ
Ｆ２５から出力されるホルト信号ＨＬＴは“Ｈ”とな
る。ホルト信号ＨＬＴは、ＯＲ２６を介してＣＰＵ１の
ホルト端子Ｈに与えられ、このＣＰＵ１が強制的に停止
させられる。以上のように、この第２の実施形態のコン
ピュータは、再起動制御回路１０を有するので、図１の
第１の実施形態のコンピュータと同様の利点を有する。
更に、パリティエラーを検出して再起動制御を行うため
の再起動制御回路２０を有するので、パリティエラーに
対しても適切な再起動の制御ができるという利点を有す
る。

【００２２】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｄ）のようなものがある。 （ａ） 周期タイマ１４の周期、及び回数設定部１７，
２４の設定値Ｖ１７，Ｖ２４等の設定を、ＣＰＵ１から
共通バス４を介して行うようにしても良い。これによ
り、システムや処理内容に応じて適切な再起動制御が可
能になる。 （ｂ） 単安定回路１２等から出力されるパルス幅は、
システムに合わせて適宜設定することができる。 （ｃ） 図１及び図３のコンピュータでは、レベル
“Ｈ”をアクティブ状態とする正論理回路で構成した
が、レベル“Ｌ”をアクティブ状態とする負論理回路で
構成しても良い。 （ｄ） 出力部１８は、ホルト信号ＨＬＴとリセット信
号ＲＳＴを個別に出力するように構成しているが、例え
ばホルト端子Ｈを持たないＣＰＵ１の場合は、これらの
ホルト信号ＨＬＴとリセット信号ＲＳＴの論理和をとっ
てＣＰＵ１のリセット端子Ｒに与えるようにしても良
い。

【００２３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ＣＰＵから周期的に出力されている信号が途絶え
たり、このＣＰＵから異常を知らせる信号を検出したと
きに、異常検出パルス信号を出力するパルス発生手段
と、一定期間毎に異常検出パルス信号をカウントするカ
ウント手段と、カウント手段のカウント数に応じてＣＰ
Ｕを強制的に所定の状態から再起動させるための第１の
制御信号、またはＣＰＵを強制的に停止させるための第
２の制御信号を出力する制御信号出力手段を有してい
る。これにより、コンピュータの一過性の誤動作と、恒
久的な障害とを区別してそれぞれに対応した再起動を行
うことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すコンピュータの
構成図である。

【図２】従来のＷＤＴを備えたコンピュータの概略の構
成図である。

【図３】本発明の第２の実施形態を示すコンピュータの
構成図である。

【符号の説明】

１ ＣＰＵ ２ メモリ ４ 共通バス １０，２０ 再起動制御回路 １１ ＷＤＴ（ウオッチ・ドッグ・タ
イマ） １２ 単安定回路 １３，２２ カウンタ １４ 周期タイマ １５，１８ｂ，２６ ＯＲ（論理和ゲート） １６，２３ 比較部 １７，２４ 回数設定部 １８ 出力部 １８ａ，２５ ＦＦ（フリップフロップ）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 中央処理装置から定期的に出力されるべ
   き信号が途絶えたとき、または該中央処理装置から異常
   を検出した旨の信号が与えられたときに、異常検出パル
   ス信号を発生するパルス発生手段と、 一定期間毎に、その期間内に前記パルス発生手段で発生
   された前記異常検出パルス信号の数をカウントするカウ
   ント手段と、 予め設定された設定値と、前記カウント手段でカウント
   されたカウント値とを比較する比較手段と、 前記比較比較手段において、前記カウント値が前記設定
   値よりも小さいと判定されている間は、前記異常検出パ
   ルス信号に基づいて前記中央処理装置を強制的に所定の
   状態から再起動させるための第１の制御信号を出力し、
   該カウント値が該設定値以上と判定されたときには、該
   中央処理装置を強制的に停止させるための第２の制御信
   号を出力する制御信号出力手段とを、 備えたことを特徴とするコンピュータの再起動制御回
   路。