JP3716150B2 - ダイレクトディジタルシンセサイザ - Google Patents
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Description
【発明の属する技術分野】
本発明はダイレクトディジタルシンセサイザに関し、特に入力される基準クロック及び周波数データに応じて所定の信号を出力するダイレクトディジタルシンセサイザに関する。
【0002】
【従来の技術】
従来のダイレクトディジタルシンセサイザ(Direct Digital Synthesizer;以下、適宜DDSと略す)は、位相アキュムレータ(位相累算器)を用いて構成される。この位相アキュムレータは加算器で構成されるのが一般的である。位相アキュムレータの有する加算器は、周波数データを一方の入力に、自身の出力を他方の入力に受け、外部クロックに同期して加算を行ない、結果を位相アキュムレータの出力として順次出力する。
【0003】
そして、この位相アキュムレータの出力を位相振幅変換器に入力し、DDS出力信号の振幅データに変換する。具体的には、位相アキュムレータの演算出力値から、正弦波形の振幅データに変換するものが多い。次に、この振幅データをD/A変換器によりアナログ信号に変換して、DDS出力とする。
【0004】
DDSの設計においては、まず、出力信号に要求される周波数のステップに応じて、基準クロックの周波数と位相アキュムレータの演算ビット数を決定する。
【0005】
次に、この基準クロック周波数をサンプリングレートとし、出力信号の精度要求に応じてD/A変換器の入力ビット数を決定し、位相振幅変換器の出力ビット数を、D/A変換器の入力ビット数に合わせて決定する。最後に、位相アキュムレータの演算結果のうち何ビットを位相振幅変換器に入力するかを決定する。
【0006】
ところで、DDSに用いられるD/A変換器は、一般に高価なため、設計者は必要最低限の入力ビット数のデバイスを選定する。
【0007】
一方、位相アキュムレータの演算ビット数は、出力信号に要求される周波数のステップに応じて決定されるため、出力周波数のステップが小さいものほど、多くの演算ビット数を必要とする。
【0008】
これにより、多くの場合、位相アキュムレータの演算ビット数は、位相振幅変換器の出力ビット数(D/A変換器の入力ビット数に等しい)よりも大幅に大きいものとなる。そこで、設計者は位相アキュムレータの演算結果のうち、上位のビットのみを位相振幅変換器に入力し、下位の幾つかのビットは位相振幅変換器に入力しないように設計する。その理由は、位相振幅変換器の入力ビット数を、出力ビット数に比してある程度以上大きくすると、位相振幅変換器の構成は非常に大掛かりなものとなり、高価となるからである。
【0009】
位相アキュムレータの演算結果のうち、位相振幅変換器に入力されない、下位の幾つかのビットの持つ値は、位相振幅変換器の入力データに対する丸め誤差である。この丸め誤差は、位相アキュムレータの演算に毎回使用されるので、周期的に上位のビットに繰上りを生ずる。
【0010】
位相振幅変換器の入力データは、この繰上りを含むので、DDS出力信号の正弦波形は、繰上りの発生する周期で位相飛びをおこし、DDSの出力信号にスプリアスを生ずる。以下、このスプリアスの発生について、より詳細に説明する。スプリアスを発生する要因には、次の2つがある。
[1]位相アキュムレータの出力ビットのうち、位相振幅変換器に入力しない下位のビットの加算結果が周期的に上位に繰上りを生ずることにより発生する、出力信号の位相飛びと、それに起因するスプリアス
説明の簡単のために、位相アキュムレータの出力を上位mビットと下位nビットに分け、m=4、n=4とする。
【0011】
そして、上位mビットは位相振幅変換器に入力するが、下位nビットは位相振幅変換器には入力しないものとする。
【0012】
また、上位mビット、下位nビットとも位相アキュムレータの一方の入力に接続するものとし、他方の入力に周波数設定データSを入力して、基準クロックに同期して加算を繰返すものとする。
【0013】
次に、具体的な動作に沿って説明する。
【0014】
位相アキュムレータの演算結果の初期値P0は、
P0=0000,0000(B) (1)
であるとする。(1)式の「(B)」は2進数表記であることを示し、「,」は上位mビットと下位nビットとの境界を示すものとする。
【0015】
今、周波数設定データをS1とし、
S1=0100,0000(B) (2)
と設定して、位相アキュムレータが4回加算した結果をP1とすると、
P1=0000,0000(B) (3)
となる。さらに加算が繰り返されると、位相アキュムレータは4回を周期として同一の演算結果を繰返し出力する。このときのDDSの出力信号は、スプリアスを含まない、安定した信号となる。
【0016】
ところが、周波数設定データをS2とし、
S2=0100,0001(B) (4)
と設定して、位相アキュムレータが4回加算した結果をP2とすると、
P2=0000,0100(B) (5)
となる。この場合、P2の上位mビットは0000(B)なので、位相振幅変換器には(3)のP1と同一の値が入力されるが、下位nビットには0100(B)の丸め誤差を含む。
【0017】
この丸め誤差は、位相アキュムレータがさらに加算を繰返すと、16回目に上位mビットに繰上がる。このときの加算結果をP3とすると、
P3=0001,0000(B) (6)
となり、上位mビットは、P1とは異なる。これにより、DDSの出力信号は位相飛びを生ずる。
【0018】
下位nビットから上位mビットへの繰上りは、位相アキュムレータの加算16回毎に1回発生するので、DSS出力信号は同じ周期で位相飛びを生じる。これによって、DDS出力信号のスペクトルには、位相飛びの周期に対応する周波数のスプリアスが現れる。このスプリアスの周波数fs1は、一般に次式で表すことができる。
すなわち、
fs1={mod(S/2n)/2n}×fclock (7)
尚、上記(7)式のmod(A/B)は、AをBで除した結果の剰余を示す。
[2]位相アキュムレータのオーバーフロー時の余りによる、出力信号の位相飛びと、それに起因するスプリアス
DDSの出力信号は、上述の[1]の他に、位相アキュムレータのオーバーフロー時の余りが累積し、アキュムレータをオーバーフローすることによって、位相飛びと、スプリアスを生ずる。
【0019】
例えば、周波数設定データSの値を
S3=0100,0111(B) (8)
とした場合、加算を4回繰返すと、アキュムレータはオーバーフローする。この時のアキュムレータの値P4は、
P4=0001,1100(B) (9)
となる。この余りは、加算の繰返しによって累積し、やがてこの累積値自体がアキュムレータをオーバーフローする。
【0020】
具体的には、次回のオーバーフローは8回目の加算時に生じ、その時アキュムレータにのこる余りP8は、
P8=0011,1000(B) (10)
となる。さらに加算を繰返すと、続く11回目の加算時にはアキュムレータをオーバーフローし、この時、アキュムレータには余りP11が残る。
【0021】
P11=0000,1101(B) (11)
この余りP11は、続く加算の繰返しにより再び累積され、周期的にオーバーフローを繰返す。上記のようなオーバーフロー時の余りの累積によるオーバーフローはDDSの出力信号に位相飛びを生じ、これに対応する周波数成分のスプリアスを生ずる。このスプリアスの周波数fs2は、一般に次式で表すことができる。すなわち、
fs2=[mod{2(m+n) /S}/2(m+n) ]×fclock (12)
である。
【0022】
【発明が解決しようとする課題】
上述したスプリアスを抑圧する技術として、例えば特公平7−63124号公報に記載されたものが知られている。この従来技術について図4を参照して説明する。同図を参照すると、DDS3は、基準周波数発振器1からクロック信号S1を、周波数データ設定回路2から周波数データS2を受け、それぞれ位相アキュムレータ31に入力する。位相アキュムレータ31は位相データを出力し、上位ビットS31aは位相・振幅変換器32Aに入力される。位相・振幅変換器32Aは、入力されるS31aに対応して正弦波振幅データS32aを出力する。ディジタル・アナログ変換器33Aは、この正弦波振幅データS32aをクロック信号S1に同期してアナログ信号に変換し、正弦波信号S33aを出力する。
また、位相データの上位ビットS31aは、位相・振幅変換器32Bにも入力される。位相・振幅変換器32Bは、入力されるS31aに対応して、正弦波振幅データS32aと直交する、余弦波振幅データ(以下、コサイン波振幅データ)S32bを出力する。ディジタル・アナログ変換器33Bは、このコサイン波振幅データS32bをクロック信号S1に同期してアナログ信号に変換し、アナログ形式のコサイン波信号S33bを出力する。
位相アキュムレータ31の出力のうち、上位ビットS31aを除いた下位ビットS31bは、ディジタル・アナログ変換器33Cに供給される。このディジタル・アナログ変換器33Cは下位ビットS31bの値をアナログ変換し、位相誤差信号S34を出力する。乗算器34は、コサイン波信号S33bと位相誤差信号S34とを乗算し、スプリアスキャンセル信号S35を出力する。次に、減算器35が、正弦波信号S33aからスプリアスキャンセル信号S35を減算し、DDS3の目的とする、スプリアスを除去した正弦波信号S3を出力する。
しかし、上述した公報に記載されている技術においては、波形合成の演算を行うため、高精度の演算器を組み合わせているので、構造が複雑であるという欠点があった。
【0023】
また、3台のD/A変換器を有しており、高価であるという欠点があった。
【0024】
さらに、各D/A変換器のアナログ信号出力レベルの他、乗算器回路、減算器回路の信号レベルの整合を取るため、調整作業は複雑であり、多大な調整作業コストを要するという欠点があった。
本発明は、上述した従来技術の欠点を解決するためになされたものであり、その目的は、上記スプリアスの原因となっている位相飛びを補償し、かつ、構造がより簡素で、容易に調整可能なDDSを提供することにある。
【0025】
【課題を解決するための手段】
本発明によるダイレクトディジタルシンセサイザは、位相演算結果のデータを位相振幅変換したときの丸め誤差の値によって出力信号を遅延させる可変遅延器を有し、前記位相振幅変換により生ずる出力信号の位相誤差を補償するよう構成したことを特徴とする。
【0026】また、本発明によるダイレクトディジタルシンセサイザは、入力される基準クロック及び周波数データに応じて位相データを累積算出する位相累算手段と、この位相累算手段から出力される位相データm+n(m及びnは自然数、以下同じ)のうちの上位mビットを振幅値に変換する位相振幅変換手段と、前記位相振幅変換手段の変換出力をアナログ信号に変換するディジタルアナログ変換手段と、前記位相データm+nのうちの下位nビットと前記周波数データを入力して演算する遅延データ変換手段と、前記ディジタルアナログ変換手段の変換出力を入力し前記遅延データ変換手段の演算結果に応じて前記ディジタルアナログ変換手段の変換出力を遅延させる可変遅延手段とを含むことを特徴とする。
また、前記位相累算手段は、出力を入力の一方とし前記周波数データを他方の入力としこれら両入力の加算結果を前記基準クロックの繰返し周波数に応じた周期で出力する加算器を含むことを特徴とする。そして、前記可変遅延手段は、前記基準クロックの繰返し周波数の逆数と、前記下位nビットを前記周波数データで除算した値とを掛け算した前記遅延データ変換手段の演算結果に応じて前記ディジタルアナログ変換手段の変換出力を遅延させることを特徴とする。
また、前記可変遅延手段は、前記遅延データ変換手段の演算結果を入力しアナログ信号に変換するディジタルアナログ変換器と、この変換後のアナログ信号に応じて時定数が変化する時定数回路とを含むことを特徴とする。
さらにまた、前記時定数回路は、前記ディジタルアナログ変換手段の変換出力を入力とする直列抵抗と、この直列抵抗に並列接続され前記ディジタルアナログ変換器でアナログ信号に変換された前記遅延データ変換手段の演算結果に応じて容量値が変化する可変容量素子とを含むことを特徴とする。なお、前記時定数回路は、前記ディジタルアナログ変換手段の変換出力が、前記ディジタルアナログ変換器でアナログ信号に変換された前記遅延データ変換手段の演算結果の入力信号線側にリークしないようにする高周波成分除去素子を更に含み、前記ディジタルアナログ変換器でアナログ信号に変換された前記遅延データ変換手段の演算結果をバイアスとして前記可変容量素子に印加するようにしたことを特徴とする。
【0027】
[作用]
本ダイレクトディジタルシンセサイザは、位相アキュムレータの出力のうち、位相演算時の丸め誤差分の下位nビットの値を、出力信号を遅延させる可変遅延器に入力し、出力信号の位相飛びを補正する。
【0028】
【発明の実施の形態】
次に、本発明の実施の一形態について図面を参照して説明する。尚、以下の説明で参照する各図においては、他の図と同等部分には同一符号が付されている。
【0029】
図1は、本発明によるDDSの実施の一形態を示すブロック図である。同図において、本実施形態のDDS1は、信号出力部に遅延器を設けたことを特徴としている。この遅延器は、位相アキュムレータの出力のうち、位相振幅変換器に入力されない下位nビットの値Nにより遅延量を制御し、丸め誤差によって出力信号に生じる位相飛びを補償する。
同図を参照すると、DDS1は、基準クロック発振器2が生成する基準クロック(fclock)に同期して周波数データ設定回路11が生成する周波数データ(S)を繰返し加算して位相信号(P:m+nビット)を生成する、位相アキュムレータ12を有する。
【0030】
位相振幅変換器13は、位相信号(P)のうち上位mビット(M)を入力して正弦波の振幅信号(A)を出力する変換テーブルである。この変換テーブルは、ROM(Read Only Memory)などによって構成できる。
【0031】
D/A変換器14は、位相振幅変換器13の出力する振幅信号(A)を入力してアナログ信号(W´)に変換する。
【0032】
位相信号(P)のうち、位相振幅変換器13に入力されない下位nビットの値(N)は、アナログ信号(W´)の位相遅れ補正量を示すので、遅延データ変換器16は、周波数データ(S)とともに下位nビット(N)を入力し、遅延補償信号(D)に変換して出力する。
【0033】
遅延補償信号(D)はD/A変換器17にてアナログ信号(D´)に変換され、可変遅延器15に入力される。
【0034】
可変遅延器15は、アナログ信号(W´)を遅延補償信号(D´)に従って遅延し、アナログ信号(W´)の位相を変化させることによって位相振幅変換時の丸め誤差分を補償し、出力信号(W)を出力する。
図2は、図1中の位相アキュムレータ12の構成の一例を示すブロック図である。同図を参照すると、位相アキュムレータ12は、外部クロックに同期して動作する加算器21を含んで構成される。加算器21の出力は、加算器21の一方の入力に戻され、もう一方の入力データと加算される。加算器21は、オーバーフローを無視して動作する。例えば、入力データが1であるとき、加算器21は入力データを繰返し加算し、出力値は次第に増大する。やがて最大値となり、これに1を加算した結果はオーバーフローし、加算器21の出力値は0となって、さらに加算を継続する。この0から最大値までの加算動作をDDS1の出力信号の1周期とし、出力値を位相として位相振幅変換器に入力することから、位相アキュムレータと呼ばれている。
図3は、図1の可変遅延器15の、構成の一例を示す図である。同図を参照すると、可変遅延器15は、直列抵抗31と、可変容量素子(バラクタダイオード)32と、インダクタ33とによって構成されている。抵抗31の一端にはアナログ入力信号(W)が印加される。バラクタダイオード32は、アノード側が接地され、カソード側が抵抗31の他端に接続されている。バラクタダイオード32のカソード側には、インダクタ33を介してアナログ遅延補償信号(D´)がバイアス電圧として印加される。抵抗31とバラクタダイオード32の容量により、遅延回路を構成する。アナログ遅延補償信号(D´)によってバラクタダイオード32の容量を変化させ、遅延量を制御する。インダクタ33は、抵抗31の出力端とD/A変換器17の出力端を高周波的にオープンとし、遅延された出力信号(W)が、アナログ遅延補償信号(D´)の入力側へのリークを防ぐよう作用する。
図1に戻り、同図中の各部の動作について説明する。同図に示されているDDS1の出力周波数fは、基準クロック周波数fclock、周波数データS、位相アキュムレータのビット長m+nを用いて
f=fclock・S/2m+n (13)
で表わされる。位相アキュムレータ12の、ある時点の出力値がM(上位mビット),N(下位nビット)であるとすると、このとき出力されるべき位相φは、φ={(M・2n+N)/2m+n}×360゜ (14)
である。ところが、位相振幅変換器13に送られる位相データは、上位mビットの値Mのみであるため、実際に出力される位相φ´は
φ´=(M・2n/2m+n)×360゜ (15)
となる。よって、アナログ正弦波形である出力信号W´には次式で表される位相遅れΔφが生じることになる。
【0035】
これを式(13)を用いて時間遅れに換算すると、
従って、周波数データSと位相アキュムレータ12の下位nビットNとを用いて遅延補償することにより、位相演算時の丸め誤差を解消できることがわかる。
【0036】
本実施の形態においては、周波数データSと位相アキュムレータ12の下位nビットの値Nを遅延データ変換器16に入力し、遅延補償情報Dに変換する。
【0037】
具体的には、遅延データ変換器16は、次のような変換テーブルROMで構成することができる。変換テーブルROMに入力するアドレス情報として、例えば、周波数データSを上位に、位相アキュムレータ12の下位nビットを下位に割当てる。そして、周波数データSの値ごとに、位相アキュムレータ12の下位nビットNの各値に対応する遅延補償値をプログラムする。ここで、遅延データ変換器16のROMデータは、後段のD/A変換器17、可変遅延器15のアナログ回路の非線系特性の補償を含めてプログラムすることが重要である。その理由として主に、次の2点が挙げられる。
[1]バラクタダイオードのバイアス電圧と遅延位相との関係はリニアでない
[2]同じ遅延位相でも信号(W´)の周波数によりバイアス条件が変わる
遅延データ変換器16の変換テーブルROMは、周波数データSの値ごとに区分することによって、バイアス条件の周波数依存性に対応するとともに、各周波数におけるバラクタダイオードのバイアス電圧の非線系特性を補償したデータをプログラムすることができる。
なお、位相アキュムレータ12から遅延データ変換器16に送られるデータは、位相振幅変換器13に出力されない下位nビットNのうち、一部の上位ビット部分だけを使用するように構成しても良い。使用したビットに対応する分、可変遅延器15の容量値を制御し、位相を補償できるからである。
以上のように、DDSの位相アキュムレータの丸め誤差により出力の正弦波形に生じる位相の飛び、及びスペクトルのスプリアスを補償することができる。
【0038】
【発明の効果】
以上説明したように本発明は、位相アキュムレータの出力のうち、位相演算時の丸め誤差分の下位nビットの値を、出力信号を遅延させる可変遅延器に入力し、出力信号の位相飛びを補正することにより、構造や調整方法が複雑にならずに、スプリアスの原因となっている位相飛びを抑圧したDDSを提供できる効果がある。
【図面の簡単な説明】
【図1】本発明の実施の一形態によるダイレクトディジタルシンセサイザの構成を示すブロック図である。
【図2】図1中の位相アキュムレータの構成例を示すブロック図である。
【図3】図1中の可変遅延器15の構成例を示す図である。
【図4】従来のダイレクトディジタルシンセサイザの構成を示すブロック図である。
【符号の説明】
1 DDS
2 基準クロック発振器
11 周波数データ設定回路
12 位相アキュムレータ
13 位相振幅変換器
14,17 D/A変換器
15 可変遅延器
16 遅延データ変換器
21 加算器
31 抵抗
32 バラクタダイオード
33 インダクタ
Claims (6)
- 入力される基準クロック及び周波数データに応じて位相データを累積算出する位相累算手段と、
この位相累算手段から出力される位相データm+n(m及びnは自然数、以下同じ)のうちの上位mビットを振幅値に変換する位相振幅変換手段と、
前記位相振幅変換手段の変換出力をアナログ信号に変換するディジタルアナログ変換手段と、
前記位相データm+nのうちの下位nビットと前記周波数データを入力して演算する遅延データ変換手段と、
前記ディジタルアナログ変換手段の変換出力を入力し前記遅延データ変換手段の演算結果に応じて前記ディジタルアナログ変換手段の変換出力を遅延させる可変遅延手段
とを含むことを特徴とするダイレクトディジタルシンセサイザ。 - 前記位相累算手段は、出力を入力の一方とし前記周波数データを他方の入力としこれら両入力の加算結果を前記基準クロックの繰返し周波数に応じた周期で出力する加算器を含むことを特徴とする請求項1記載のダイレクトディジタルシンセサイザ。
- 前記可変遅延手段は、前記基準クロックの繰返し周波数の逆数と、前記下位nビットを前記周波数データで除算した値とを掛け算した前記遅延データ変換手段の演算結果に応じて前記ディジタルアナログ変換手段の変換出力を遅延させることを特徴とする請求項1又は2記載のダイレクトディジタルシンセサイザ。
- 前記可変遅延手段は、前記遅延データ変換手段の演算結果を入力しアナログ信号に変換するディジタルアナログ変換器と、この変換後のアナログ信号に応じて時定数が変化する時定数回路とを含むことを特徴とする請求項1〜3のいずれかに記載のダイレクトディジタルシンセサイザ。
- 前記時定数回路は、前記ディジタルアナログ変換手段の変換出力を入力とする直列抵抗と、この直列抵抗に並列接続され前記ディジタルアナログ変換器でアナログ信号に変換された前記遅延データ変換手段の演算結果に応じて容量値が変化する可変容量素子とを含むことを特徴とする請求項4記載のダイレクトディジタルシンセサイザ。
- 前記時定数回路は、前記ディジタルアナログ変換手段の変換出力が、前記ディジタルアナログ変換器でアナログ信号に変換された前記遅延データ変換手段の演算結果の入力信号線側にリークしないようにする高周波成分除去素子を更に含み、前記ディジタルアナログ変換器でアナログ信号に変換された前記遅延データ変換手段の演算結果をバイアスとして前記可変容量素子に印加するようにしたことを特徴とする請求項5記載のダイレクトディジタルシンセサイザ。
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