JPH03253108A - ダイレクト・デジタル・シンセサイザー及び信号発生方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、構成が複雑で動作が低速な位相アキュムレー
タを必要とせずに、同調チャンネルの数ヲ非常に多く得
られるダイレクト・デジタル・シンセサイザー及び信号
発生方法に関する。

［従来の技術］ ダイレクト・デジタル・シンセサイザーは、波形ルック
アップ・テーブル（ＬＵＴ）、即ち、メモリに蓄積され
た瞬時値から周期的波形を発生する電子装置である。こ
の波形ルックアップ・テーブルのアドレスは、位相増分
値だけ連続的に増分された位相数（位相値）を表し、こ
のアドレスをアクセスして瞬時値を出力する。典型的な
ダイレクト・デジタル・シンセサイザーにおいては、位
相ルックアップ・テーブルを繰り返しアドレス指定する
のに用いる位相アキュムレータは、位相増分値をそのア
キュムレーション（累積）値に加算して、連続的なアド
レスを発生する。位相増分値が小さい場合、所定の出力
周期期間中にルックアップ・テーブルから多くのサンプ
ル値を得、出力周波数が低くなる。位相増分値が大きい
場合、周波数が高くなる。波形の完全な１サイクルが波
形ルックアップ・テーブルからアクセスされた後、この
プロセスを繰り返えす。また、デジタル的に蓄積された
サンプル値（瞬時値）を読み出した後、デジタル・アナ
ログ変換器に供給して、所望のアナログ波形出力を発生
する。

第２図を参照して、従来のダイレクト・デジタル・シン
セサイザーの構成及び動作を説明する。

位相アキュムレータは、２進加算器１０と、この加算器
の出力信号（並列ｎビット）を受け、クロック・パルス
ＣＬＫ　（周波数ｆｃ）が発生する毎にこの出力信号を
蓄積するレジスタ１２とから構成される。レジスタ１２
の出力信号は、加算器ｌＯの入力端子Ｂに帰還する。ま
た、この加算器１００入力端子Ａには、整数の位相増分
数Ｎ（ｎビットの並列信号）が供給される。整数の位相
増分値Ｎは、所定周波数の周期的出力信号を発生するよ
うに、回路手段（図示せず）により選択される。

クロック・パルスが発生する毎に、加算器１０の出力信
号をレジスタ１２に入力し、Ｎを新たなレジスタ内容に
加算するので、クロック・パルスの次の発生において、
Ｎだけ増分した新たな数がレジスタ１２に蓄積される。

レジスタ１２内に蓄積された位相数（位相値）を用いて
、ルックアップ・テーブル（ＬＵＴ）１４をアドレス指
定する。このルックアップ・テーブル１４は、発生した
い波形の瞬時振幅値を蓄積した従来のメモリ・アレイに
より適切に構成されている。よって、波形ルックアップ
・テーブル１４は、（その位相軸に沿って）わずかずつ
離間したＸ軸値に対する正弦波の連続した振幅値を蓄積
している。　なお、このＸ軸値は、振幅をアドレス指定
するのに用いる。レジスタ１２からの位相数が大きく増
分すると（Ｎが大きいと）、波形ル・ツクアップ・テー
ブル１４内で多くのアドレスを飛ばし、この波形ルック
アップ・テーブル１４からの出力信号は、比較的高い周
波数となる。一方、レジスタ１２内の位相数が小さなス
テップずつ増分して（Ｎが小さい）、波形ルックアップ
・テーブル１４をほぼ連続的に総べてのアドレスを指定
すると、得られる出力信号は、比較的低周波数の波形で
ある。

波形ルックアップ・テーブル１４の出力信号（並列ｍビ
ット）は、連続したデジタル数で構成されており、クロ
ック・パルス（ｆｃ　）が発生する毎に出力レジスタ１
６に入力（蓄積）される。デジタル・アナログ（Ｄ／Ａ
）変換器１８は、レジスタ１６からのデジタル振幅値（
並列ｍビット）を周波数ｆｏのろ波された振幅値に変換
する。

以下の式は、第２図のダイレクト・デジタル。

シンセサイザー回路の動作を数式で示す。ダイレクト・
デジタル・シンセサイザーの出力周波数は、ｆｏ　＝　
ｆｃ　　（Ｎ／２’）　　　　　　　　　　（１）とな
る。なお、ｆｏは、ダイレクト・デジタル・シンセサイ
ザーの出力周波数であり、ｆｅは、クロック周波数であ
り、ｎは、２進ビツトにおける位相アキュムレータのサ
イズ（位相アキュムレータの出力ビツト数であり、２ｎ
が出力する波形の１サイクルに相当する波形ＬＵＴのア
ドレス数に対応する）であり、Ｎは、整数位相増分値（
０≦Ｎ＜２’）である。ダイレクト・デジタル・シンセ
サイザーの周波数分解能、即ち、チャンネル間隔（周波
数ｆｃのクロック信号で、出力波形の１サイクル分の全
瞬時値を読み出したときの出力信号の周波数に相当）は
、次式のようになる。

ｆｒ　＝　ｆｃ　／２’　　（Ｈｚ／ｃｏｕｎｔ）　　
　　　（２）有効な同調チャンネルの数（出力周波数の
種類の数に相当）ｎｆは、ｆ　ｃ　／　２のナイキスト
周波数より低い独立に同調可能な周波数の総合数であり
、次のようになる。

ｎｆ＝２°−’　−１（３） 第２図の回路に対して一般的に用いる同調手順では、何
らかの計算手段により所望精度の位相増分値Ｎ′を計算
し、これに最も近い整数値（切り捨て）Ｎを第２図の加
算器１０の入力信号として発生する。この手順により、
非対称周波数設定エラーは、ｆ　ｃ　／　２　’以上に
なる。位相アキュムレータの有限サイズによるこのエラ
ーを最小にするには、計算した実際の位相増分値Ｎ′を
最も近い整数値Ｎに丸め、位相アキュムレータに供給す
る。

この処理により、エラーは±ｆ　ｃ　／　２　”’　と
なる。

いずれにしても、式（３）より、同調可能な周波数ノ数
は、アキュムレータのサイズにより制限されることが判
る。

［発明が解決しようとする課題］ 上述の如く、ダイレクト・デジタル・シンセサイザーは
、その同調チャンネルの最大値が、波形ルックアップ・
テーブルをアドレス指定するのに用いるアキュムレータ
のサイズ（出力ビツト数）により制限される。アキュム
レータのサイズを大きくすると、チャンネル間隔が減り
、可能な同調チャンネル数が増える（すなわち、周波数
分解能が高くなる）。しかし、回路が複雑となり、回路
が動作できる周波数が低くなる。この周波数の問題は、
アキュムレータの一部を構成する大形加算回路と関連し
た長いキャリー伝搬チェーンの影響による。

従来のダイレクト・デジタル・シンセサイザーの一例は
、ジャクソンの米国特許第３７３５２６９号に開示され
ている。１０進を基準とした周波数ステップでの合成に
用いるこの従来装置においては、２進コード化１０進（
ＢＣＤ）加算器により位相を累積している。しかし、残
念なことに、ＢＣＤ演算に関連した大きな遅延がある。

他の従来例は、タザフリア・シェファ及びエリツク・ド
ラカーによる米国特許出願第１．２３２３８８−Ｗｒコ
ヒレント・ダイレクト・デジタル・シンセサイザー」で
ある。この出願は、２進位相アキュムレータを基にした
位相ロック回路に関するものである。このアプローチは
、コヒレントな出力信号を発生するが、低域通過フィル
タ及び電圧制御発振器にアナログ部品を必要とするので
、この回路は、構成が一層複雑になると共に、デジタル
ＩＣに一体化できない。

したがって、本発明の目的の１つは、複雑で低速の位相
アキュムレータを必要とせず、また、従来のシンセサイ
ザーと比較して同調チャンネルの数が増加した改良され
たダイレクト・デジタル・シンセサイザーの提供にある
。

本発明の他の目的は、動作が高速で、実施するのが複雑
でない改良された高分解能ダイレクト・デジタル・シン
セサイザーの提供にある。

本発明の更に他の目的は、デュテイ・サイクルを基本と
して、整数を増分値に加算することにより、この増分値
の小数部分をシミュレーションするダイレクト・デジタ
ル・シンセサイザーであって、この増分値を入力信号と
して受ける位相アキュムレータを有する改良されたダイ
レクト・デジタル・シンセサイザーの提供にある。

本発明の他の目的は、簡単な構成で、はぼコヒレントな
出力信号を発生する改良された高分解能ダイレクト・デ
ジタル・シンセサイザーの提供にある。

本発明の他の目的は、メモリに蓄積された波形ルックア
ップ値から周期的出力信号を発生する方法の提供にある
。

［課題を解決するための手段及び作用］本発明によれば
、波形ルックアップ・テーブルを位相アキュムレータで
アクセスするが、この位相アキュムレータは、前の累積
値に連続的に加算される増分値に応答して、波形ルック
アップ・テーブルをアドレス指定する。また、この増分
値は、第１及び第２期間中にアキュムレータに夫々供給
される第１整数増分値及び第２整数増分値から構成され
ている。第１増分値が出力される期間、及び第２増分値
が出力される期間は、互いに調和しており、小さな増分
値に対しては所望の分数増分となる。位相アキュムレー
タは、それ程複雑でないので、高速で動作できる一方、
通常なら複雑なアキュムレータで達成する非常に多くの
同調チャンネルを得ることができる。分解能を改善した
ことにより、通常使用する１０進を基本とした周波数基
準信号源を用いて、高精度の１０進を基本とした周波数
ステップを合成できる。

本発明の特定実施例によれば、加算器及びレジスタから
構成された位相アキュムレータを用いて、波形ルックア
ップ・テーブルをアドレス指定する。

比例重み付け回路は、増分値に１を周期的に加算するこ
とにより、位相アキュムレータに周期的に供給する位相
増分値を変化させる。デュテイ・サイクルは、整数ｌを
加算しない期間と、この整数ｌを増分値に加算する期間
とから決まり、増分値への所望分数加算に影響する。

なお、本発明の要旨は、特に、特許請求の範囲に指摘さ
れている。しかし、本発明のその他の利点及び目的と、
構成及び動作方法は、添付図を参照した以下の説明から
理解できよう。なお、添付図において、同じ参照番号は
、同じ素子を示す。

［実施例］ 本発明によれば、ダイレクト・デジタル・シンセサイザ
ーの周波数チャンネル数は、アキュムレータのサイズを
増やすことなく大幅に増加できるので、アキュムレータ
が複雑で低速であるという欠点を避けられる。第１図は
、本発明の第１実施例による高分解能ダイレクト・デジ
タル・シンセサイザーのブロック図である。なお、第２
図と対応する素子は、対応する参照番号で示している。

比例重み付け回路２０を付加して、位相アキュムレータ
に新たな入力信号を供給している。第２図の従来例のよ
うに、整数の位相増分値Ｎを加算器１０に供給する。こ
の加算器１０は、レジスタ１２内の総数値をＮだけ繰り
返し増分する。しかし、基本的には、Ｎの値が周期的に
変化するので、ある期間には、レジスタ１２の総合数が
Ｎではなく、Ｎ＋１だけ増分する。このプラスｌの付加
的な加算は、第１図の実施例に別の回路を付加すること
なく、位相アキュムレータの加算器１０を用いると共に
、そのキャリー入力端子に周期的に入力信号を供給する
ことにより実現できる。この付加的な「１」入力信号は
、比例重み付け回路２０の重み出力端子から供給する。

重み付け回路２０は、基本的には、クロック・パルス（
ｆｃ）を計数し、クロック・パルスの第１所定数の間、
通常の如く重みを下げる一方、クロック・パルスの第２
所定数の間、重みを上げる。

重み出力がキャリー信号として加算器１０に供給される
までの時間の割合は、重み付け回路２０に入力信号とし
て供給される制御数「Ｄ」により決まる。（しかし、重
みが上がらないように、制御数を選択できる。第７図参
照。） よって、重み付け回路は、Ｎ及びＮ＋１の２つの整数位
相増分値の出力を容易に時間に比例させる。出力する第
１整数値Ｎは、計算した位相増分Ｎ′の切り捨てられた
部分か、自然数部分であり、第２整数値Ｎ＋１は、第１
整数値より１だけ大きい。これら異なる期間に対する２
つの整数位相増分値を適用するために、計算した位相増
分値Ｎ′の分数部分をシミュレーションするので、加算
器１０が非常な大形である必要がなく（加算器の扱う信
号のビット数が非常に多くする必要がなく）、非常に正
確な位相増分を達成できる。

第１図の回路において、入力信号りは、所望の小数位相
累積値と比例関係にあり、出力信号を制御する。なお、
この出力信号は、Ｎ＋１を必要とする期間中に１に設定
されるが、Ｎを必要とする期間中にはＯに設定される。

もちろん、連続して発生するクロック信号（ｆｃ）に応
答して、このシーケンスは繰り返される。この方法にお
いては、整数位相増分Ｎは、制御数りが指示するデュテ
イ・サイクルに応じて変調されることになる。

第３図に示す本発明の第２実施例によれば、上述の整数
位相増分を変調する機能を、第２加算器２２を設けて達
成している。この第２加算器の出力信号は、加算器１０
のＡ入力端子に供給する。

加算器２２は、整数位相増分値Ｎと、重み付け回路２０
の重み出力信号とを夫々受ける。デジタルＦＭを必要と
するアプリケーションにおいては、この第２加算器を設
けることによって、回路が複雑になることがない。これ
は、この加算器が、ＦＭ機能を達成するのに必要なため
である。

第１図の回路実施例や、第３図の回路実施例の場合、同
調周波数の数は、切り捨てられた整数位相増分値Ｎのみ
により選択可能な数よりも大幅に増加していることが判
る。増加した同調周波数の数は、整数位相増分Ｎのみに
よる選択可能な数と、重み付け回路２０の精度又は分解
能とを乗算した数となる。なお、ｒｋＪは、制御数りの
ビット数テする。新たに増えた２に個のチャンネルは、
Ｎの近似値により決まるチャンネルの間に加わる。

次に、数式関係を用いて、本発明の動作をより詳細に説
明する。所定出力周波数ｆｏに対して、所望位相増分値
Ｎ′を得るには、ＮをＮ“に置換して、周波数式（１）
を解く。

Ｎ’　＝　ｆｏ　２’　／ｆｃ　　　　　　　　　　（
４）なお、Ｎ′は、正の位相増分値である。

本発明によれば、ＮをＮ′の整数部分に設定し、Ｐｏを
Ｎ′の小数部分に割り当てるので、Ｎ′は、Ｎ及びＰｏ
の重み付けした関数である。

Ｎ’＝Ｎ　（１−Ｐ’）＋　（Ｎ＋１）Ｐ’　　　（５
）ダイレクト・デジタル・シンセサイザーを高精度に設
定するには、出力周波数１−Ｐｏは、値Ｎが出力されて
いる期間中の時間に比例し、Ｐｏは、Ｎ＋１が出力され
ている時間に比例する。比例重み付け回路２０を考察す
れば、そのディスクリートな特性により、この回路は、
その数値分解能（ｋ）の限界内、又は０及び２に−１の
間の整数値の範囲内で、整数値のみに適応できる。よっ
て、実際の小数Ｐ′を次式の範囲内の整数重み付け係数
Ｐに縮尺（スケール変更）するのは容易である。

Ｐ≦Ｐ’　　２ｋ　　　　　　　　　　　　　（６）な
お、ｋは、重み付け回路のビットの分解能又はサイズに
関連した整数である。Ｐは、丸め、切り捨てた整数値で
あるので、式（６）は近似である。

この整数値を用いて、比例重み付け回路を設定し、０．
１、・・・・　２に−１の値を引き受けることができる
。

実際の位相増分用に変更した式は、上述の縮尺関数を用
いて、次のように書き換えることができる。

Ｎ’＝　Ｎ　（１−Ｐ／２Ｋ） ＋（Ｎ＋ｌ）　Ｐ／２Ｋ（７） この場合、回路の特定実施例では、ＰがＯでは、位相増
分値は常にＮに等しく、Ｐが２に−１では、デュテイ・
サイクルが５０％の周期で、Ｎ及びＮ＋１を交互に採用
する。Ｎ’　　＝Ｎ＋Ｐ／２’は、Ｎ′の近似である。

これは、その精度がＰにより制限されるためであり、そ
の精度は、 ±１７２　′に＋１１に拘束される。

本発明による回路の変調した出力周波数は、次式のよう
になる。

ｆｏ＝ｆｃ（Ｎ＋（Ｐ／２ｋ））／２’　　　（８）本
発明によるダイレクト・デジタル・シンセサイザーの周
波数分解能は、変数Ｐに対して出力周波数の導関数とし
て表せる。

ｄ　ｆｏ／ｄＰ＝ｄ／ｄＰ　（ｆｃ（Ｎ＋　（Ｐ／２ｋ
））／２’） ｄ　ｆ　ｏ／　ｄ　Ｐ　＝　ｆ　ｃ／　２　”＋に’　
　（Ｈｚ／ｃｏｕｎｔ）（９） 従来の位相アキュムレータと比較すると、本発明による
回路は、同調チャンネルが２に倍となる。

さらに、ナイキスト周波数（ｆｏ＜ｆｃ／２）未満の独
立した同調周波数の総数である同調チャンネルの数ｎｆ
は、次式のようになる。

ｎｆ　＝２ｎ′１に−１−１（１０） 重み付け回路の出力信号（重み信号）は、この回路の分
解能（サイズ）及びクロック・レートに関連したアップ
デート・レートにより周期的であるので、このアップデ
ート・レートは、次式で示すｆｕよりも大きくなる。

ｆｕ＝ｆｃ／２’　　　　　　　　　　　（１１）比例
重み付け回路２０を制御して、Ｐに比例するプログラマ
ブル２進出力信号を発生するので、この出力信号は、Ｐ
／２にの間、高ロジック・レベルであり、残りの期間、
低ロジック・レベルである。さらに、この回路の出力信
号は、アップデート周期の１／２５の分数増分において
制御可能であり、２にの異なったパルス幅又は異なるデ
ュテイ・サイクルを与える。例えば、ｋ＝４に対して、
出力信号は、アップデート期間の０／１６から１５／１
６の範囲、即ち、ＰがＯから１５の範囲において、高ロ
ジック・レベルに設定できる。

本発明による重み付け回路の例を第４図に示す。

図示及び説明を簡単にするために、４ビット分解能（ｋ
＝４）の比較的小形の（ビット数の小さい）回路を用い
るが、分解能は任意であり、図示の回路を単に拡張した
高分解能の大形回路が実際的であることが理解できよう
。

第４図において、７４ＨＣ３９３型集積回路でもよい第
１の４ビツト２進カウンタ２４は、位相反転器（インバ
ータ）２６を介してクロック・パルスＣＬＫ（ｆｃ）を
受け、このクロック・パルスを計数する。この２進カウ
ンタの４個のＱ出力端子は、ナンド・ゲート２８の入力
信号を発生する。「ロード」と示したこのゲート２８の
出力信号を、第２の４ビツト２進カウンタ３０の並列デ
ータ・ロード端子ＬＤに供給する。このカウンタ３０は
、７４ＨＣ１６１型集積回路で構成してもよく、また、
クロック信号（ｆｃ）を受ける。制御数りを、このカウ
ンタ３０の並列データ入力端子Ｄ　３−０に供給する。

このカウンタ３０のリップル・キャリー出力端子ＲＣは
、第１図又は第３図の加算器１０又は２２に供給する重
み付け回路の重み出力信号を発生する。また、この端子
ＲＣは、コノカウンタ３０のＰ入力端子にも接続されて
、このカウンタに計数を停止させる。

次に、第４図の回路の動作を説明する。クロック信号（
ｆｃ）の各正方向エツジにおいて、第１カウンタ２４は
、その計数を増分してその出力状態を変化させ、モジュ
ロ１６シーケンス（ｏｌｌ、２・・・１４．１５．０．
１・・・）で、０から１５までカウント・アップする。

状態１５に達すると、第１カウンタ２４は、ナンド・ゲ
ート２８の全入力端子に出力信号を与えて、同期並列デ
ータ・ロード（ロード）信号をカウンタ３０に供給する
。よって、このカウンタ３０は、クロック信号の次の正
方向エツジにて比例重み値（制御数Ｄ）をロードする。

そして、カウンタ３０は、出力された状態りからその最
大係数値２”−１＝１５までカウント・アップする。カ
ウンタ３０がこの計数値に達すると、そのキャリー・ビ
ット（重み）信号を出力する。次のロード信号が上述の
如く発生するまで、この重み信号は、インバータ３２を
介して、カウンタ３０の計数を停止させる。この回路は
、このシーケンスを繰り返し、位相アキュムレータが整
数位相増分値としてＮ＋１及びＮを交互に与えるように
する。

次に第５〜第９図のタイミング図を参照する。

カウンタ３０のキャリー・ビット（重み）信号を第１図
の加算器１０のキャリー入力端子Ｃ又は第３図の加算器
２２の入力端子Ａに直接入力する点に留意されたい。こ
の実施例において、カウンタ３０のキャリー出カライン
を反転して、Ｐ＝０値を遠戚している。さらに、Ｐ及び
Ｄの関係を、第５〜第９図のタイミング図及び以下に示
す表１に示す如く、Ｐ＝ＯＳ　Ｄ＝１５又はＤ＝１５−
Ｐとなるようにする。この表は、位相アキュムレータが
、整数位相増分Ｎに対して整数位相増分Ｎ＋１を累積す
る期間の部分、即ち「デュテイ・サイクル」を示す。

表１ （デュテイ・サイクルの表） Ｄ比 ５／１ ４／１ ３／１ ２／１ １／１ ０／１ ９／１ ８／１ ８　　　　１　　　　７／ｌ　６ ９　　　　　　　　　　　６／１６ １０　　　　１　　　　５／１６ １　１　　　　　　ｌ　　　　　　４／ｌ　　６１２　
　　　１　　　　３／１６ １３　　　　　　ｌ　　　　　　２／１６１４　　　　
　　ｌ　　　　　　１／１６１５　　　　　１０／１６ Ｄ＝１　６−　　（１＋Ｐ） 第５図のタイミング図において、この状態を示すが、制
御数りは０であり、重み（比）は１５７１６である。よ
って、１５／１６の期間、即ち、１６クロツク・パルス
の１５までの期間、キャリー人力を第１図の加算器ｉｏ
に供給するか、加算器２２が付加的な１を第３図の回路
に供給する。

第６〜第９図の連続するタイミング図は、Ｄが１１１５
．１４及び１３に夫々等しいときの対応関係を表す。

図示した回路例において得られる利点としては、従来の
アキュムレータのみを用いる場合に比較して、同調チャ
ンネルの数が１６倍に増えることである。付加された位
相ノイズにより、位相増分が前後にシフトするので、従
来のダイレクト・デジタル・シンセサイザーに比較して
、最少の指示を行う。本発明による重み付け回路及び１
０ＭＨｚのクロック周波数による２８ビット位相アキュ
ムレータでは、重み付け回路の最大アップデート・レー
ト、即ち、変調レートは、　ｆｃ／２に＝６２５ＫＨｚ
である。ＦＭ偏差は、ｆｒ＝０．０３７Ｈｚである。ｆ
ｏに対する±０．０３７Ｈｚでの最高レベルでの刺激は
、はぼ次式のレベルトナル。

２０１　ｏｇ　（２に−ｎ−’）＝−１５０ｄＢｃ（１
２） この値は、一般に低位相ノイズである従来のダイレクト
・デジタル・シンセサイザー・システムに対して、低く
みなされる。さらに、このノイズは、キャリーに非常に
近い値まで下がり、システム内の他の位相ノイズの影響
と比較してほとんど区別がつかない。

本発明の複数の実施例について図示し、説明したが、本
発明の要旨を逸脱することなく種々の変形及び変更が可
能なことが当業者には明かであろう。よって、特許請求
の範囲は、本発明の要旨内でのこれら総べての変形及び
変更を含む。

［発明の効果］ したがって、本発明によれば、構成が大形で（ビット数
が多く）、動作が低速の位相アキュムレータを必要とせ
ずに、ダイレクト・デジタル・シンセサイザーの分解能
を改善する。よって、非常に多くの同調チャンネルが得
られ、シンセサイザーの周波数設定における精度をより
高めることができる。本発明は、充分な精度の周波数出
力を発生するので、多くの合成（シンセサイズ）アプリ
ケーションに対してコヒレントとみなせる。これは、利
用するクロック周波数に応じて、この回路は、周波数基
準に関連して大幅な位相のずれになるのに数分から数時
間かかるからである。

【図面の簡単な説明】

第１図は、本発明の第１実施例による高分解能ダイレク
ト・デジタル・シンセサイザーのブロック図、 第２図は、従来のダイレクト・デジタル・シンセサイザ
ーのブロック図、 第３図は、本発明の第２実施例による高分解能ダイレク
ト・デジタル・シンセサイザーのブロック図、 第４図は、第１及び第３図の実施例に用いる比例重み付
け回路のブロック図、 第５〜第９図は、第４図の重み付け回路の動作を説明す
るタイミング波形図である。 図において、 １０：位相アキュムレータを構成する２進加算器 １２：２進加算器１０と共に位相アキュムレータを構成
するレジスタ ２２：２進加算器 １６：レジスタ １４：波形ルックアップ・テーブル １８：Ｄ／Ａ変換器 ２０：比例重み付け回路 ２４．３０：２進カウンタ

Claims (11)

【特許請求の範囲】
1. （１）周期的な出力信号を発生するダイレクト・デジタ
   ル・シンセサイザーであって、 波形ルックアップ手段と、 位相増分値に応じて上記波形ルックアップ手段をアドレ
   ス指定し、上記増分値だけアドレスを変化させる手段と
   、 第１期間中は、第１増分値を出力し、第２期間中は、第
   ２増分値を出力して、上記第１及び第２増分値が出力す
   る時間に比例し、上記第１及び第２増分値の間の有効増
   分値を与える手段とを具えたダイレクト・デジタル・シ
   ンセサイザー。
2. （２）メモリに蓄積された波形ルックアップ値から周期
   的出力信号を発生する方法であって、上記メモリに蓄積
   された波形上の連続した振幅点をアクセスするのに適す
   る連続的な増分アドレスにより、上記ルックアップ値を
   アクセスし、デュテイ・サイクルに応じて、所望の正確
   な増分値に整数を付加した値及び付加しない値で、上記
   アドレスを交互に増分することを特徴とする信号発生方
   法。
3. （３）周期的出力信号を発生するダイレクト・デジタル
   ・シンセサイザーであって、 波形ルックアップ手段と、 位相数により上記波形ルックアップ手段をアドレス指定
   し、上記位相数の値に連続的に加算する位相増分値を受
   ける位相アキュムレータと、デュティ・サイクルに応じ
   て、上記位相増分値を周期的に増分し、上記位相増分値
   の所望小数部分をシミュレーションする加算手段と、 上記波形ルックアップ手段からアクセスされた出力信号
   を変換して、周期的なアナログ波形を発生するデジタル
   ・アナログ変換手段とを具えたダイレクト・デジタル・
   シンセサイザー。
4. （４）周期的出力信号を発生するダイレクト・デジタル
   ・シンセサイザーであって、 少なくとも波形の一部を表す波形ルックアップ手段と、 該波形ルックアップ手段に関連してアドレス指定するよ
   うに配置され、位相増分値を総数に連続的に加算して、
   上記波形ルックアップ手段を連続的にアクセスすること
   により、上記波形の上記部分にわたって上記波形ルック
   アップ手段から連続的に値をアクセスする位相アキュム
   レータ手段と、上記波形の上記部分にわたって周期的に
   上記位相増分値を変化させる手段とを具えたダイレクト
   ・デジタル・シンセサイザー。
5. （５）周期的に上記位相増分値を変化させる手段は、上
   記波形部分期間中、所定のデュティ・サイクルで、上記
   増分値に１及び０を連続的に付加し、上記デュティ・サ
   イクルは、上記増分値の所望小数部分と比例関係である
   ことを特徴とする請求項４記載のダイレクト・デジタル
   ・シンセサイザー。
6. （６）周期的出力信号を発生するダイレクト・デジタル
   ・シンセサイザーであって、 累積値に位相増分数を連続的に加算し、この位相増分数
   に応じて波形データを連続的にアクセスする位相アキュ
   ムレータ手段と、 位相調整に応じて、上記位相アキュムレータ手段が実行
   した加算を変調して、上記周期的出力信号の周波数を内
   挿法的に変化させる重み付け回路手段とを具えたダイレ
   クト・デジタル・シンセサイザー。
7. （７）上記位相増加数内での小数変化を表すデュティ・
   サイクルに応じて、上記位相調整を周期的に行うことを
   特徴とする請求項６記載のダイレクト・デジタル・シン
   セサイザー。
8. （８）上記位相アキュムレータ手段は、第１増分数を前
   の総数に連続的に加算して新たな総数を発生する累積加
   算器及びレジスタを具えていることを特徴とする請求項
   ７記載のダイレクト・デジタル・シンセサイザー。
9. （９）上記重み付け回路は、 所定計数値に達すると周期的に出力信号を発生する第１
   クロック・パルス・カウンタと、所望の位相調整を表す
   データ入力を受け、オバーフローまで計数を行う第２パ
   ルス・カウンタと、該第２パルス・カウンタがオバーフ
   ローまで計数する期間中、分数でない値だけ上記増分数
   を変化させる手段と を具えたことを特徴とする請求項８記載のダイレクト・
   デジタル・シンセサイザー。
10. （１０）上記累積加算器及びレジスタは、整数位相調整
    信号を受けるキャリー入力端子を有することを特徴とす
    る請求項８記載のダイレクト・デジタル・シンセサイザ
    ー。
11. （１１）上記位相増分数及び整数位相調整信号を受け、
    これらの和を上記累積加算器及びレジスタ用の入力信号
    として発生する別の加算器を更に具えたことを特徴とす
    る請求項８記載のダイレクト・デジタル・シンセサイザ
    ー。