KR100275683B1 - 디지탈필터 - Google Patents

Abstract

아날로그-디지탈 변환기의 변환치를 조기에 안정시킬 수 있고 변환치에 미치는 오차가 적은 디지탈 필터링 방법 및 이를 구현하기 위한 필터 장치를 공개한다.

본 발명의 디지탈 필터는 시프트 레지스터; 및 상기 시프트 레지스터에 결합되어 있으며, n개의 전가산기와 n개의 플립플롭으로 구성된 가중평균 계산부를 구비하는 것을 특징으로 한다.

Description

디지탈 필터{Digital filter}

본 발명은 아날로그-디지탈 변환기의 변환치 안정화를 위한 디지탈 필터에 관한 것으로서, 보다 상세하게는, 아날로그-디지탈 변환기의 변환치를 조기에 안정시킬 수 있고 변환치에 미치는 오차가 적은 디지탈 필터링 방법 및 이를 구현하기 위한 필터 장치에 관한 것이다.

일반적으로 아날로그-디지탈 변환기는 입력된 아날로그 신호를 디지탈 신호로 변환하는 과정에서 여러 가지 원인으로 인하여 변환치의 흔들림을 나타내게 된다. 도 1은 아날로그-디지탈 변환기의 변환치의 흔들림의 일예를 도시한 것이다.

변환치의 흔들림을 가져오는 원인으로는 (1)전원 장치에서 출력되는 잡음, (2)변환을 제어하는 클럭, 변환 명령, 멀티플렉서 신호로부터 아날로그 회로부에 유도되는 잡음, (3)변환치를 구성하는 소자 내부에서 발생하는 잡음, (4)아날로그 신호간의 혼신 등이 있다.

상기와 같은 변환치 흔들림을 줄이기 위한 종래의 방법으로는 인쇄회로기판(Printed Circuit Board: PCB) 설계시 상호 간섭이 적도록 배려를 하는 것과, 아날로그 회로에 아날로그 필터를 추가하는 것 등이 있었다.

그런데 상술한 바와 같은 종래의 방법 중 적절한 PCB 설계에 의한 방법은 그 결과를 예측하기 어렵고 잡음량의 측정이 어려워서, 많은 시간을 투입하고 시행착오를 겪어야 하며, 특히 기판의 해상도가 높아질수록 문제 해결이 어려워지는 단점이 있었다.

한편 아날로그 필터에 의한 방법은 고주파 잡음을 제거하기가 어렵고, 변환치에 오차 발생량이 증가할 수가 있다는 문제점을 가지고 있었다. 아울러 상기 아날로그 필터로서 단순한 RC필터만으로는 부족하고 능동 필터가 필요하게 되며, 이 경우 비용이 증가한다는 단점도 가지고 있었다.

본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 아날로그-디지탈 변환기의 변환치를 조기에 안정시킬 수 있고, 비용이 저렴하며, 변환치에 있어서의 오차 발생량이 적은 디지탈 필터링 방법 및 이를 구현하기 위한 필터 장치를 제공하는데 있다.

도 1은 종래의 아날로그-디지탈 변환기에서 입출력 파형의 일예를 도시한 파형도.

도 2는 본 발명에 따른 필터링 방법을 보여주는 흐름도.

도 3은 본 발명의 실시예에 있어서의 가중평균 계산 방법을 도시한 개념도.

도 4는 본 발명의 실시예에 있어서의 가중평균 계산 방법을 보다 구체적으로 도시한 개념도.

도 5는 본 발명의 필터링 방법을 구현하기 위한 디지탈 필터의 블록도.

도 6은 본 발명의 실시예에 따른 필터 출력을 아날로그-디지탈 변환기의 출력 파형과 비교하여 도시한 파형도.

상기 목적을 달성하기 위한 본 발명의 디지탈 필터링 방법은, 최초로 입력된 아날로그-디지탈 변환기의 출력 데이타 워드 C_out(0)를 시프트 레지스터에 저장됨과 동시에 출력하는 단계(S110); n＞0인 n에 대하여, 아날로그-디지탈 변환기의 출력 워드 C_out(n)과 이전 단계의 필터 출력 워드 C(n-1)의 가중 평균인 필터 출력 워드 C(n)을 관계식

에 의해 비트단위로 순차적으로 계산하여 구하고, 이를 상기 시프트 레지스터에 저장함과 동시에 출력하는 단계(S120); 및 n을 1 증가시켜 상기 (S120)단계를 반복하는 단계(S130);를 포함하는 것을 특징으로 한다.

한편 본 발명의 디지탈 필터 장치는 시프트 레지스터; 및 상기 시프트 레지스터에 결합되어 있으며, n개의 전가산기와 n개의 플립플롭으로 구성된 가중평균 계산부를 구비하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

본 발명의 디지탈 필터는 매 시간간격에 있어서, 아날로그-디지탈 변환기의 출력 C_out(n)에 대하여 이전 시간간격의 출력 C(n-1)과 가중평균을 취하여, 가중평균 값 C(n)을 출력한다. 당 시간 간격의 변환기 출력 C_out(n)과 이전 시간간격의 필터 출력 C(n-1)에 각각 1과 15의 가중치가 부여된다면, 필터 출력 C(n)은

으로서 구해진다.

상기 가중치는 아날로그-디지탈 변환기의 응용분야에 따라 조정이 가능하며, 변환치의 안정을 기한다는 본 발명의 목적을 고려할 때 변환기 출력 C_out(n)보다는 이전의 필터 출력 C(n-1)에 더 큰 가중치를 부여하는 것이 바람직하다. 특히 상기 두 개의 데이타에 대한 가중치의 합을 2n으로 하는 것이, 후술하는 바와 같이 곱셈이나 나눗셈을 시프터에 의해 용이하게 할 수 있다는 점에서 유리하다. 본 실시예에 있어서는 변환기 출력 C_out(n)에 "1"을 그리고 이전의 필터 출력 C(n-1)에는 "24-1 즉 15"의 가중치를 부여하였다.

상기 필터링 방법을 도 2를 참조하여 보다 상세히 설명한다. 도 2는 본 발명에 따른 필터링 방법을 보여주는 흐름도이다.

본 발명의 디지탈 필터는 아날로그-디지탈 변환기의 후단에 설치되어, 상기 아날로그-디지탈 변환기가 동작하는 동안에는 지속적으로 데이타가 입력된다.

아날로그-디지탈 변환기로부터 필터에 최초로 입력된 변환기 출력 데이타 C_out(0)는 먼저 시프트 레지스터(30)에 저장됨과 동시에 필터 출력 C(0)으로서 출력된다. 다음에 입력되는 변환기 출력 C_out(1)은 이전의 필터 출력 C(0)과 가중 평균 되어 새로운 필터 출력 C(1)으로서 시프트 레지스터(30)에 저장됨과 동시에 출력된다.

상기와 같은 방법으로, 필터 출력 C(1)은 다시 새로운 변환기 출력 C_out(2)와 가중 평균을 구하는데 사용되고, 계산된 가중평균은 새로운 필터 출력 C(2)로서 시프트 레지스터(30)에 저장된다. 변환기의 출력이 디지탈 필터에 입력되는 한 상기 과정을 반복함으로써, 변환기 출력에 대하여 지속적으로 필터링을 행하게 된다.

본 발명에 있어서의 상기 가중평균 계산 방법에 대하여 설명한다. 상기 가중평균 계산을 위해서는, 한 번의 승산, 한 번의 가산, 그리고 한 번의 제산이 필요하게 된다. 본 발명에 의한 필터링 방법에 있어서, 상기 승산과 제산은 데이타의 시프팅과 가산에 의하여 이루어진다.

도 3은 본 발명의 실시예에 있어서의 가중평균 계산 방법을 도시한 개념도이다. 도 3을 참조하면, 이전 시간간격의 필터 출력 C(n-1)에 15를 곱하는 연산은 필터출력과, 상기 필터출력에 각각 21, 22, 23을 곱한 것을 모두 합하므로써 이루어질 수 있다. 즉,

이 된다. 상기와 같이 21, 22, 23를 곱하는 작업은 C(n-1)를 각각 1비트, 2비트, 3비트 시프트 시킴으로써 용이하게 행할 수 있다.

한편 상기 16으로 나누는 작업은 상기 합한 결과 중 하위 4비트를 버리는 것에 의해 이루어질 수 있다.

도 4는 본 발명의 실시예에 있어서의 가중평균 계산 방법을 보다 구체적으로 도시한 개념도이다. 도 4를 참조하면, 가중평균의 연산을 위한 승산과 가산은 4개의 전가산기(21,22,23,24)에 의하여 최하위 비트부터 비트 단위로 이루어진다. 각 비트의 연산결과는 시프트 레지스터(30)의 최상위 비트에 입력된다. 이후 매 비트가 입력될 때마다 상기 시프트 레지스터(30)의 기억내용은 우측으로 시프트된다. 1워드를 구성하는 모든 비트에 대하여 연산이 완료되면, 시프트 레지스터의 내용은 하위 4비트를 제외하고, 외부로 출력된다.

도 5는 본 발명의 필터링 방법을 구현하기 위한 디지탈 필터의 블록도이다. 도면을 참조하면, 본 발명의 디지탈 필터는 제1 내지 제4 가산기(11,12,13,14)와, 상기 제1 내지 제4 가산기의 캐리 출력(Co)을 각각 1 클럭 주기만큼 임시 저장하기 위한 제1 내지 제4 플립플롭(21,22,23,24)과, 상기 제4개의 가산기에 결합되어 있는 시프트 레지스터(30)와 상기 플립플롭들에 클럭신호를 공급하기 위한 클럭 발생기(도시되지 않음)로 구성된다.

상기 제1 내지 제4 가산기(11,12,13,14)는 전가산기로 구성된다.

상기 제1 내지 제4 플립플롭(21,22,23,24)은 디(D)플립플롭이 바람직하지만, 이에 한정되는 것은 아니다.

한편 상기 시프트 레지스터(30)는 아날로그-디지탈 변환기(도시되지 않음)에서 출력되는 디지탈 데이타의 워드 길이에 7비트가 더해진 비트 수를 갖는다. 예를 들어 상기 디지탈 데이타의 1워드가 16비트라 한다면, 상기 상기 시프트 레지스터(30)는 23비트의 길이를 갖는다.

상기 구성요소들은 다음과 같이 결합된다. 상기 제1 가산기(11)의 제1 입력단자(A)에는 아날로그-디지탈 변환기의 출력이 입력된다. 상기 제2 가산기(12)의 제1 입력단자(A)는 제1 가산기(11)의 합 출력단자(S)에 결합되어 있고, 상기 제3 가산기(13)의 제1 입력단자(A)는 제2 가산기(12)의 합 출력단자(S)에 결합되어 있으며, 상기 제4 가산기(14)의 제1 입력단자(A)는 제3 가산기(13)의 합 출력단자(S)에 결합되어 있다.

상기 제1 내지 제4 가산기(11,12,13,14)의 제2 입력단자(B)에는 각각 상기 시프트 레지스터(30)의 하위 1, 2, 3, 4번째 비트가 입력된다.

한편 상기 제4 가산기(14)의 합 출력단자(S)는 상기 시프트 레지스터(30)의 최상위 비트에 연결되어 있다.

상기 제1 내지 제4 가산기(11,12,13,14)의 캐리 입력단자(Ci)에는 각각 상기 상기 제1, 제2, 제3 및 제4 플립플롭(21,22,23,24)의 출력이 입력된다. 그리고 상기 제1, 제2, 제3 및 제4 플립플롭(21,22,23,24)의 입력단자(D)에는 각각 제1, 제2, 제3 및 제4 가산기(11,12,13,14)의 캐리 출력(Co)이 입력된다.

상기와 같이 구성되는 본 발명의 디지탈 필터는 다음과 같이 동작한다. 매 연산 직전에 시프트 레지스터(30)의 하위 3비트는 모두 0으로 리셋되고, 상위 4비트는 이전 필터 출력 데이타의 부호 비트(Sign Bit)가 연장된다. 상기 부호 비트 연장은 연산중의 오버플로(Overflow)를 방지하기 위한 것이다. 상기와 같이 리셋 및 부호비트 연장이 가능하도록, 시프트 레지스터(30)는 하위 3비트 및 상위 4비트를 분리하여 3개의 레지스터로 구성될 수도 있다.

최초의 변환기 출력 데이타 C_out(0)는 먼저 시프트 레지스터(30)에 직접 저장됨과 동시에 필터 출력 C(0)으로서 출력된다. 상기와 같이 변환기 출력 데이타를 직접 시프트 레지스터(30)에 저장하기 위한 수단은 논리합 게이트 및 논리곱 게이트를 사용하여 당업자가 용이하게 구성할 수 있다.

이후, 변환기 출력 C_out(n)의 매 비트가 입력될 때마다, 상기 가산기들(11,12,13,14)은 시프트 레지스터에 저장되어 있는 전단계의 필터 출력 C(n) 및 C(n)을 1, 2, 3 비트 시프트 시킨 것의 해당 비트와 각각 가산을 하게 된다. 즉, 가산기(11)는 C_out(n)과 C(n)의 해당 비트를 가산하고, 가산기(12)는 상기 가산결과에 C(n)을 1 비트 시프트 시킨 것의 해당 비트를 가산하며, 가산기(13)는 상기 가산결과에 C(n)을 2 비트 시프트 시킨 것의 해당 비트를 가산하고, 가산기(14)는 상기 가산결과에 C(n)을 3 비트 시프트 시킨 것의 해당 비트를 가산하게 된다.

연산 중에 생긴 캐리는 해당 가산기와 결합되어 있는 플립플롭에 저장된 후 1 비트 지연되어, 다음 상위 비트의 계산시에 다시 해당 가산기의 캐리 입력단에 입력되어 더해지게 된다.

결국, 변환기 출력 C_out(n)에 전단계의 필터 출력 C(n)의 15배가 가산된다.

아래 표 1은 본 실시예에 따라 아날로그-디지탈 변환기 출력의 일예를 필터링한 결과를 도시한 것이며, 도 6은 상기 필터링 결과를 종래의 아날로그-디지탈 변환기의 출력 파형과 비교하여 도시한 파형도이다.

아날로그-디지탈 변환기 출력의 일예에 대한 필터링 결과

시간	0	1	2	3	4	5	6	7	8
변환출력Cout(n)	3000	3007	2983	3014	2996	3010	2989	3014	2992
필터출력C(n)	3000	3000=(3000*15+3007)/16	2998=(3000*15+2983)/16	2999=(2998*15+3014)/16	2998=(2999*15+2996)/16	2998=(2998*15+3010)/16	2997=(2998*15+2989)/16	2998=(2997*15+3014)/16	2997=(2998*15+2992)/16

도 6에 도시된 바와 같이 본 발명에 의한 필터링을 통해, 아날로그-디지탈 변환기의 변환치는 현저하게 안정된 모습을 보이고 있으며, 변환 오차도 거의 나타내지 않는다.

상술한 바와 같이, 본 발명의 디지탈 필터링 방법은 아날로그-디지탈 변환기의 변환치 흔들림을 줄이고 변환치를 조기에 안정시킬 수 있으며, 구현하는데 있어 비용이 저렴하고, 변환치에 미치는 오차가 적은 효과가 있다.

Claims (7)

1. 최초로 입력된 아날로그-디지탈 변환기의 출력 데이타 워드 C_out(0)를 시프트 레지스터에 저장됨과 동시에 출력하는 단계(S110);

   n＞0인 n에 대하여, 아날로그-디지탈 변환기의 출력 워드 C_out(n)과 이전 단계 의 필터 출력 워드 C(n-1)의 가중 평균인 필터 출력 워드 C(n)을 관계식

   에 의해 비트단위로 순차적으로 계산하여 구하고, 이를 상기 시프트 레지스터에 저장함과 동시에 출력하는 단계(S120); 및

   n을 1 증가시켜 상기 (S120)단계를 반복하는 단계(S130);

   를 포함하는 것을 특징으로 하는, 아날로그-디지탈 변환기의 변환치 안정화를 위한 디지탈 필터링 방법.
2. 제1항에 있어서, 상기 가중치 W는 2n-1인 것을 특징으로 하는, 아날로그-디지탈 변환기의 변환치 안정화를 위한 디지탈 필터링 방법.
3. 제2항에 있어서, 가중 평균인 필터 출력 C(n)을 구하는 단계(S120)는

   저장된 필터 출력 C(n-1)과 상기 필터출력에 21,22,···,2n-1을 각각 곱한 결과를 모두 가산함으로써, 필터 출력에 가중치 W를 승산하는 단계(S121);

   상기 승산결과를 새로운 변환기 출력 C_out(n)에 합하는 단계(S122); 및

   상기 합한 결과 중 하위 n비트를 버리는 것에 의해, 상기 합한 결과를 W+1로 나누는 단계(S123);로 구성되는 것을 특징으로 하는, 아날로그-디지탈 변환기의 변환치 안정화를 위한 디지탈 필터링 방법.
4. 제3항에 있어서, 상기 필터출력에 2i(i = 1,2,···,n)을 곱하는 것은

   상기 필터출력을 i비트만큼 시프트시키는 것에 의해 이루어지는 것을 특징으로 하는, 아날로그-디지탈 변환기의 변환치 안정화를 위한 디지탈 필터링 방법.
5. 제1항에 있어서,

   새로운 필터 출력 워드 C(n)을 계산하기에 앞서, 시프트 레지스터의 하위 n-1비트를 0으로 리셋시키는 단계를 더 포함하는 것을 특징으로 하는, 아날로그-디지탈 변환기의 변환치 안정화를 위한 디지탈 필터링 방법.
6. 시프트 레지스터; 및

   n개의 전가산기와 상기 n개의 전가산기와 각각 결합되어 있는 n개의 플립플롭으로 구성되고, 상기 시프트 레지스터에 결합된 가중 평균 계산부를 포함하고,

   상기 가중 평균 계산부에 구비되어 있는 상기 전가산기와 플립플롭들은,

   제 1 전가산기의 제 1 입력단자에는 아날로그-디지탈 변환기의 출력이 입력되고, 제 2 입력단자에는 상기 시프트 레지스터의 하위 n번째 비트가 입력되며,

   제 i 전가산기(i=2, ..., n)의 제 1 입력단자에는 제 i-1 전가산기의 합 출력이 입력되고, 제 2 입력단자에는 상기 시프트 레지스터의 하위 n-i+1번째 비트가 입력되며,

   제 n 전가산기의 합 출력은 상기 시프트 레지스터의 최상위 비트에 입력되고,

   제 j 번째 플립플롭(j=1, 2, ..., n)은 제 j 전가산기의 캐리 출력 데이터를 입력하고, 입력된 데이터를 1클럭만큼 지연시켜 제 j 전가산기의 캐리 입력단자에 출력하도록 구성된 것을 특징으로 하는 아날로그-디지탈 변환기의 변환치 안정화를 위한 디지털 필터.
7. 제6항에 있어서, 새로운 데이타 워드를 계산하기에 앞서 시프트 레지스터의 하위 n-1비트를 0으로 리셋시키기 위한 수단을 더 구비하는 것을 특징으로 하는, 아날로그-디지탈 변환기의 변환치 안정화를 위한 디지탈 필터.