JP2006025365A - オフセット補償機能付きd/a変換装置およびd/a変換装置のオフセット補償方法 - Google Patents
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Abstract
【課題】 コンパレータにDCオフセットが存在しても、D/A変換器のDCオフセットをほぼ完全に除去できること。
【解決手段】 D/A変換器130の相補出力A+、A−とコンパレータ150の入力間に入力切替スイッチ160を設ける。入力信号補正部110は、D/A変換器130の出力A+とコンパレータ150の+入力、D/A変換器130の出力A−とコンパレータ150の−入力をそれぞれ接続した時のゼロクロス遅延値と、D/A変換器130の出力A+とコンパレータ150の−入力、D/A変換器130の出力A−とコンパレータ150の+入力をそれぞれ接続した時のゼロクロス遅延値とを求め、得られた2つのゼロクロス遅延値を加算し、その値が正か負かゼロかを判定し、その結果を積分して生成したDCオフセット補償値を用いて、加算器128により、デジタル入力信号を補正する。
【選択図】 図1
【解決手段】 D/A変換器130の相補出力A+、A−とコンパレータ150の入力間に入力切替スイッチ160を設ける。入力信号補正部110は、D/A変換器130の出力A+とコンパレータ150の+入力、D/A変換器130の出力A−とコンパレータ150の−入力をそれぞれ接続した時のゼロクロス遅延値と、D/A変換器130の出力A+とコンパレータ150の−入力、D/A変換器130の出力A−とコンパレータ150の+入力をそれぞれ接続した時のゼロクロス遅延値とを求め、得られた2つのゼロクロス遅延値を加算し、その値が正か負かゼロかを判定し、その結果を積分して生成したDCオフセット補償値を用いて、加算器128により、デジタル入力信号を補正する。
【選択図】 図1
Description
本発明は、オフセット補償機能付きD/A変換装置およびD/A変換装置のオフセット補償方法に関する。特に、デジタル無線通信機に内蔵されるD/A変換器のDCオフセットを補償するための装置および方法に関する。
デジタル無線通信機では、デジタル変調されたI(正相)、Q(直交)各々の信号をD/A変換して、無線電話の無線周波数部に結合し無線信号としてアンテナに送り出す。D/A変換器のアナログ出力電圧は、デジタル入力値に対応する理想のアナログ出力電圧(DCオフセットを持たないアナログ出力電圧)と一致しているのが理想であるが、実際には、種々の要因により、実際の出力と理想の出力との間にDCオフセットが生じる。
差動出力タイプのD/A変換器の場合は、I信号、Q信号それぞれに対するD/A変換器の差動出力(I+とI−、または、Q+とQ−)間で、DCオフセットが発生する。すなわち、D/A変換器の差動出力の入出力特性が異なっている。I信号、Q信号それぞれにDCオフセットが発生すると、I、Qの各信号間の位相がずれて送信誤差となる。
このような送信誤差を解消するためには、D/A変換器の差動出力間DCオフセットをキャンセルして、D/A変換器の特性を揃える必要がある。
従来、無線経路に送られるべき信号が存在する通常動作中のD/A変換器の差動出力間DCオフセットをキャンセルする方法として、D/A変換器のデジタル入力信号とローパスフィルタを通過したD/A変換器のアナログ出力信号とが基準電圧(0V)を横切る時間の差(以下「ゼロクロス遅延値」という)を測定する方法が知られている(例えば、特許文献1)。
すなわち、D/A変換器にDCオフセットがない場合は、信号の立上り時のゼロクロス遅延値と信号の立下り時のゼロクロス遅延値とが等しくなり、D/A変換器にDCオフセットがある場合は、信号の立上り時のゼロクロス遅延値と信号の立下り時のゼロクロス遅延値とに差が生じる。そこで、D/A変換器の差動出力にコンパレータ(電圧比較器)を接続し、コンパレータによる電圧比較結果{+1、−1}とD/A変換器のデジタル入力信号のMSB{+1、−1}を判定した結果{+1、0、−1}を、クロック信号を用いて積分することにより、信号の立上り時と立下り時のゼロクロス遅延値を求め、得られたゼロクロス遅延値の差に応じてデジタル入力信号を補正することにより、D/A変換器の差動出力間DCオフセットをキャンセルするようにしている。
特表2002−519925号公報
しかしながら、従来の方法においては、コンパレータ自体のDCオフセットが何ら考慮されておらず、D/A変換器のDCオフセットの除去には一定の限界がある。
すなわち、実際には、シングル出力タイプのD/A変換装置におけるD/A変換器のDCオフセットを検出するコンパレータのみならず、差動出力タイプのD/A変換装置におけるD/A変換器の差動出力間DCオフセットを検出するコンパレータにも、DCオフセットは存在する。通常、コンパレータのDCオフセットは、数mV以内に収まるように設計される。
しかし、本発明者の検討により、トランジスタサイズやLSIの製造プロセス条件のばらつき等に起因して、コンパレータ自体のDCオフセットが20mV以上になる場合があることが確認されている。特に、トランジスタサイズを微細化していくと、コンパレータのDCオフセットは大きくなる傾向がある。
コンパレータが持つDCオフセットは、D/A変換器のDCオフセット(差動出力間DCオフセットを含む)を測定する際の誤差となる。よって、コンパレータ自体のDCオフセットが大きいと、正確な測定ができず、D/A変換器のDCオフセットを完全に除去することはできない。
本発明は、かかる点に鑑みてなされたものであり、コンパレータにDCオフセットが存在しても、D/A変換器のDCオフセットをほぼ完全に除去することができるオフセット補償機能付きD/A変換装置およびD/A変換装置のオフセット補償方法を提供することを目的とする。
本発明のオフセット補償機能付きD/A変換装置は、D/A変換器のDCオフセットを補償する、オフセット補償機能付きD/A変換装置であって、2つの入力端子を有し、少なくとも一方の入力端子に前記D/A変換器の出力信号が入力されるコンパレータと、送信信号を送信する通常動作中に、前記コンパレータに入力される、少なくとも一方が前記D/A変換器の出力信号である信号対を切り替える切替手段と、前記コンパレータに入力する信号対を切り替える前および切り替えた後に、それぞれ、前記D/A変換器の出力信号の立上り時および立下り時におけるゼロクロス遅延値を測定し、加算することにより、前記コンパレータに入力する信号対を切り替える前の第1のゼロクロス遅延値および前記コンパレータに入力する信号対を切り替えた後の第2のゼロクロス遅延値を生成するゼロクロス遅延値生成手段と、前記第1のゼロクロス遅延値および前記第2のゼロクロス遅延値を用いて、前記DCオフセットの補償値を生成する補償値生成手段と、前記補償値を用いて、前記D/A変換器へのデジタル入力信号を補正する補正手段と、を有する構成を採る。
本発明によれば、コンパレータにDCオフセットが存在しても、D/A変換器のDCオフセットをほぼ完全に除去することができる。
本発明では、D/A変換器のDCオフセットを測定するときに、コンパレータに入力する信号対を切り替えて、それぞれの立上り時と立下り時におけるゼロクロス遅延値を求めることにより、極性の異なるコンパレータ自体が持つDCオフセットに対応する遅延値が、上記切り替えの前と後のゼロクロス遅延値に付加されていることを利用して、上記切り替えの前と後のゼロクロス遅延値を加算したゼロクロス遅延値を求めることにより、コンパレータ自体のDCオフセットを相殺することができる。これにより、D/A変換器のDCオフセットの正確な測定が可能となる。
本発明のオフセット補償機能付きD/A変換装置の一態様によれば、コンパレータの2つの入力端子(反転端子および非反転端子)と少なくとも一方がD/A変換器の出力信号である信号対とを切り替える切替手段と、コンパレータの出力信号の極性を選択的に反転させる極性反転手段とを有し、コンパレータに入力する信号の切り替えを行い、それぞれのD/A変換器の出力信号の立上り時と立下り時におけるゼロクロス遅延値を測定して第1および第2のゼロクロス遅延値を生成し、それらの遅延値を加算し、その値が正か負かゼロかを判定し、その結果を積分することで、DCオフセット補償値を生成する。そして、加算器により前記補償値を用いてデジタル入力信号を補正する。
すなわち、コンパレータに入力する信号の切り替えを行うと、切り替え前に測定した第1のゼロクロス遅延値においては、例えば、コンパレータ自体のDCオフセットに対応する遅延値が、コンパレータに入力される2つの信号のゼロクロス遅延値を拡大させる方向に作用していたものが、切り替え後に測定した第2のゼロクロス遅延値においては、2つの信号のゼロクロス遅延値を縮小させる方向に作用するようになる。すなわち、切り替え前と切り替え後では、コンパレータ自体が持つDCオフセットに対応する遅延値の極性が反転していることになる。
一方、D/A変換器のDCオフセットに対応するゼロクロス遅延値は、コンパレータへの入力切り替えに関係なく同じ(極性も同じ)である。
したがって、コンパレータへの入力切り替えの前および後のそれぞれの測定信号に基づいて生成される第1および第2のゼロクロス遅延値を加えると、実質的に、コンパレータ自体が持つDCオフセットに対応する遅延値は相殺されて見えなくなる。したがって、得られたゼロクロス遅延値から得られる判定結果{+1、0、−1}をもとに、積分することによりDCオフセット補償値を生成することで、コンパレータのDCオフセットを除去した正味のD/A変換器のDCオフセットに対する補償値を、正確に算出することができる。
本発明は、D/A変換器が差動出力タイプ(変換出力のダイナミックレンジを拡大するために相補出力とするタイプ)である場合と、シングル出力タイプである場合とを問わずに適用することができる。また、第1と第2のゼロクロス遅延値からDCオフセット補償値に変換する各種方法については、各実施の形態において説明する。
本発明では、結果的にコンパレータ自体が持つDCオフセットとD/A変換器が持つDCオフセットとを考慮して補償値を生成し、D/A変換器のデジタル入力信号に対して負帰還をかけるため、D/A変換装置全体としてみると、コンパレータはDCオフセットがないように見える。すなわち、実質的に、DCオフセットが除去されたコンパレータにより、D/A変換装置のDCオフセットを測定していることになる。
本発明によれば、コンパレータ自体のDCオフセットとD/A変換器のDCオフセットを、同時に、かつ、ほぼ完全に除去することが可能となる。また、本発明は構成が簡単であり、また、その制御方法も簡単であるため、実現が容易である。さらに、アナログ回路の微細化を進めていくと、コンパレータのDCオフセットがますます増大することになる。したがって、DCオフセットをほぼ完全に取り除いたD/A変換装置を、微細プロセスを用いて実現する手段として、本発明は非常に有効である。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下の説明は、本発明の範囲を限定する趣旨ではない。
(実施の形態1)
図1は、本発明の実施の形態1に係るオフセット補償機能付きD/A変換装置の構成を示すブロック図、図2および図3は、その動作を説明するための図、図4〜図6は、コンパレータ自体のDCオフセットがキャンセルされる理由を説明するための図である。
図1は、本発明の実施の形態1に係るオフセット補償機能付きD/A変換装置の構成を示すブロック図、図2および図3は、その動作を説明するための図、図4〜図6は、コンパレータ自体のDCオフセットがキャンセルされる理由を説明するための図である。
まず、図1を用いて、本実施の形態に対応するオフセット補償機能付きD/A変換装置の構成を説明する。
図1に示すD/A変換装置100は、入力信号補正部110と、差動出力構成のD/A変換器130と、ローパスフィルタ140と、コンパレータ150と、コンパレータ150の前段に設けられた入力切替スイッチ160と、コンパレータ150の出力信号の極性を選択的に反転させるための極性切替回路170とを有する。入力切替スイッチ160および極性切替回路170は、モード切替信号によって制御される。なお、ローパスフィルタ140は、D/A変換器130に内蔵されていてもよい。
入力信号補正部110は、デジタル入力信号から最上位ビット(MSB:Most Significant Bit)を抽出するMSB抽出回路112と、極性切替回路170の出力およびMSB抽出回路112の出力(MSB信号)を用いて所定の判定処理を行う判定回路114と、判定回路114の出力を積分する第1の積分回路116と、後述する第1の入力モード時(図2参照)における第1のゼロクロス遅延値を一時的に格納する第1のレジスタ118と、後述する第2の入力モード時(図3参照)における第2のゼロクロス遅延値を一時的に格納する第2のレジスタ120と、第1のゼロクロス遅延値および第2のゼロクロス遅延値を用いて所定の演算/判定処理を行う演算/判定回路122と、演算/判定回路122の出力を積分する第2の積分回路124と、積分回路124の出力(DCオフセット補償値)を格納する第3のレジスタ126と、デジタル入力信号に対してDCオフセット補償値を加算する加算器128とを有する。デジタル入力信号の符号は、MSBから得られる。二つの積分回路116、124は、実質的にアップダウンカウンタで構成されている。本実施の形態では、アップダウンカウンタを用いた1LSB(Least Significant Bit)ずつ変化させる逐次近似方式を用いてデジタル入力信号を補正する。LSBはD/A変換器130の最小分解能である。
したがって、このオフセット補償機能付きD/A変換装置100では、コンパレータ150自体がDCオフセットを有することを考慮し、D/A変換器130の差動出力間DCオフセットおよびコンパレータ150自体のDCオフセットを考慮したトータルのDCオフセットを、負帰還制御により補正する。
次に、DCオフセットを補償するための動作を説明する。
この動作は、無線経路に送られるべき信号が存在する通常動作モード時における、第1のゼロクロス遅延値を求める段階(図2参照)と、第2のゼロクロス遅延値を求め、得られた第1と第2のゼロクロス遅延値を加算し、その値が正か負かゼロかを判定し、その判定結果を積分することでDCオフセット補償値を求め、得られたDCオフセット補償値を用いてデジタル入力信号を補正する段階(図3参照)とに大別される。
そして、以上の動作を繰り返すことにより、D/A変換器130の差動出力間DCオフセットを除去することができる。
以下、具体的に説明する。
図2に、通常動作モード時における第1のゼロクロス遅延値を求める動作(手順)が太線で示されている。
まず、各積分回路116、124のカウント値および各レジスタ118、120、126の値をゼロにリセットする。このとき、与えられたデジタル入力信号は、加算器128からそのまま出力されて、差動出力構成のD/A変換器130に与えられる。
D/A変換器130からは、位相が互いに反転した相補出力が得られ、さらにそれぞれローパスフィルタ140を通過して不要な雑音(高周波成分)が取り除かれる。ここでは、これら2つの出力信号を各々、「A+」、「A−」と表わす。A+はデジタル入力データに対して正相出力であり、A−は逆相出力とする。A+とA−の各信号は、入力切替スイッチ160を介してコンパレータ150に入力する。
入力切替スイッチ160は、図示するように、二つの入力端子a、bを、二つの出力端子c、dのいずれかにそれぞれ選択的に接続する機能を持つ。
図2に示す入力切替スイッチ160では、a端子とc端子が接続され、また、b端子とd端子が接続されている。この状態を、第1の入力モードとする。
この第1の入力モードのときには、極性切替回路170は、コンパレータ150の出力信号をそのまま通過させる。
コンパレータ150の出力信号{+1、−1}およびMSB抽出回路112から出力されるデジタル入力信号のMSB{+1、−1}は、判定回路114に入力される。判定回路114の出力信号{+1、0、−1}は、アップダウンカウンタで構成される第1の積分回路116に与えられる。ここで、判定回路114は、次の真理値表に従って動作する。また、「+1」はハイレベル、「−1」はローレベルをそれぞれ意味する。
積分回路(アップダウンカウンタ)116は、このとき与えられる判定回路114の出力信号が「+1」の時はダウンカウントし、「−1」の時はアップカウントし、「0」の時は何も動作しない。
このとき、積分回路(アップダウンカウンタ)116のカウント動作は、1回または複数回の連続したデジタル入力信号とローパスフィルタ140通過後のD/A変換器130のアナログ出力信号との立上り時のゼロクロス遅延および立下り時のゼロクロス遅延を含む期間行われる。
また、積分回路(アップダウンカウンタ)116のクロック周波数は、D/A変換器130のアナログ出力信号が1LSB変化することによるゼロクロス遅延値の変化時間を1周期とする周波数以上であることが望ましいが、その周波数よりも低い場合は、複数回の連続したデジタル入力信号とローパスフィルタ通過後のD/A変換器130のアナログ出力信号との立上り時のゼロクロス遅延および立下り時のゼロクロス遅延を含む期間、カウント動作を行うことにより、測定精度を向上させることができる。
積分回路(アップダウンカウンタ)116のカウント動作終了後、このときのカウント値が、第1のゼロクロス遅延値として第1のレジスタ118に格納される。
次に、図3に示すように、入力切替スイッチ160を制御して、a端子をd端子に接続し、b端子をc端子に接続する。これを第2の入力モードとする。
このとき、極性切替回路170は、コンパレータ150の出力信号の極性を反転する。すなわち、判定回路114には、コンパレータ150の反転出力信号およびMSB抽出回路112から出力されるデジタル入力信号のMSBが入力される。判定回路114の出力信号は、第1の積分回路116に与えられる。
このような状態で、積分回路(アップダウンカウンタ)116のカウント値をゼロに戻し、図2に示す第1の入力モード時と同様のカウント動作を行う。この結果得られるカウント値が、第2のゼロクロス遅延値として第2のレジスタ120に格納される。
そして、レジスタ118およびレジスタ120から、それぞれ第1および第2のゼロクロス遅延値を取り出し、演算/判定回路122にて、第1および第2のゼロクロス遅延値を加算し、その値が正か負かゼロかを判定する。この判定の結果(判定出力信号){+1、0、−1}は、アップダウンカウンタで構成される第2の積分回路124に与えられる。
積分回路(アップダウンカウンタ)124は、演算/判定回路122の出力信号が「+1」の時はアップカウントし、「−1」の時はダウンカウントし、「0」の時は何も動作しない。カウント動作終了後、このときのカウント値が、DCオフセット補償値として第3のレジスタ126に格納される。
そして、レジスタ126からDCオフセット補償値を取り出し、加算器128にて、デジタル入力信号にDCオフセット補償値を加算することにより、デジタル入力信号を補正する。
以上の動作を繰り返すことにより、D/A変換器130の差動出力間DCオフセットおよびコンパレータ150のDCオフセットを同時にほぼ完全に除去することができる。
ここで、上記の方法により、コンパレータ150自体が有するDCオフセットが完全にマスクされて見えなくなる理由を、図4〜図6を用いて具体的に説明する。ここでは、D/A変換器130の最小分解能(LSB)を1mVとする。
D/A変換器130の差動出力A+、A−は、互いに独立しているため、仮にD/A変換器130にDCオフセットがあればそれは差動出力間DCオフセットとして現れる。ここでは、D/A変換器130の相補出力のうち、A+のDCオフセットが−20mVであり、A−のDCオフセットが0mVであったと仮定する。
本来なら、2つの出力は、共に0mVになるはずである。したがって、この場合には、−20mVの差動出力間DCオフセットが生じていることになる。
図4は、コンパレータ150に全くDCオフセットがない場合の(A+)−(A−)の波形を示す図である。同図において、実線180は、デジタル入力信号を示し、破線182は、D/A変換器130にDCオフセット(−20mV)がある場合のローパスフィルタ140通過後のD/A変換器130のアナログ出力、つまり、オフセット補正前のフィルタ出力を示し、一点差線184は、D/A変換器130にDCオフセットがない場合のローパスフィルタ140通過後のD/A変換器130のアナログ出力、つまり、オフセット補正後のフィルタ出力を示している。
ここで、デジタル入力信号およびローパスフィルタ140通過後のD/A変換器130のアナログ出力信号それぞれの立上り時のゼロクロス遅延値および立下り時のゼロクロス遅延値に注目すると、本実施の形態では、DCオフセットがゼロ近傍においては、立上り時のゼロクロス遅延値は正のカウント値を取り、立下り時のゼロクロス遅延値は負のカウント値を取るような回路構成となっているため、立上り時のゼロクロス遅延値と立下り時のゼロクロス遅延値を加えた値と、D/A変換器130のDCオフセットは、ほぼ比例関係にある。
したがって、立上り時のゼロクロス遅延値と立下り時のゼロクロス遅延値を加えた値を測定することにより、D/A変換器130のDCオフセットを概算することができる。
すなわち、D/A変換器130のDCオフセットがない場合には、立上り時のゼロクロス遅延値(Txr10)と立下り時のゼロクロス遅延値(Txf10)を加えると、カウント値はゼロになる。
しかし、D/A変換器130にDCオフセット(−20mV)がある場合には、立上り時のゼロクロス遅延値(Txr1)と立下り時のゼロクロス遅延値(Txf1)を加えると、正のカウント値になる。
また、モード切替信号により入力切替スイッチ160を切り替えても、コンパレータ150のDCオフセットはゼロであるため、レジスタ118、120の値は、同じ正の値となる。
したがって、積分回路124は初期値に1だけカウントアップされ、そのカウント値がレジスタ126に格納される。そして、加算器128でレジスタ126の値がデジタル入力信号に加えられることにより、デジタル入力信号が補正される。
以上の動作を繰り返すことにより、最終的にD/A変換器130のDCオフセットが補正される。
図5は、コンパレータ150にDCオフセットがあり、かつ、第1のスイッチ状態(第1の入力モード)の場合の(A+)−(A−)の波形を示す図である。図4と同様、実線180は、デジタル入力信号を示し、破線182は、D/A変換器130にDCオフセット(−20mV)がある場合のローパスフィルタ140通過後のD/A変換器130のアナログ出力(つまり、オフセット補正前のフィルタ出力)を示し、さらに、一点差線186は、D/A変換器130とコンパレータ150のいずれにもDCオフセットがない理想的な状態におけるローパスフィルタ140通過後のD/A変換器130のアナログ出力(つまり、フィルタ理想出力)を示し、二点差線188は、D/A変換器130にDCオフセットがない場合のローパスフィルタ140通過後のD/A変換器130のアナログ出力、つまり、オフセット補正後のフィルタ出力の収束波形を示している。
また、図6は、コンパレータ150にDCオフセットがあり、かつ、第2のスイッチ状態(第2の入力モード)の場合の(A+)−(A−)の波形を示す図である。図5と同様、実線180は、デジタル入力信号を示し、破線182は、D/A変換器130のDCオフセット(−20mV)がある場合のローパスフィルタ140通過後のD/A変換器130のアナログ出力(つまり、オフセット補正前のフィルタ出力)を示し、一点差線186は、D/A変換器130とコンパレータ150のいずれにもDCオフセットがない理想的な状態におけるローパスフィルタ140通過後のD/A変換器130のアナログ出力(つまり、フィルタ理想出力)を示し、さらに、二点差線190は、D/A変換器130にDCオフセットがない場合のローパスフィルタ140通過後のD/A変換器130のアナログ出力、つまり、オフセット補正後のフィルタ出力の収束波形を示している。
ここで、最初に、コンパレータ150にDCオフセットがあり、かつ、D/A変換器130のDCオフセットが−20mVある場合、つまり、オフセット補正開始時のゼロクロス遅延値を見てみる。
図5における第1のスイッチ状態の場合において、立上り時のゼロクロス遅延値(Txr2)は、図4におけるコンパレータ150にDCオフセットがない場合のTxr1よりも、コンパレータ150のDCオフセットによる遅延値(Ta)だけ小さい値になる。すなわち、Txr2=Txr1−Taとなる。また、立下り時のゼロクロス遅延値(Txf2)は、図4におけるTxf1よりもTaだけ大きい値になる。すなわち、Txf2=Txf1+Taとなる。したがって、第1のゼロクロス遅延値(Txr2+Txf2)は、Txr1+Txf1となる。
一方、図6における第2のスイッチ状態の場合において、立上り時のゼロクロス遅延値(Txr3)は、図4におけるコンパレータ150にDCオフセットがない場合のTxr1よりも、コンパレータ150のDCオフセットによる遅延値(Ta)だけ大きい値になる。すなわち、Txr3=Txr1+Taとなる。また、立下り時のゼロクロス遅延値(Txf3)は、図4におけるTxf1よりもTaだけ小さい値になる。すなわち、Txf3=Txf1−Taとなる。したがって、第2のゼロクロス遅延値(Txr3+Txf3)は、Txr1+Txf1となる。
そして、第1のゼロクロス遅延値(Txr2+Txf2)と第2のゼロクロス遅延値(Txr3+Txf3)を加算すると、次のようになる。
(Txr2+Txf2)+(Txr3+Txf3)
=(Txr1+Txf1)+(Txr1+Txf1)
=2(Txr1+Txf1)
(Txr2+Txf2)+(Txr3+Txf3)
=(Txr1+Txf1)+(Txr1+Txf1)
=2(Txr1+Txf1)
すなわち、第1のゼロクロス遅延値(Txr2+Txf2)と第2のゼロクロス遅延値(Txr3+Txf3)の合計は、コンパレータ150にDCオフセットがない場合のゼロクロス遅延値(Txr1+Txf1)の2倍に等しくなり、コンパレータ150のDCオフセットによる遅延値がキャンセルされたことになる。
次に、コンパレータ150のDCオフセットおよびD/A変換器130のDCオフセットが補正された時のゼロクロス遅延値を見てみる。
図5における第1のスイッチ状態の場合において、立上り時のゼロクロス遅延値(Txr11)は、図4におけるコンパレータ150にDCオフセットがない場合のTxr10よりも、コンパレータ150のDCオフセットによる遅延値(Tb)だけ小さい値になる。すなわち、Txr11=Txr10−Tbとなる。また、立下り時のゼロクロス遅延値(Txf11)は、図4におけるTxf10よりもTbだけ大きい値になる。すなわち、Txf11=Txf10+Tbとなる。したがって、第1のゼロクロス遅延値(Txr11+Txf11)は、Txr10+Txf10となる。
一方、図6における第2のスイッチ状態の場合において、立上り時のゼロクロス遅延値(Txr12)は、図4におけるコンパレータ150にDCオフセットがない場合のTxr10よりも、コンパレータ150のDCオフセットによる遅延値(Tb)だけ大きい値になる。すなわち、Txr12=Txr10+Tbとなる。また、立下り時のゼロクロス遅延値(Txf12)は、図4におけるTxf10よりもTbだけ小さい値になる。すなわち、Txf12=Txf10−Tbとなる。したがって、第2のゼロクロス遅延値(Txr12+Txf12)は、Txr10+Txf10となる。
そして、第1のゼロクロス遅延値(Txr11+Txf11)と第2のゼロクロス遅延値(Txr12+Txf12)を加算すると、次のようになる。
(Txr11+Txf11)+(Txr12+Txf12)
=(Txr10+Txf10)+(Txr10+Txf10)
=2(Txr10+Txf10)
(Txr11+Txf11)+(Txr12+Txf12)
=(Txr10+Txf10)+(Txr10+Txf10)
=2(Txr10+Txf10)
すなわち、第1のゼロクロス遅延値(Txr11+Txf11)と第2のゼロクロス遅延値(Txr12+Txf12)の合計は、コンパレータ150にDCオフセットがない場合のゼロクロス遅延値(Txr10+Txf10)の2倍に等しくなり、コンパレータ150のDCオフセットによる遅延値がキャンセルされたことになる。
このように、本実施の形態によれば、入力切替スイッチ160を切り替えて、第1のゼロクロス遅延値と第2のゼロクロス遅延値を測定し、得られた2つのゼロクロス遅延値を加算し、その値が正か負かゼロかを判定し、その結果を積分することで、DCオフセット補償値を生成し、そして、加算器128によりDCオフセット補償値をデジタル入力信号に加算して補正するという一連の動作を繰り返すことにより、コンパレータ150のDCオフセットの影響を受けずにD/A変換器130の差動出力間DCオフセットをほぼ完全に除去することができる。
なお、本実施の形態において、第1の入力モード時と第2の入力モード時の極性切替回路170の動作を逆にした場合は、判定回路114の動作を判定出力が同じになるように変更すればよい。
また、判定回路114の判定出力において+1と−1を入れ替えた場合は、積分回路116のアップダウンカウンタのカウントアップとカウントダウンの動作を逆にすればよい。
また、積分回路116のアップダウンカウンタのカウントアップとカウントダウンの動作を逆にした場合は、レジスタ118の第1のゼロクロス遅延値とレジスタ120の第2のゼロクロス遅延値の極性が入れ替わるため、コンパレータ150のDCオフセットによる遅延値の影響を打ち消すように演算/判定回路122の動作を変更すればよい。
また、演算/判定回路122の判定出力において+1と−1を入れ替えた場合は、積分回路124のアップダウンカウンタのカウントアップとカウントダウンの動作を逆にすればよい。
また、積分回路124のアップダウンカウンタのカウントアップとカウントダウンの動作を逆にした場合は、レジスタ126のDCオフセット補償値の極性が入れ替わるため、極性に合わせて加算器128にするか減算器にするかを選択すればよい。
(実施の形態2)
実施の形態2は、実施の形態1では本発明を差動出力タイプのD/A変換器のオフセット補償に用いた場合であるのに対し、本発明をシングル出力タイプのD/A変換器のオフセット補償に用いた場合である。
実施の形態2は、実施の形態1では本発明を差動出力タイプのD/A変換器のオフセット補償に用いた場合であるのに対し、本発明をシングル出力タイプのD/A変換器のオフセット補償に用いた場合である。
図7は、本発明の実施の形態2に係るオフセット補償機能付きD/A変換装置の構成を示すブロック図である。なお、このD/A変換装置200は、図1に示すD/A変換装置100と同様の基本的構成を有しており、同一の構成要素には同一の符号を付し、その説明を省略する。
本実施の形態の特徴は、実施の形態1における差動出力タイプのD/A変換器130に代えて、シングル出力タイプのD/A変換器210を用いることである。D/A変換器210の出力は、CDMAフィルタ(ローパスフィルタ:LPF)220を通じて不要な雑音(高周波成分)が取り除かれる。この場合、入力切替スイッチ160の一方の入力(A+)は、CDMAフィルタ220通過後のD/A変換器210の出力信号であり、他方の入力(A−)は、基準電圧である。基準電圧は、例えば、理想的なD/A変換器の出力電圧に相当し、ここでは、電源230によって与えられる。なお、CDMAフィルタ220は、D/A変換器210に内蔵されていてもよい。
本実施の形態において、DCオフセットを測定し、デジタル入力信号を補正する動作は、実施の形態1において図4〜図6を用いて説明した動作と全く同様である。ただし、本実施の形態で用いる基準電圧は、必ずしも理想的なD/A変換器の出力に相当する電圧である必要はなく、一定の電圧値であればよい。
また、本実施の形態においても、実施の形態1で説明したように、第1の入力モード時と第2の入力モード時の極性切替回路170の動作を逆にした場合は、判定回路114の動作を判定出力が同じになるように変更すればよい。また、判定回路114の判定出力において+1と−1を入れ替えた場合は、積分回路116のアップダウンカウンタのカウントアップとカウントダウンの動作を逆にすればよい。また、積分回路116のアップダウンカウンタのカウントアップとカウントダウンの動作を逆にした場合は、レジスタ118の第1のゼロクロス遅延値とレジスタ120の第2のゼロクロス遅延値の極性が入れ替わるため、コンパレータ150のDCオフセットによる遅延値の影響を打ち消すように演算/判定回路122の動作を変更すればよい。また、演算/判定回路122の判定出力において+1と−1を入れ替えた場合は、積分回路124のアップダウンカウンタのカウントアップとカウントダウンの動作を逆にすればよい。また、積分回路124のアップダウンカウンタのカウントアップとカウントダウンの動作を逆にした場合は、レジスタ126のDCオフセット補償値の極性が入れ替わるため、極性に合わせて加算器128にするか減算器にするかを選択すればよい。
(実施の形態3)
実施の形態3は、実施の形態1では1LSBずつ変化させる逐次近似方式を用いてデジタル入力信号を補正するのに対し、ダイレクト補正方式を用いてデジタル入力信号を一挙に補正する場合である。
実施の形態3は、実施の形態1では1LSBずつ変化させる逐次近似方式を用いてデジタル入力信号を補正するのに対し、ダイレクト補正方式を用いてデジタル入力信号を一挙に補正する場合である。
図8は、本発明の実施の形態3に係るオフセット補償機能付きD/A変換装置の構成を示すブロック図である。なお、このD/A変換装置300は、図1に示すD/A変換装置100と同様の基本的構成を有しており、同一の構成要素には同一の符号を付し、その説明を省略する。
本実施の形態の特徴は、実施の形態1の入力信号補正部110を一部変更した入力信号補正部310を有することである。本実施の形態では、第1のゼロクロス遅延値をレジスタ118に格納し、第2のゼロクロス遅延値をレジスタ120に格納する構成までは実施の形態1と同様であるが、2つのレジスタ118、120の内容からレジスタ126aの内容を作成する方法が異なる。
すなわち、実施の形態1では、第1のゼロクロス遅延値と第2のゼロクロス遅延値を加算した値をもとに逐次近似的にデジタル入力信号を補正する方式を用いるのに対し、本実施の形態では、演算回路312にて、第1のゼロクロス遅延値と第2のゼロクロス遅延値の平均値を求め、得られた平均値をDCオフセット補償値としてレジスタ126aに格納する。そして、レジスタ126aからDCオフセット補償値を取り出し、加算器128にて、デジタル入力信号にDCオフセット補償値を加算することにより、デジタル入力信号を一挙に補正する方式を用いている。
したがって、本実施の形態によれば、DCオフセットの変化に対して、応答性を向上させることができる。
なお、補正の精度を確保するため、複数回の連続したデジタル入力信号およびローパスフィルタ140通過後のD/A変換器130のアナログ出力信号それぞれの、立上り時のゼロクロス遅延および立下り時のゼロクロス遅延を含む期間の間、カウント動作を行うことにより、測定精度を向上させることが望ましい。
(実施の形態4)
実施の形態4は、差動出力タイプのD/A変換器のオフセット補償を行う実施の形態3を、シングル出力タイプのD/A変換器のオフセット補償を行うように変更した場合である。
実施の形態4は、差動出力タイプのD/A変換器のオフセット補償を行う実施の形態3を、シングル出力タイプのD/A変換器のオフセット補償を行うように変更した場合である。
図9は、本発明の実施の形態4に係るオフセット補償機能付きD/A変換装置の構成を示すブロック図である。なお、このD/A変換装置400は、図2および図3にそれぞれ示すD/A変換装置200、300と同様の基本的構成を有しており、同一の構成要素には同一の符号を付し、その説明を省略する。
本実施の形態の特徴は、実施の形態3における差動出力タイプのD/A変換器130に代えて、シングル出力タイプのD/A変換器210を用いることである。実施の形態2と同様、D/A変換器210の出力は、CDMAフィルタ(ローパスフィルタ:LPF)220を通じて不要な雑音(高周波成分)が取り除かれる。この場合、入力切替スイッチ160の一方の入力(A+)は、CDMAフィルタ220通過後のD/A変換器210の出力信号であり、他方の入力(A−)は、基準電圧(例えば、理想的なD/A変換器の出力電圧に相当)である。基準電圧は、電源230によって与えられる。
(実施の形態5)
図10は、本発明のオフセット補償機能付きD/A変換装置を用いた、デジタル無線送信機の構成の一例を示すブロック図である。
図10は、本発明のオフセット補償機能付きD/A変換装置を用いた、デジタル無線送信機の構成の一例を示すブロック図である。
図10に示すデジタル無線送信機500は、デジタル変調器510と、I、Qそれぞれに対応したD/A変換装置(本発明のオフセット補償機能付きD/A変換装置)520a、520bと、直交変調器530と、送信回路540と、アンテナ550とを有する。デジタル変調器510は、例えば、拡散変調器である。また、直交変調器530は、例えば、QPSK変調器である。
例えば、デジタル変調器510と、D/A変換装置520a、520bおよび直交変調器530と、送信回路540とは、それぞれ、一つのLSIに集積されている。
本実施の形態によれば、D/A変換装置520a、520bとして本発明のオフセット補償機能付きD/A変換装置100〜400を用いるため、DCオフセットがキャンセルされており、二つのD/A変換装置520a、520bの入出力特性が一致し、I、Qそれぞれの送信信号の位相が一致する。そのため、正確な送信が可能となる。
本発明は、コンパレータにDCオフセットが存在しても、D/A変換器のDCオフセットをほぼ完全に除去することができるという効果を有し、例えば、通信用途のみならず、オーディオ機器等においても利用することができる。すなわち、デジタル無線通信機に内蔵されるD/A変換器のDCオフセットを補償する装置のみならず、オーディオ機器等に内蔵されるD/A変換器のDCオフセットを補償する装置としても有用である。
100、200、300、400 オフセット補償機能付きD/A変換装置
110、310 入力信号補正部
112 MSB抽出回路
114 判定回路
116、124 積分回路
118、120、126、126a レジスタ
122 演算/判定回路
128 加算器
130 差動出力タイプD/A変換器
140 ローパスフィルタ
150 コンパレータ
160 入力切替スイッチ
170 極性切替回路
210 シングル出力タイプD/A変換器
220 CDMAフィルタ
230 電源
312 演算回路
500 デジタル無線送信機
510 デジタル変調器
520a、520b D/A変換装置
530 直交変調器
540 送信回路
550 アンテナ
110、310 入力信号補正部
112 MSB抽出回路
114 判定回路
116、124 積分回路
118、120、126、126a レジスタ
122 演算/判定回路
128 加算器
130 差動出力タイプD/A変換器
140 ローパスフィルタ
150 コンパレータ
160 入力切替スイッチ
170 極性切替回路
210 シングル出力タイプD/A変換器
220 CDMAフィルタ
230 電源
312 演算回路
500 デジタル無線送信機
510 デジタル変調器
520a、520b D/A変換装置
530 直交変調器
540 送信回路
550 アンテナ
Claims (9)
- D/A変換器のDCオフセットを補償する、オフセット補償機能付きD/A変換装置であって、
2つの入力端子を有し、少なくとも一方の入力端子に前記D/A変換器の出力信号が入力されるコンパレータと、
送信信号を送信する通常動作中に、前記コンパレータに入力される、少なくとも一方が前記D/A変換器の出力信号である信号対を切り替える切替手段と、
前記コンパレータに入力する信号対を切り替える前および切り替えた後に、それぞれ、前記D/A変換器の出力信号の立上り時および立下り時におけるゼロクロス遅延値を測定し、加算することにより、前記コンパレータに入力する信号対を切り替える前の第1のゼロクロス遅延値および前記コンパレータに入力する信号対を切り替えた後の第2のゼロクロス遅延値を生成するゼロクロス遅延値生成手段と、
前記第1のゼロクロス遅延値および前記第2のゼロクロス遅延値を用いて、前記DCオフセットの補償値を生成する補償値生成手段と、
前記補償値を用いて、前記D/A変換器へのデジタル入力信号を補正する補正手段と、
を有することを特徴とするオフセット補償機能付きD/A変換装置。 - 前記D/A変換器は、位相が反転した2系統のアナログ信号を出力する差動出力タイプであり、
前記コンパレータには、前記切替手段を介して前記D/A変換器の2系統のアナログ信号が入力される、
ことを特徴とする請求項1記載のオフセット補償機能付きD/A変換装置。 - 前記D/A変換器は、位相が同一の1系統のアナログ信号のみを出力するシングル出力タイプであり、
前記コンパレータには、前記切替手段を介して前記D/A変換器の1系統のアナログ信号と所定の基準電圧とがそれぞれ入力される、
ことを特徴とする請求項1記載のオフセット補償機能付きD/A変換装置。 - 前記補償値生成手段は、
前記第1のゼロクロス遅延値および前記第2のゼロクロス遅延値を用いて逐次近似的に前記DCオフセットの補償値を生成する、
ことを特徴とする請求項1記載のオフセット補償機能付きD/A変換装置。 - 前記補償値生成手段は、
前記第1のゼロクロス遅延値と前記第2のゼロクロス遅延値を加算し、加算結果の符号を判定し、判定結果を積分することにより、前記DCオフセットの補償値を生成する、
ことを特徴とする請求項4記載のオフセット補償機能付きD/A変換装置。 - 前記補償値生成手段は、
前記第1のゼロクロス遅延値と前記第2のゼロクロス遅延値の平均値を算出することにより、前記DCオフセットの補償値を生成する、
ことを特徴とする請求項1記載のオフセット補償機能付きD/A変換装置。 - 前記ゼロクロス遅延値の測定は、1回のデジタル入力信号と前記D/A変換器の出力信号との立上り時のゼロクロス遅延および立下り時のゼロクロス遅延を含む期間行われる、ことを特徴とする請求項1記載のオフセット補償機能付きD/A変換装置。
- 前記ゼロクロス遅延値の測定は、複数回の連続したデジタル入力信号と前記D/A変換器の出力信号との立上り時のゼロクロス遅延および立下り時のゼロクロス遅延を含む期間行われる、ことを特徴とする請求項1記載のオフセット補償機能付きD/A変換装置。
- コンパレータの少なくとも一方の入力端子にD/A変換器の出力信号を入力し、前記コンパレータの出力信号を用いて、前記D/A変換器のDCオフセットを補償する方法であって、
送信信号を送信する通常動作中に、前記コンパレータに入力される、少なくとも一方が前記D/A変換器の出力信号である信号対を切り替えるステップと、
前記コンパレータに入力する信号対を切り替える前および切り替えた後に、それぞれ、前記D/A変換器の出力信号の立上り時および立下り時におけるゼロクロス遅延値を測定し、加算することにより、前記コンパレータに入力する信号対を切り替える前の第1のゼロクロス遅延値および前記コンパレータに入力する信号対を切り替えた後の第2のゼロクロス遅延値を生成するステップと、
前記第1のゼロクロス遅延値および前記第2のゼロクロス遅延値を用いて、前記DCオフセットの補償値を生成するステップと、
前記補償値を用いて、前記D/A変換器へのデジタル入力信号を補正するステップと、
を有することを特徴とするD/A変換装置のオフセット補償方法。
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2004
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