KR100583962B1 - 반도체 장치의 트랜지스터들 및 그 제조 방법들 - Google Patents

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Abstract

반도체 장치의 트랜지스터들 및 그 제조 방법들을 제공한다. 상기 트랜지스터 및 그 제조 방법들은 게이트 패턴에 실리 사이드 공정을 실시해서 그 패턴의 전부분을 실리 사이드 막(Silicide layer)으로 형성하여 트랜지스터의 전기적 특성을 개선하는 방안을 제시해준다. 이를 위해서, 상기 트랜지스터 및 그 제조 방법들은 반도체 기판에 활성영역을 형성하는 것을 포함한다. 상기 활성영역을 갖는 반도체 기판에 전극 영역 들 및 전극 영역들을 감싸는 확산 방지 영역들이 배치된다. 상기 전극 영역들 사이에 배치되도록 반도체 기판 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 게이트 패턴이 배치되는데, 상기 게이트 패턴은 실리 사이드 막으로 형성한다. 상기 게이트 패턴의 측부들로부터 이격되고 동시에 전극 영역들에 전기적으로 각각 접속하는 전극 패턴들을 형성한다. 이를 통해서, 상기 게이트 패턴을 갖는 트랜지스터는 반도체 장치의 구동 동안 게이트 패턴 내의 디플리이션 정전용량(Depletion Capacitace)을 줄여서 전류 구동 능력을 향상시킬 수 있다.
전극 영역, 확산 방지 영역, 게이트 패턴, 게이트 절연막, 실리 사이드 막.

Description

반도체 장치의 트랜지스터들 및 그 제조 방법들 {Transistors of A Semiconductor Device And Fabrication Methods Thereof}
도 1 은 본 발명의 트랜지스터를 보여주는 배치도.
도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 트랜지스터를 보여주는 단면도.
도 3 내지 도 14 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취해서 본 발명의 트랜지스터의 제조 방법을 설명해주는 단면도들.
본 발명은 반도체 장치의 개별 소자들 및 그 제조 방법들에 관한 것으로서, 상세하게는 반도체 장치의 트랜지스터들 및 그 제조 방법들에 관한 것이다.
일반적으로, 반도체 장치는 사용자의 욕구에 대처하기 위해서 개별 소자들을 구비하여 그 장치의 전기적 특성을 사용자에게 나타낸다. 상기 개별 소자들은 커패시터 및 트랜지스터 등을 일컫는다. 이때에, 상기 트랜지스터는 게이트 패턴 및 그 패턴과 중첩하도록 반도체 기판에 배치된 불순물 영역들을 포함한다. 상기 트랜지스터는 그 전기적 특성이 게이트 패턴 및 불순물 영역들에 의존한다. 상기 게이트 패턴은 적어도 하나의 도전막을 사용해서 형성하는데, 상기 도전막은 단독으로 도핑된 폴리 실리콘 막 또는 그 막에 금속 실리 사이드 막을 적층해서 형성할 수 있다. 상기 불순물 영역들은 각각이 트랜지스터의 소오스 및 드레인 영역들을 한정하는 역할을 하며, 이 영역은 반도체 기판에 한 번 이상의 이온 주입 공정들을 실시해서 형성할 수 있다.
그러나, 상기 게이트 패턴은 트랜지스터의 구동 동안 반도체 기판과 커패시터를 이루어서 그 패턴 내에 도핑된 불순물 이온들이 확산을 일으키는 현상을 보인다. 상기 불순물 이온들의 확산은 게이트 패턴 내에 디플리이션 정전용량(Depletion Capacitance)을 형성한다. 상기 디플리이션 정전용량은 게이트 패턴에 인가된 전압을 반도체 기판에 즉시 전달하지 못하게 한다. 그리고, 상기 디플리이션 정전용량은 그 정전용량에 해당하는 만큼의 강하된 전압을 만들기 때문에 트랜지스터의 구동 능력을 떨어뜨린다. 따라서, 상기 도전막을 갖는 게이트 패턴은 반도체 장치에 대한 반도체 제조 공정의 용이성을 제공하나 그 장치의 구동 동안 디플리이션 정전용량을 억제할 수 있는 방안이 적용되어지는 것이 필요하다.
한편, "개선된 전기적 특성을 갖는 서브 마이크론 이하의 모스펫 구조들을 만드는 방법(Method For Making Deep Sub-Micron MOSFET Structures Having Improved Electrical Characteristics)" 이 미국특허공보 제 6,124,177 호(U.S PATENT No. 6,124,177)에 크롱 정 린(Chrong Jung Lin) 등에 의해 개시된 바 있다.
상기 미국특허공보 제 6,124,177 호에 따르면, 이 방법은 아크 모양(Arch Shape)의 게이트 패턴을 반도체 기판에 형성하는 것을 포함한다. 상기 게이트 패턴 은 도핑이 안된 폴리 실리콘 막이다. 상기 게이트 패턴을 이온 주입 마스크로 사용해서 그 기판에 이온 주입 공정들을 실시해서 소오스 및 드레인 N- 영역들(Source and Drain N- Areas)을 형성한다. 상기 소오스 및 드레인 N- 영역들은 각각이 게이트 패턴과 중첩하고 동시에 그 패턴에서 멀어지는 방향으로 농도 기울기가 완만한 불순물 영역들이다.
또한, 상기 방법은 게이트 패턴의 측벽들을 감싸지 않는 게이트 스페이서들을 형성하는 것을 포함한다. 즉, 상기 게이트 스페이서들은 그 스페이서들 및 게이트 패턴의 측벽들 사이에 빈 공간들(Air Spacers)을 형성한다. 다음으로, 상기 게이트 스페이서들 및 상기 게이트 패턴을 이온 주입 마스크로 사용해서 반도체 기판에 이온 주입 공정을 실시해서 그 기판에 N+ 소오스 및 드레인 콘택 영역들(N+ Source and Drain Contact Areas)을 형성한다. 상기 게이트 패턴은 소오스 및 드레인 N- 영역들과 함께 N+ 소오스 및 드레인 콘택 영역들을 형성하는 동안 그 패턴의 불순물 농도의 타입이 결정된다. 그리고, 상기 N+ 소오스/ 드레인 콘택 영역들을 갖는 반도체 기판에 실리 사이드 공정을 수행해서 그 콘택 영역들 및 게이트 패턴에 실리 사이드 막을 동시에 형성한다.
그러나, 상기 방법은 실리 사이드 공정을 통하여 게이트 패턴의 상부의 일부분을 실리 사이드 막(Silicide Layer)으로 변환시켜서 트랜지스터를 형성하는 것을 포함하는데, 이는 반도체 장치의 구동 동안 게이트 패턴의 나머지인 도핑된 폴리 실리콘 막 내 불순물 이온들의 확산에 의한 디플리이션 정전용량(Depletion Capacitance)의 발생을 피할 수 없게 한다. 따라서, 상기 디플리이션 정전 용량의 발생을 억제할 수는 방안이 필요되어진다.
본 발명의 실시예는 반도체 장치 내에 실리 사이드 막(Silicide Layer)으로 된 게이트 패턴을 구비해서 그 장치의 구동 동안 게이트 패턴의 디플리이션 정전용량(Depletion Capacitance)을 최소화하는 데 적합한 반도체 장치의 트랜지스터들을 제공하는데 있다.
본 발명의 다른 실시예는 희생 폴리막 패턴(Sacrified Poly Layer Pattern)에 실리 사이드 공정을 실시해서 그 폴리막 패턴을 완전히 실리 사이드 화시킨 게이트 패턴을 형성해서 디플리이션 정전용량을 억제할 수 있는 반도체 장치의 트랜지스터들의 제조 방법들을 제공하는데 있다.
본 발명의 실시예는 반도체 장치의 트랜지스터를 제공한다.
이 트랜지스터는 반도체 기판에 배치된 활성 영역 및 그 영역에 대응되도록 배치된 전극 영역들 및 확산 방지 영역들을 포함한다. 상기 확산 방지 영역들은 각각이 상기 전극 영역들을 감싸도록 배치된다. 상기 게이트 절연막이 활성 영역 상에 배치되는데, 그 절연막은 전극 영역들 사이에 위치된다. 그리고, 상기 게이트 절연막 상에 하나의 도전형을 갖는 게이트 패턴이 배치된다. 상기 게이트 패턴은 실리 사이드 막으로 형성된 것이다. 상기 게이트 패턴의 측부들로부터 이격되도록 전극 패턴들이 각각 배치되는데, 상기 전기 영역들은 전극 패턴들에 전기적으로 각각 접속된다.
본 발명의 다른 실시예는 반도체 장치의 트랜지스터의 제조방법을 제공한다.
상기 제조방법은 마스크 패턴들을 갖는 반도체 기판 상에 마스크 스페이서들을 형성하는 것을 포함한다. 상기 마스크 스페이서들은 마스크 패턴들의 측벽에 배치해서 반도체 기판의 주 표면을 노출시키도록 형성한다. 그리고, 상기 마스크 스페이서들로 노출된 상기 반도체 기판의 주 표면 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 희생 폴리막 패턴(Sacrified Poly Layer Pattern)을 형성하는데, 상기 희생 폴리막 패턴은 마스크 스페이서들 사이에 위치하도록 형성한다. 다음으로, 상기 마스크 패턴들 및 마스크 스페이서들을 이온 주입 마스크로 사용해서 희생 폴리막 패턴에 제 1 이온 주입 공정을 실시하여 그 폴리막 패턴에 불순물 이온들을 주입한다. 상기 희생 폴리막 패턴에 실리 사이드 공정을 실시하여 그 폴리막 패턴을 실리 사이드 막으로 변형시켜서 게이트 패턴을 형성한다. 상기 마스크 패턴들 및 마스크 스페이서들을 제거한다. 상기 게이트 패턴을 이온 주입 마스크로 사용해서 상기 반도체 기판에 제 2 및 제 4 이온 주입 공정들을 차례로 실시한다. 이를 통해서, 상기 제 2 및 제 4 이온 주입 공정들은 반도체 기판에 불순물 전극 한정 영역들 및 확산 방지 영역들과 함께 불순물 전극 영역들을 형성한다. 상기 불순물 전극 한정 영역 및 불순물 전극 영역은 하나의 전극 영역을 형성한다. 상기 전극 영역들과 전기적으로 각각 접속하는 전극 패턴들을 형성한다.
본 발명의 실시예들을 첨부한 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명의 트랜지스터를 보여주는 배치도이고, 도 2 는 도 1 의 절 단선 Ⅰ-Ⅰ' 를 따라서 취한 트랜지스터를 보여주는 단면도이다.
도 1 및 도 2 를 참조하면, 반도체 기판(10)에 활성 영역(15)이 배치되고, 상기 활성영역(15) 상의 소정 부분에 게이트 절연막(60)이 위치된다. 상기 게이트 절연막(60) 상에 게이트 패턴(78)이 형성되고, 상기 게이트 패턴(78)은 그 측벽들에 게이트 스페이서(120)들을 각각 갖는다. 상기 게이트 스페이서(120)들은 게이트 패턴(78)들의 상면을 노출하도록 배치될 수 있다. 상기 게이트 패턴(78)은 그 패턴의 직각 방향으로 절단한 단면이 정방형 또는 직방형을 갖는다. 상기 게이트 패턴(78)은 하나의 도전형을 갖는 실리 사이드 막(Silicide Layer)이고, 상기 게이트 스페이서(120)는 실리콘 질화막(Si3N4)인 것이 바람직하다. 또한, 상기 게이트 스페이서(120)는 실리콘 산화막(SiO2)일 수도 있다. 상기 게이트 절연막(60)은 SiOx, SiOxNy, HfOx, ZrOx 또는 그들의 복합막 중의 선택된 하나이고, 상기 실리 사이드 막은 Ti, Co, Ni, Ta 및 그 조합물 중의 선택된 하나의 금속막과 도핑된 폴리 실리콘 막의 결합으로 이루어진 것이다.
상기 게이트 패턴(78)을 갖는 반도체 기판에 전극 영역(140)들 및 확산 방지 영역(115)들이 배치되는데, 상기 전극 영역(140)들은 게이트 절연막(60)을 사이에 두고 게이트 패턴(78)과 중첩한다. 상기 전극 영역(140)들의 각각은 불순물 전극 한정 영역(105) 및 불순물 전극 영역(135)으로 구성되고, 상기 불순물 전극 한정 영역(105) 및 불순물 전극 영역(135)은 LDD(Lightly Doped Drain) 구조를 이룬다. 상기 확산 방지 영역(115)들은 각각이 게이트 스페이서(120)들와 중첩하고 동시에 전극 영역(140)들을 감싼다. 상기 전극 영역(140)들 사이에 채널 영역(45)이 위치된다. 상기 게이트 패턴(78)이 하나의 도전형을 갖는 경우에, 상기 확산 방지 영역(115)들 및 채널 영역(45)은 게이트 패턴(78)와 다른 도전형을 가지고 동시에 상기 전극 영역(140)들은 게이트 패턴(78)과 동일한 도전형을 갖는다.
상기 전극 영역(140)들에 게이트 패턴(78)과 절연된 전극 패턴(160)들이 각각 배치된다. 상기 전극 패턴(160)들은 전극 영역(140)들과 전기적으로 접속되는데, 상기 전극 패턴(160)들은 Ti, Co, Ni, Ta 및 그 조합물 중의 선택된 하나의 금속막과 반도체 기판(10)의 결합으로 이루어진 것이다.
이를 통해서, 상기 게이트 패턴(78)은 N-MOSFET(Metal Oxide Silicon Field Effect Transistor) 및 P-MOSFET 과 함께 C-MOSFET(Complementary MOSFET) 중의 어느 하나를 구성하기 위해서 반도체 기판(10) 상에 배치되어질 수 있다. 즉, 상기 게이트 패턴(78)이 N 타입 도전형의 폴리 실리콘 막과 동일한 페르미 에너지 레벨(Fermi Energy Level)을 가지면, 상기 전극 영역(140)들 및 확산 방지 영역(115)들은 각각이 N 타입 및 P 타입의 도전형들을 갖게되어서 N-MOSFET 을 결정한다. 더불어서, 상기 게이트 패턴(78)이 P 타입 도전형의 폴리 실리콘 막과 동일한 페르미 에너지 레벨(Fermi Energy Level)을 가지면, 상기 전극 영역(140)들 및 확산 영역(115)들은 각각이 P 타입 및 N 타입의 도전형들을 갖게되어서 P-MOSFET 을 결정한다. 그리고, 상기 반도체 기판(10) 상에 NMOS 및 PMOS 영역들을 구분시키고 동시에 그 영역들의 각각에 게이트 패턴(78)을 할당해서 C-MOSFET이 형성될 수도 있다.
이제, 본 발명의 제조 방법을 첨부된 도면들 및 바람직한 실시예들을 통해서 설명하기로 한다.
도 3 내지 도 14 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취해서 본 발명의 트랜지스터의 제조 방법을 설명해주는 단면도들이다.
도 3 내지 도 4 를 참조하면, 활성 영역(15)을 갖는 반도체 기판에 패드 막(20)을 형성하고, 상기 패드 막(20)을 덮는 마스크 막(30)을 형성한다. 상기 마스크 막(30)을 사용해서 활성 영역(15)의 패드 막(20) 상에 마스크 패턴(34)들을 형성하고, 상기 마스크 패턴(34)들을 이온 주입 마스크로 사용해서 반도체 기판(10)에 불순물 한정 영역(40)을 형성한다. 그리고, 상기 마스크 패턴(34)들을 갖는 반도체 기판 상에 컨포멀하게 마스크 스페이서 막(50)을 형성한다.
상기 마스크 막(30) 및 마스크 스페이서 막(50)은 동일한 식각률을 갖는 절연막으로 형성하고, 그 막들(30, 50)의 각각은 SixNy/ SiOx/ SixNy, SixNy/ SiOx, SiOx/ SixNy, SiOx/ SixNy/ SiOx, 및 SixNy 중의 선택된 하나를 사용해서 형성한다. 상기 불순물 한정 영역(40)은 N-MOSFET 인 경우 P 타입의 불순물 이온들(Impurity Ions)을 주입해서 형성하고, P-MOSFET 인 경우 N 타입의 불순물 이온들을 주입해서 형성한다. 상기 불순물 한정 영역(40)은 반도체 기판(10) 아래의 주 표면 근처에 위치하도록 불순물 이온들의 에너지(Energy) 및 도즈(Dose)를 조절해서 형성한다.
도 5 및 도 6 을 참조하면, 상기 마스크 패턴(34)들의 상면이 노출되도록 마스크 스페이서 막(50)에 식각 공정을 수행해서 그 패턴들의 측벽들에 마스크 스페이서(55)들을 형성한다. 상기 식각 공정은 패드 막(20)을 식각해서 마스크 스페이 서(55)들을 통하여 반도체 기판(10)의 주 표면을 노출시킨다.
상기 반도체 기판(10)의 주 표면 상에 게이트 절연막(60)을 형성하고, 상기 게이트 절연막(60)을 갖는 반도체 기판 상에 희생 폴리막(Sacrified Poly Layer; 70)을 형성한다. 상기 게이트 절연막(60)은 SiOx, SiOxNy, HfOx, ZrOx 및 그들의 복합막 중의 선택된 하나를 사용해서 형성하고, 상기 희생 폴리막(70)은 도핑이 안된 폴리 실리콘 막이다.
도 7 및 도 8 을 참조하면, 상기 희생 폴리막(70)에 식각 공정을 실시해서 마스크 패턴(34)들 및 마스크 스페이서(55)들을 부분 식각하여 그 스페이서들 사이에 희생 폴리막 패턴(Sacrified Poly Layer Pattern; 74)을 위치시킨다. 상기 희생 폴리막 패턴(74)은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 게이트 패턴(78)의 폭 크기보다 작은 두께 크기를 적어도 가질 수 있습니다. 상기 마스크 패턴(34)들 및 마스크 스페이서(55)들을 이온 주입 마스크로 사용해서 희생 폴리막 패턴(74)에 제 1 이온 주입 공정(80)을 실시하여 불순물 이온들을 주입한다. 상기 제 1 이온 주입 공정(80)은 불순물 이온들이 갖는 에너지를 조절해서 희생 폴리막 패턴(74)에 그 이온들의 Rp(Projection Range; 투사범위)가 위치하도록 실시한다. 그리고, 상기 제 1 이온 주입 공정(80)은 불순물 이온들의 도즈(Dose)가 약 1.0E14 ~ 5.0E15 /㎠ 을 갖도록 실시한다.
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상기 게이트 패턴(78)은 N-MOSFET 인 경우 N 타입의 불순물 이온들을 주입해서 형성하거나, P-MOSFET 인 경우 P 타입의 불순물 이온들을 주입해서 형성한다.
도 9 및 도 10 을 참조하면, 상기 희생 폴리막 패턴(74)을 갖는 반도체기판 상에 게이트 금속막(90)을 형성하고, 상기 게이트 금속막(90) 및 희생 폴리막 패턴(74)이 서로 반응(95)하도록 실리 사이드 공정(Silicide Process)을 실시해서 폴리 실리콘 막의 전체를 실리 사이드 막(Silicide Layer)으로 변환시킨다. 즉, 상기 실리사이드 공정은 희생 폴리막 패턴(74)의 상면 및 하면 사이의 폴리실리콘 막을 실리사이드 막으로 모두 변환시킬 수 있다. 이때에, 상기 실리 사이드 막은 게이트 패턴(78)을 형성한다. 계속해서, 상기 희생 폴리막 패턴(74)과 반응(95)하고 남은 게이트 금속막(90)은 반도체 기판(10)으로 모두 제거한다.
상기 게이트 금속막(90)은 Ti, Co, Ni, Ta 및 그 조합물 중의 선택된 하나의 금속막이고, 상기 실리 사이드 공정은 저(低) 저항을 갖는 실리 사이드 막을 형성하도록 하는 어닐링(Annealing)을 사용해서 실시할 수 있다.
상기 게이트 패턴(78)을 형성한 후, 상기 반도체 기판(10)으로부터 마스크 패턴(34)들 및 마스크 스페이서(55)들과 함께 패드 막(20)을 제거한다. 계속해서, 상기 게이트 패턴(78)을 이온 주입 마스크로 사용해서 반도체 기판(10)에 제 2 이온 주입 공정(100)을 실시하여 그 기판에 불순물 전극 한정 영역(105)들을 형성한다. 상기 제 2 이온 주입 공정(100)은 게이트 패턴(78)에도 불순물 이온들이 주입되도록 실시한다. 상기 불순물 전극 한정 영역(105)들은 불순물 한정 영역보다 높은 도즈를 갖는 불순물 이온들을 갖으며, 상기 불순물 전극 한정 영역(105)들은 게이트 패턴(78)과 중첩한다. 이를 통해서, 상기 불순물 전극 한정 영역(105)들은 불순물 한정 영역(40)을 사용해서 게이트 패턴(78) 아래의 반도체 기판(10)에 채널 영역(45)을 정의한다.
상기 불순물 전극 한정 영역(105)들은 N-MOSFET 인 경우 N 타입의 불순물 이온들을 주입해서 형성하거나, P-MOSFET 인 경우 P 타입의 불순물 이온들을 주입해서 형성한다.
도 11 및 도 12 를 참조하면, 상기 불순물 전극 한정 영역(105)을 갖는 반도체 기판에 게이트 패턴(78)을 이온 주입 마스크로 사용해서 그 기판에 제 3 이온 주입 공정(110)을 실시한다. 상기 제 3 이온 주입 공정(110)은 반도체 기판(10)에 확산 방지 영역(115)들을 형성한다. 상기 제 3 이온 주입 공정(110)은 불순물 전극 한정 영역(105) 및 채널 영역(45)보다 낮은 도즈(Dose)를 갖는 불순물 이온들을 사용해서 실시하는 것이 바람직하다. 상기 제 3 이온 주입 공정(110)은 채널 영역(45)과 동일한 도즈(Dose)를 갖는 불순물 이온들을 사용해서 실시할 수도 있다. 또한, 상기 제 3 이온 주입 공정(110)은 불순물 이온들의 Rp(Projection Range; 투사범위)가 불순물 전극 한정 영역(105)을 형성할 때에 비해서 크게하여 반도체 기판(10)에 위치하도록 실시한다. 이를 통해서, 상기 확산 방지 영역(115)들은 각각이 불순물 전극 한정 영역(105)들을 감싼다.
상기 확산 방지 영역(115)들을 갖는 반도체 기판 상에 게이트 스페이서(120)들을 형성하는데, 상기 게이트 스페이서(120)들은 게이트 패턴(78)들의 측벽에 형성된다. 상기 게이트 스페이서(120)들은 게이트 패턴(78)들의 상면을 노출시키도록 형성된다. 상기 게이트 스페이서(120)들 및 게이트 패턴(78)들을 이온 주입 마스크로 사용해서 반도체 기판(10)에 제 4 이온 주입 공정(130)을 실시한다. 상기 제 4 이온 주입 공정(130)은 게이트 스페이서(120)들과 중첩하는 불순물 전극 영역(135)들을 형성한다. 상기 제 4 이온 주입 공정(130)은 불순물 이온들의 Rp 가 불순물 전극 한정 영역(105) 및 확산 방지 영역(115) 사이에 위치하도록 에너지를 조절해서 실시한다. 또한, 상기 제 4 이온 주입 공정(130)은 불순물 이온들의 도즈가 도 9 의 제 1 이온 주입 공정(90)을 실시할 때와 동일한 크기를 갖도록 실시한다. 상기 불순물 전극 한정 영역(105) 및 불순물 전극 영역(135)은 하나의 전극 영역(140)을 형성하고, 상기 전극 영역(140)은 LDD(Lightly Doped Drain) 구조를 갖는다.
상기 확산 방지 영역(115)들 및 불순물 전극 영역(135)들은 각각이 N-MOSFET 인 경우 P 및 N 타입의 불순물 이온들을 주입해서 형성하고, P-MOSFET 인 경우 N 및 P 타입의 불순물 이온들을 주입해서 형성한다. 상기 제 3 및 제 4 이온 주입 공정들(110, 130)의 각각은 그 공정이 실시되는 동안 게이트 패턴(78)에도 불순물 이온들이 주입되도록 실시한다.
도 13 및 도 14 를 참조하면, 상기 전극 영역(140)들을 갖는 반도체 기판 상에 전극 금속막(150)을 컨포멀하게 형성하고, 상기 전극 금속막(150)에 실리 사이드 공정을 실시해서 전극 영역(140)들에 금속 실리 사이드 막(Metal Silicide Layer)들을 각각 형성한다. 상기 전극 금속막(150)은 실리 사이드 공정 동안 게이트 패턴(78)과 반응하지 않는데, 이는 전극 금속막(150)과 반응(155)에 기여할 수 있는 게이트 패턴(78)으로부터의 실리콘 소오스(Silicon Source)가 모두 제거되었기 때문이다. 다시 말해서, 상기 게이트 패턴(78) 내 실리콘 원자들은 게이트 금속막(90) 내 금속들과 먼저 결합하고 있기 때문에 실리 사이드 공정 동안 전극 금속막(150) 내 금속들과 반응하지 않는다. 그리고, 상기 반도체 기판(10)과 반응(155)하지 않고 남은 전극 금속막(150)은 그 기판으로부터 모두 제거해서 금속 실리 사이드 막들로 전극 패턴(160)들을 형성한다. 상기 전극 패턴(160)들은 각각이 전극 영역(140)들과 전기적으로 접속한다. 상기 전극 금속막(150)은 Ti, Co, Ni, Ta 및 그 조합물 중의 선택된 하나의 금속막을 사용해서 형성한다.
상기 게이트 패턴(78)은 제 1 내지 제 4 이온 주입 공정들(80, 100, 110, 130)로 주입된 불순물 이온들의 도즈가 흔들려도 그 패턴(78) 내 발생하는 디플리 이션 정전용량(Depletion Capacitance)의 차이가 심하게 나지 않아서 트랜지스터(Transistor)의 전류 구동 능력을 저하시키지 않는다. 왜냐하면, 상기 게이트 패턴(78)은 그 패턴 전체가 실리 사이드 막이고, 상기 실리 사이드 막은 폴리 실리콘 막에 비해서 불순물 이온들에 의한 확산이 적기 때문이다.
상기 게이트 패턴(78)은 제 1 내지 제 4 이온 주입 공정들(80, 100, 110, 130)을 통해서 하나의 도전형을 갖는데, 이는 게이트 패턴(78)이 P 또는 N 타입 도전형의 폴리 실리콘 막과 동일한 페르미 에너지 레벨(Fermi Energy Level)을 갖도록 해준다.
또한, 본 발명은 상기 전극 패턴(160)들을 형성하는 동안 전극 금속막(150)이 게이트 패턴(78)과 반응(155)하지 않기 때문에 트랜지스터를 제조하는데 실리 사이드 공정의 자유도를 증가시킬 수 있다.
상술한 바와 같이, 본 발명은 게이트 패턴을 실리 사이드 막으로 형성해서 트랜지스터가 구동하는 동안 그 패턴 내 불순물 이온들에 의한 디플리이션을 억제해준다. 이를 통해서, 상기 게이트 패턴을 갖는 반도체 장치는 트랜지스터의 전류 구동 능력을 향상시켜서 사용자의 욕구에 대응할 수 있다.

Claims (25)

  1. 활성 영역을 갖는 반도체 기판에 배치되되, 그들은 상기 활성 영역에 배치된 전극 영역들 및 확산 방지 영역들;
    상기 전극 영역들 사이에 위치되어서 상기 활성 영역 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치되는 게이트 패턴; 및
    상기 게이트 패턴의 측부들로부터 이격되도록 배치되어서 상기 전극 영역들에 전기적으로 각각 접속하는 전극 패턴들을 포함하되,
    상기 게이트 패턴은 실리 사이드 막으로 형성되고, 상기 게이트 패턴 및 상기 전극 영역들은 동일한 도전성을 가지고, 상기 전극 영역들은 각각이 상기 확산 방지 영역들로 감싸지도록 배치되고, 상기 확산 방지 영역들은 서로 이격되어서 상기 게이트 절연막과 중첩하도록 배치되고, 상기 확산 방지 영역들은 상기 전극 영역들과 다른 도전성을 가지는 것이 특징인 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 패턴 및 상기 전극 영역들은 N 타입이고 동시에 상기 확산 방지 영역들은 P 타입인 것이 특징인 트랜지스터.
  3. 제 1 항에 있어서,
    상기 게이트 패턴 및 상기 전극 영역들은 P 타입이고 동시에 상기 확산 방지 영역들은 N 타입인 것이 특징인 트랜지스터.
  4. 제 1 항에 있어서,
    상기 게이트 패턴은 그 패턴의 측벽들에 각각이 게이트 스페이서들을 구비해서 상기 전극 패턴들과 절연되는 것이 특징인 트랜지스터.
  5. 제 1 항에 있어서,
    상기 전극 영역들은 LDD(Lightly Doped Drain) 구조를 갖는 것이 특징인 트랜지스터.
  6. 제 1 항에 있어서,
    상기 실리 사이드 막은 Ti, Co, Ni, Ta 및 그 조합물 중의 선택된 하나의 금속막과 폴리 실리콘 막의 결합으로 이루어진 것이 특징인 트랜지스터.
  7. 제 1 항에 있어서,
    상기 전극 패턴은 Ti, Co, Ni, Ta 및 그 조합물 중의 선택된 하나의 금속막과 반도체 기판의 결합으로 이루어진 금속 실리 사이드 막인 것이 특징인 트랜지스터.
  8. 제 1 항에 있어서,
    상기 전극 영역은 불순물 전극 한정 영역 및 불순물 전극 영역으로 이루어진 것이 특징인 트랜지스터.
  9. 제 1 항에 있어서,
    상기 전극 영역들 사이에 채널 영역을 더 포함하는 것이 특징인 트랜지스터.
  10. 제 1 항에 있어서,
    상기 게이트 패턴은 그 패턴의 직각 방향으로 절단한 단면이 정방형을 갖는 것이 특징인 트랜지스터.
  11. 제 1 항에 있어서,
    상기 게이트 패턴은 그 패턴의 직각 방향으로 절단한 단면이 직방형을 갖는 것이 특징인 트랜지스터.
  12. 제 1 항에 있어서,
    상기 게이트 절연막은 SiOx, SiOxNy, HfOx, ZrOx 및 그들의 복합막 중의 선택된 하나인 것이 특징인 트랜지스터.
  13. 마스크 패턴들을 갖는 반도체 기판 상에 그 패턴들의 측벽을 덮는 마스크 스페이서들을 형성하되, 상기 마스크 스페이서들은 반도체 기판의 주 표면을 노출시키도록 형성하고,
    상기 마스크 스페이서들로 노출된 상기 반도체 기판의 주 표면 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 배치하고 동시에 상기 마스크 스페이서들 사이에 위치하도록 희생 폴리막 패턴(Sacrified Poly Layer Pattern)을 형성하고,
    상기 마스크 패턴들 및 상기 마스크 스페이서들을 이온 주입 마스크로 사용해서 상기 희생 폴리막 패턴에 제 1 이온 주입 공정을 실시하여 그 폴리막 패턴에 불순물 이온들을 주입하고,
    상기 희생 폴리막 패턴에 실리 사이드 공정을 실시하여 그 폴리막 패턴을 실리 사이드 막(Silicide Layer)으로 변형시켜서 게이트 패턴을 형성하고,
    상기 마스크 패턴들 및 상기 마스크 스페이서들을 상기 반도체 기판으로부터제거하고,
    상기 게이트 패턴을 이온 주입 마스크로 사용해서 상기 반도체 기판에 제 2 및 제 3 이온 주입 공정들을 차례로 실시하여 그 기판에 불순물 전극 한정 영역들 및 확산 방지 영역들을 형성하고,
    상기 게이트 패턴들의 측벽들에 게이트 스페이서들을 형성하고,
    상기 게이트 패턴 및 상기 게이트 스페이서들을 이온 주입 마스크로 사용해서 상기 반도체 기판에 제 4 이온 주입 공정을 실시하여 그 기판에 불순물 전극 영역들을 형성하되, 상기 불순물 전극 한정 영역 및 상기 불순물 전극 영역은 하나의 전극 영역을 형성하고,
    상기 전극 영역들과 전기적으로 각각 접속하는 전극 패턴들을 형성하는 것을 포함하되,
    상기 전극 영역들은 상기 확산 방지 영역들 내 각각 형성되고, 상기 확산 방지 영역들은 상기 전극 영역들과 다른 도전성을 갖도록 형성되고, 상기 전극 영역들은 상기 게이트 패턴과 동일한 도전성을 갖도록 형성되고, 상기 희생 폴리막 패턴은 폴리실리콘 막을 사용해서 형성하는 것이 특징인 트랜지스터의 제조방법.
  14. 제 13 항에 있어서,
    상기 마스크 패턴 및 상기 마스크 스페이서의 각각은 SixNy/ SiOx/ SixNy, SixNy/ SiOx, SiOx/ SixNy, SiOx/ SixNy/ SiOx, 및 SixNy 중의 선택된 하나를 사용해서 형성하는 것이 특징인 트랜지스터의 제조방법.
  15. 제 13 항에 있어서,
    상기 게이트 절연막은 SiOx, SiOxNy, HfOx, ZrOx 및 그들의 복합막 중의 선택된 하나를 사용해서 형성하는 것이 특징인 트랜지스터의 제조방법.
  16. 제 13 항에 있어서,
    상기 희생 폴리막 패턴을 형성하는 것은,
    상기 마스크 패턴들 및 상기 마스크 스페이서들을 갖는 반도체 기판 상에 희생 폴리막을 형성하고,
    상기 희생 폴리막에 평탄화 공정을 수행해서 상기 마스크 패턴들 및 상기 마스크 스페이서들을 부분 식각하는 것을 포함하는 것이 특징인 트랜지스터의 제조방법.
  17. 제 13 항에 있어서,
    상기 전극 패턴들은 Ti, Co, Ni, Ta 및 그 조합물 중의 선택된 하나의 금속막 및 반도체 기판을 반응시킨 금속 실리사이드 막으로 형성한 것이 특징인 트랜지스터의 제조방법.
  18. 제 13 항에 있어서,
    상기 실리 사이드 막은 Ti, Co, Ni, Ta 및 그 조합물 중의 선택된 하나의 금속막 및 도핑된 폴리 실리콘 막을 반응시켜서 형성한 것이 특징인 트랜지스터의 제조방법.
  19. 제 13 항에 있어서,
    상기 게이트 절연막을 형성하기 전,
    상기 마스크 스페이서들로 노출된 상기 반도체 기판에 불순물 한정 영역을 형성하는 것을 더 포함하되,
    상기 불순물 전극 한정 영역들은 상기 불순물 한정 영역을 고립시켜서 상기 게이트 패턴 아래의 반도체 기판에 채널 영역을 형성하는 것이 특징인 트랜지스터의 제조방법.
  20. 제 13 항에 있어서,
    상기 전극 영역은 LDD(Lightly Doped Drain) 구조를 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  21. 제 13 항에 있어서,
    상기 게이트 패턴 및 상기 전극 영역들은 N 타입의 도전형을 갖고 동시에 상기 확산 방지 영역들은 P 타입의 도전형을 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  22. 제 13 항에 있어서,
    상기 게이트 패턴 및 상기 전극 영역들은 P 타입의 도전형을 갖고 동시에 상기 확산 방지 영역들은 N 타입의 도전형을 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법.
  23. 제 13 항에 있어서,
    상기 게이트 패턴은 상기 제 1 내지 제 4 이온 주입 공정들을 통해서 하나 의 도전형을 갖도록 형성하는 것이 특징인 트랜지스터의 제조방법
  24. 삭제
  25. 삭제
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